KR100985008B1

KR100985008B1 - 용량성 전하 펌프

Info

Publication number: KR100985008B1
Application number: KR1020057007670A
Authority: KR
Inventors: 핵터 산체즈
Original assignee: 프리스케일 세미컨덕터, 인크.
Priority date: 2002-10-30
Filing date: 2003-08-05
Publication date: 2010-10-04
Also published as: JP2006505212A; AU2003257183A1; TW200419915A; JP4539977B2; KR20050070110A; US20040085104A1; WO2004042926A1; US6844762B2; TWI348278B

Abstract

예를 들면, 위상 동기 루프(PLL;105)와 같은 디바이스들에 사용될 수 있는 용량성 전하 펌프(111)가 개시된다. 전하 펌프는 PLL의 필터 캐패시터(115)로부터 제공되거나 제거되는 전하량을 제한하기 위하여 충전 경로와 방전 경로에 적어도 하나의 캐패시터(211, 217)를 포함한다. 한 예에서, 필터 캐패시터로 전송되는 최대 전하량을 조절하도록 캐패시턴스를 감소시키거나(직렬로 제공되는 경우) 캐패시턴스를 증가시키기 위하여(병렬로 제공되는 경우) 충전 경로 또는 방전 경로에 제 2 캐패시터(511, 513)가 제공될 수 있다. 한 예에서, 필터 캐패시터로 전송되는 최대 전하량을 증가시키기 위하여 다수의 용량성 스테이지들이 병렬로 사용될 수 있다. 각 스테이지는 이전 스테이지가 인에이블(enable)되었던 때로부터 지연된 시간 주기 후에 인에이블된다.

위상 동기 루프, 전하 펌프, 캐패시터, 용량성 스테이지, 인에이블

Description

용량성 전하 펌프{Capacitive charge pump}

본 발명은 일반적으로 전자 디바이스들에 관한 것이며, 특히 전하 펌프들에 관한 것이다.

위상 동기 루프들(PLL)은 전자 디바이스들에 의해 기준 신호로부터 클럭 신호들을 생성하는데 사용된다. 생성된 클럭 신호는 기준 클럭 신호와 동일한 주파수일 수 있거나 기준 클럭 신호의 몇 분의 일 또는 몇 배의 주파수일 수 있다. 생성된 클럭 신호는 전형적으로 기준 클럭 신호와 미리 결정된 위상 관계를 갖는다.

전형적으로, PLL은 위상 주파수 검출기(PFD)로부터 클럭 제어 신호들을 수신하고 전압 제어 발진기(VCO)의 주파수 제어 입력의 전압을 제어하도록 필터 캐패시터로 전류를 제공하는 전하 펌프를 사용한다.

반도체 디바이스들에 사용된 PLL들과 함께, 필터 캐패시터는 CMOS 기술을 사용하여 구성될 수 있다. 전자 디바이스들의 크기를 감소시키는 드라이브는 반도체 디바이스에서 필터 캐패시터들을 사용하는데 어려움을 증가시켰다. 예를 들어, 게이트 산화물들의 두께를 감소시키는 것은 반도체 디바이스에서 사용된 캐패시터의 게이트 누설 전류들을 증가시킨다. 또한, 반도체 디바이스들의 크기를 감소시키는 것은 디바이스의 비례하게 큰 영역이 동일한 캐패시턴스를 얻도록 배분되어야 한다 는 것을 의미한다.

또한, 종래의 전하 펌프들은 신뢰성있는 동작을 확실하게 하기 위해 전형적으로 높은 허용 오차 트랜지스터들 및 레지스터들을 필요로 한다. 반도체 디바이스들의 크기가 감소함에 따라, 높은 허용 오차 트랜지스터들, 레지스터들 및 다이오드들을 제공하는 것은 보다 어려워진다. 위상 동기 루프들과 같은 전자 회로들을 위한 개선된 전하 펌프가 필요하다.

첨부한 도면들을 참조하여 당업자에게 본 발명이 보다 잘 이해되며 그의 다양한 목적들, 특징들 및 장점들이 보다 명확하게 될 것이다.

도 1은 본 발명에 따른 위상 동기 루프의 한 실시예의 블럭도.

도 2는 본 발명에 따른 전하 펌프와 필터 캐패시터의 한 실시예의 회로도.

도 3은 종래 전하 펌프를 갖는 위상 동기 루프의 입력 위상 에러에 응답하는 출력 위상/전압의 전송 함수를 도시하는 도면.

도 4는 도 2에 도시된 바와 같은 전하 펌프를 갖는 위상 동기 루프의 입력 위상 에러에 응답하는 출력 위상/전압의 전송 함수를 도시하는 도면.

도 5는 본 발명에 따른 전하 펌프와 필터 캐패시터의 한 실시예의 회로도.

도 6은 도 5에 도시된 바와 같은 전하 펌프를 갖는 위상 동기 루프의 입력 위상 에러에 응답하는 출력 위상/전압의 전송 함수를 도시하는 도면.

도 7은 본 발명에 따른 전하 펌프와 필터 캐패시터의 한 실시예의 회로도.

도 8은 도 7에 도시된 바와 같은 전하 펌프를 갖는 위상 동기 루프의 입력 위상 에러에 응답하는 출력 위상/전압의 전송 함수를 도시하는 도면.

도 9는 본 발명에 따른 전하 펌프와 필터 캐패시터의 한 실시예의 회로도.

도 10은 본 발명에 따른 전하 펌프와 필터 캐패시터의 한 실시예의 회로도.

도 11은 본 발명에 따른 전하 펌프와 필터 캐패시터의 한 실시예의 회로도.

상이한 도면들의 동일한 참조 기호들의 사용은 다르게 공지되지 않는 한 동일한 아이템들을 나타낸다.

본 발명을 수행하는 모드의 상세한 설명이 다음에 전개된다. 명세서는 본 발명을 예시하는 것으로 의도되며, 제한하는 것으로 여겨져서는 안된다.

도 1은 본 발명에 따른 위상 동기 루프의 블럭도이다. 위상 동기 루프(105)는 위상 동기 루프(105)의 입력으로 제공되는 기준 클럭 신호(REF CLK)와 동일한 주파수, 몇분의 일 주파수, 또는 몇 배의 주파수일 수 있는 출력 클럭 신호(CLK OUT)를 제공하기 위한 출력을 포함한다. 기준 클럭 신호는 위상 주파수 검출기(PFD) 회로(109)로 제공된다. PFD 회로(109)는 또한 피드 백 루프에서 CLK OUT 신호를 수신한다. REF CLK 신호와 CLK OUT 신호의 비교에 기초하여, PFD 회로(109)는 CLK OUT 신호의 주파수를 조절하기 위해 두개의 클럭 제어 신호들(UP* 및 DOWN)을 용량성 전하 펌프(111)로 제공한다. 전하 펌프(111)는 어서트된(asserted) UP* 신호에 응답하여 필터 캐패시터(115)에 전하를 제공하거나 또는 어서트된 DOWN 신호에 응답하여 캐패시터(115)로부터 전하를 제거한다. 용량성 전하 펌프는 캐패시터(115)로 제공되거나 그로부터의 방전되는 전하량 제한하기 위해 그의 충전 또는 방전 경로들에 캐패시터들(예를 들면 도 2의 211 및 217)을 포함한다. 캐패시터(115)는 그 전압이 필터 캐패시터(115)의 충전 레벨에 기초하는 Vctrl 신호를 제공하기 위해 전압 제어 발진기(113)의 입력에 연결된다. VCO(113)는 그의 출력에서 Vctrl 신호의 전압에 의존하는 주파수를 갖는 클럭 신호를 제공한다. 도 1의 실시예에서, VCO(113)의 클럭 신호는 이후 CLK OUT 신호를 생성하도록 VCO(113)의 출력 주파수를 분할하는 주파수 분할기(117)로 제공된다.

도 1의 한 실시예에서, UP* 및 DOWN 제어 신호들은 또한 VCO(113)의 출력의 위상 제어를 위해 VCO(113)에 제공된다. 그러나, 위상 동기 루프의 다른 실시예들은 VCO(115)의 출력의 위상을 제어하기 위하여 레지스터를 필터 캐패시터(115)와 직렬로 포함할 수 있다.

한 실시예에서, 위상 동기 루프(105)가 CMOS 기술을 사용하는 집적회로에서 수행된다. 위상 동기 루프(105)는 예를 들면, 집적 회로에서의 프로세서와 같이 위상 동기 루프(105)를 사용하는 다른 디바이스들로 집적될 수 있다. 다른 실시예들에서, 위상 동기 루프(105)의 회로들은 예를 들면 실리콘 온 인슐레이터(silicon on insulator;SOI) 트랜지스터들 또는 이산 구성요소들을 포함하는 다른 타입들의 회로로 수행될 수 있다.

도 2는 용량성 전하 펌프(111)의 실시예의 회로도이다. 용량성 전하 펌프(111)는 필터 캐패시터(115)에 저장된 전하를 증가시키도록 UP* 제어 신호에 의해 인에이블(enable)될 때 필터 캐패시터(115)로 전하를 제공하기 위한 캐패시터(211)를 포함하는 충전 경로를 갖는다. 용량성 전하 펌프(111)는 또한 필터 캐패시터(115)에 저장된 전하를 감소시키도록 DOWN 제어 신호에 의해 인에이블될 때 필터 캐패시터(115)로부터 전하를 제거하기 위한 캐패시터(217)를 포함하는 방전 경로를 갖는다. 캐패시터들(211 및 217)은 UP* 및 DOWN 신호들에 의해 각각 인에이블될 때 필터 캐패시터(115)로부터 또는 그로 흐르는 전하량을 제한하도록 작동한다.

캐패시터들(211 및 217)에 의해 필터 캐패시터로 제공되는 또는 그로부터 제거되는 전하량을 제한하는 것은 입력 위상 에러를 유발하는 잡음 이벤트(예를 들면, REF CLK 및 CLK OUT 신호들에서와 같은)로 인한 VCO(113)의 주파수에서의 변화를 유익하게 제한할 수 있다. 종래의 전하 펌프들에서, 필터 캐패시터로 제공되는 전하량(또는 그로부터 방전되는 양)은 넓은 위상 차분 범위에 대한 입력 위상 에러에 비례한다. PFD 회로(109)로의 두개의 입력들 중 하나가 예를 들면 잡음 때문에 잠시 드리프트(drift)되면, VCO 출력의 에러는 그 에러 때문에 상대적으로 커진다. 그러나, 도 2의 용량성 전하 펌프로, 필터 캐패시터(115)에 제공되는 전하량 또는 그로부터 방전되는 전하량이 캐패시터들(211 및 217)의 캐패시턴스에 의해 각각 제한된다. 따라서, PFD 회로(109)의 입력들에서의 드리프트들로 인한 VCO(113)의 출력 주파수에서의 변화가 최소화될 수 있다.

도 3은 종래 전하 펌프를 갖는 위상 동기 루프의 입력 위상 에러에 응답하는 출력 위상/전압의 전송 함수를 도시한다. 도 3에 도시된 바와 같이, 종래 전하 펌프에 의해 제공된 출력 위상/전압 응답은 PFD 회로(예를 들면 109)의 입력 위상 에러에 비례한다. 따라서, REF CLK와 CLK OUT 신호 사이의 위상 에러가 커지면, Vctrl의 전압 레벨의 변화가 커진다(따라서, 그 에러로부터의 주파수에서의 변화도 커진다).

도 4는 전하 펌프(111)를 갖는 위상 동기 루프(105)의 입력 위상 에러에 응답하는 출력 위상/전압의 전송 함수를 도시한다. 도 4에 도시된 바와 같이, 출력 위상/전압 응답은 특정 입력 위상 에러값(IPE1)까지 입력 위상 에러와 비례하는 부분(403)을 포함한다. 비례하는 부분(403)은 트랜지스터(213)의 유한한 저항때문에 비례하며, 전송 함수의 음의(negative) 입력 위상 에러 부분의 비례하는 부분(405)은 트랜지스터(215)의 유한한 저항 때문이다. IPE1에서의 출력 위상/전압 응답은 캐패시터(211)에서 캐패시터(115)로의 전하 전송에서의 제한들 때문에 일정하고, IPE2에서는 캐패시터(115)에서 캐패시터(217)로의 전하 전송에서의 제한들 때문에 일정하다. 이러한 일정한 값은 캐패시터(115)에 대한 캐패시터(211)(또는 캐패시터(217))의 비율에 의존한다. 양의(positive) 비례하는 부분(403)의 기울기는 트랜지스터(213)의 저항을 조절함에 의해(예를 들면, 폭 또는 길이를 제어하는 것에 의해) 조절될 수 있으며, 음의 비례하는 부분(405)의 기울기는 트랜지스터(215)의 저항을 조절함에 의해 조절될 수 있다.

도 2를 다시 참조하면, CLK OUT의 주파수를 증가시키기 위해 Vctrl의 전압 레벨을 증가시키도록 신호 UP*가 어서트될 때(낮은 전압 레벨로 구동될 때), VDD의 전위(VDD)를 갖는 전원 전압 소스로부터 캐패시터(211)와 스위치(213)(도시된 실시예에서 PMOS 트랜지스터)를 포함하는 충전 경로를 통해 필터 캐패시터(115)로 전하가 제공된다. CLK OUT의 주파수를 감소시키기 위해 Vctrl의 전압 레벨을 감소시키도록 DOWN 신호가 어서트될 때(높은 전압 레벨로 구동될 때) 스위치(215;도시된 실시예에서는 NMOS 트랜지스터)와 캐패시터(217)를 포함하는 방전 경로를 통해 필터 캐패시터(115)로부터 전하가 제거된다.

용량성 전하 펌프(111)는 UP* 및 DOWN 신호들의 각각의 어서션(assertion) 전에 노드들(212 및 216)의 전압을 설정하기 위하여 두개의 모드 전위 설정 회로들을 포함한다. 제 1 전위 설정 회로는 변환된 UP* 신호(인버터(207)를 통해 변환된)에 의해 도전적으로 만들어질 때 노드(212)를 VDD로 단락시키고 따라서 캐패시터(211)로부터 전하를 제거하는 트랜지스터(209)를 포함한다. 제 2 전위 설정 회로는 변환된 DOWN 신호(인버터(207)를 통해 변환된)에 의해 도전적으로 만들어질 때 노드(216)를 접지로 단락시키고 따라서 캐패시터(217)로부터 전하를 제거하는 트랜지스터(219)를 포함한다.

PFD 회로(109)가 UP* 신호를 어서트할 때, 어서트된 UP* 신호는 Vctrl 신호의 전압 레벨을 상승시키기 위해 캐패시터(211)와 트랜지스터(213)를 통한 VDD로부터 필터 캐패시터(115)로 흐르는 전하에 대해 도전성 트랜지스터(213)를 생성하며 비도전성(인버터(205)를 통한) 트랜지스터(209)를 생성한다. 전류가 캐패시터(211)를 통해 흐름에 따라 캐패시터(211)의 전하가 증가하고, 따라서 노드(212)의 전압 레벨(캐패시터(211)를 충전함에 따라 떨어지는)이 Vctrl(캐패시터(115)가 상승함에 따라 상승하는)의 전압과 동일할 때까지 필터 캐패시터(115)의 흘러 들어가는 전하량을 감소시킨다. 노드(212)의 전압 레벨이 Vctrl의 전압 레벨과 동일한 전압은 다음 식에 의해 표현될 수 있다:

Vctrlfin=((Vctrlin+K)/(1+K))*(VDD)

여기서 Vctrlfin은 노드(212)가 Vctrl의 전압과 동일할 때 노드(212)의 전압 레벨이고; Vctrlin은 UP* 신호의 어서션 전에 Vctrl 신호의 전압 레벨이며; K는 필터 캐패시터(115)의 캐패시턴스에 대한 캐패시터(211)의 캐패시턴스의 비율이다.

PFD 회로(109)가 UP* 신호를 디어서트할 때(일부 실시예들에서 UP* 신호 펄스의 단부에서) 트랜지스터(213)는 비도전성으로 만들어지고 트랜지스터(209)는 도전성으로 만들어진다. UP* 신호가 디어서트될 때, 캐패시터(211)의 각 단자의 전압 레벨은 VDD가 되고, 여기서 캐패시터(211)가 방전된다.

PFD 회로(109)가 DOWN 신호를 어서트할 때, 어서트된 DOWN 신호는 Vctrl 신호의 전압 레벨을 저하시키기 위해 필터 캐패시터(115)로부터 트랜지스터(215)와 캐패시터(217)를 통해 흐르는 전하에 대해 도전성 트랜지스터(215)와 비도전성(인버터(207)를 통한) 트랜지스터(219)를 생성한다. 전류가 캐패시터(217)를 통해 흐름에 따라 캐패시터(217)의 전하가 증가하고, 따라서 노드(216)의 전압 레벨(캐패시터(217)를 충전함에 따라 높아지는)이 Vctrl(캐패시터(115)가 하강함에 따라 하강하는)과 동일할 때까지 필터 캐패시터(115)의 흘러 나가는 전하량을 감소시킨다. 노드(212)의 전압 레벨이 Vctrl의 전압 레벨과 동일한 이러한 전압 레벨은 다음 식에 의해 표현될 수 있다:

Vctrlfin=Vctrlin/(1+K)

여기서 Vctrlfin은 노드(216)가 Vctrl 신호의 전압 레벨과 동일할 때 노드(216)의 전압 레벨이고; Vctrlin은 DOWN 신호의 어서션 전에 Vctrl 신호의 전압 레벨이며; K는 필터 캐패시터(115)의 캐패시턴스에 대한 캐패시터(217)의 캐패시턴스 의 비율이다.

PFD 회로(109)가 DOWN 신호를 디어서트할 때(일부 실시예들에서 DOWN 신호 펄스의 단부에서) 트랜지스터(215)는 비도전성으로 만들어지고 트랜지스터(219)는 도전성으로 만들어진다. 이때, 캐패시터(217)의 각 단자의 전압 레벨은 시스템 접지에 있고, 여기서 캐패시터(211)가 방전된다.

캐패시터들(211 및 217)은 UP* 및 DOWN 신호들이 각각 어서트될 때 Vctrl 신호의 전압 레벨의 최대 변화를 제어하도록 크기가 정해진다. 예를 들어, 필터 캐패시터(115)의 캐패시턴스에 대한 캐패시터(211)의 캐패시턴스의 비율(K)이 커질수록, *UP 신호의 어서션의 주기에 대한 Vctrl의 전압 레벨에서 증가가 커진다(따라서, 도시된 실시예에서 CLK OUT의 주파수에서 증가가 커진다). 또한, 필터 캐패시터(115)의 캐패시턴스에 대한 캐패시터(217)의 캐패시턴스의 비율이 커질수록, DOWN 신호의 어서션의 주기에 대한 Vctrl에서 감소가 커진다. 일부 실시예들에서, 필터 캐패시턴스(115)의 캐패시턴스가 캐패시터(211 또는 217)의 캐패시턴스보다 상당히 크다(예를 들면, ≥100x). 한 실시예에서, 필터 캐패시터(115)의 캐패시턴스는 캐패시터(211) 또는 캐패시터(217)의 캐패시턴스보다 2000배 더 크다.

Vctrl의 전압 레벨의 변화가 (K) 비율에 의존하기 때문에, 디바이스 기술의 감소가 필터 캐패시터에 대해 필요한 디바이스의 영역의 퍼센트에서의 증가를 반드시 요구하지는 않는다. 일부 실시예들에서, 캐패시터들(211 및 217)은 그들이 디바이스 기술 크기에 대해 신뢰성있게 제조될 수 있는 최소 캐패시터 크기가 되도록 크기가 정해질 수 있다. 일부 감소 기술 크기들로, 최소 캐패시터 크기가 감소될 수 있다. 그러므로, 캐패시터들(211 및 217)의 크기는 이러한 기술들로 감소될 것이다. 따라서, Vctrl의 전압 레벨의 변화가 K 비율에 의존하기 때문에, 캐패시터(115)의 크기는 K 비율을 유지하기 위해 비례하여 감소될 수 있다. 그 결과로, 디바이스 기술 크기의 감소는 필터 캐패시터에 대해 요구된 총 영역에서의 감소를 허용할 수 있다.

한 실시예에서, 캐패시터들(211, 217 및 115)은 위상 동기 루프(105)를 수행하는 집적 회로에서 많은 금속 레벨들을 스팬하는(span) 금속 콤(comb) 구조를 갖는 금속 캐패시터들이다. 그러나, 다른 실시예들에서, 캐패시터들이 캐패시턴스를 제공하도록 구성된 트랜지스터들로부터 만들어지거나 다른 기술들에 의해 구현될 수 있다.

도 5는 본 발명에 따른 용량성 전하 펌프의 다른 실시예이다. 용량성 전하 펌프(501)는 PLL(105)에서 전하 펌프(111) 대신 사용될 수 있다. 전하 펌프(501)는 전하 펌프에 의해 전송되는 전하량을 감소시키고 도 5의 전하 펌프를 수행하는 위상 동기 루프에 응답하여 출력 위상/전압 전송 함수에 대한 최대값을 감소시키기 위하여 충전 경로에서 선택적으로 수행될 수 있는 제 2 캐패시터(511)와 방전 경로에서 선택적으로 수행될 수 있는 제 2 캐패시터(533)를 포함한다. 직렬의 두개의 캐패시터들(예를 들면, 511 및 513)은 충전 경로(또는 방전 경로)의 효율적인 캐패시턴스를 감소시키도록 작동하며, 따라서 필터 캐패시터(115)의 캐패시턴스에 대한 충전 경로 캐패시턴스(또는 방전 경로 캐패시턴스)의 비율(K)을 감소시킨다. 따라서, 직렬의 두개의 캐피시터들로, 충전 및 방전 경로들의 효율적인 캐패시턴스가 사용된 디바이스 기술에 대한 최소 캐패시터 크기보다 더 작아질 수 있다. 또한, 충전 경로(또는 방전 경로)의 제 2 캐패시터의 선택적인 수행은 디바이스가 위상 동기 루프에서 상이한 전송 함수들을 선택적으로 인에이블할 수 있도록 한다.

전하 펌프(501)의 부가적인 캐패시턴스(예를 들면, 511 또는 533)가 전하 펌프(501)를 수행하는 위상 동기 루프의 전송 함수 특징들을 제어하는 회로로부터 제공되는 인에이블 신호(EN)에 의해 인에이블된다. 이러한 회로의 예가 소프트웨어를 통해 위상 동기 루프의 전송 함수를 설정하기 위해 프로세서(도시되지 않음)에 의해 프로그램된 I/O 디바이스(도시되지 않음)일 수 있다. 다른 실시예들에서, 인에이블 신호가 파워 온 리셋(power on reset)과 같은 특정 조건에 응답하여 하드웨어 회로에 의해 제공될 수 있다. 일부 실시예들에서, 인에이블 신호는 위상 동기 루프를 수행하는 디바이스의 제조에 의해 배선(hardwired)될 수 있다.

도 5의 실시예에서, 인에이블 신호가 충전 및 방전 경로 모두에서 제 2 직렬 캐패시터(511 및 533)를 수행하기 위해 어서트된다(높은 전압 레벨을 얻는다). EN 신호 라인상의 높은 전압은 바이패스 트랜지스터(515)를 비도전성으로 만들고, UP*가 어서트될 때 VDD로부터 캐패시터(513)로의 전류 경로만이 캐패시터(511)를 통과한다. EN 신호가 어서트되지 않으면(낮은 전압이면), 트랜지스터(515)는 도전성이 되고 노드(512)는 트랜지스터(515)를 통해 VDD로 단락된 회로가 된다. 따라서, EN이 어서트되지 않으면, 캐패시터(513)만이 UP* 신호가 어서트될 때 충전 경로에 있게 된다. 다른 실시예들은 인에이블링 트랜지스터들을 사용하지 않으며 제 2 캐패시터들은 충전 및 방전 경로들에서 항상 수행될 것이다.

EN 신호가 어서트될 때, 트랜지스터(535)는 인버터(537)를 통해 비도전성으로 만들어진다. EN 신호가 어서트될 때, 접지로부터 캐패시터(525)로의 경로만이 DOWN 신호가 어서트될 때 캐패시터(533)를 통한다. EN 신호가 어서트되지 않을 때(낮은 전압), 트랜지스터(535)가 노드(532)를 시스템 접지로 단락시키도록 도전성으로 만들어지고, 따라서 캐패시터(533)를 바이패스한다. 따라서, EN이 어서트되지 않을 때, 캐패시터(525)만이 DOWN 신호가 어서트될 때 방전 경로에 있게 된다.

전하 펌프(501)는 UP* 신호가 어서트되지 않을 때 노드(512)를 VDD로 풀링하기 위한 트랜지스터(502)를 포함하는 노드 전위 설정 회로와 노드(514)를 VDD로 풀링하기 위한 트랜지스터(500)를 포함하는 노드 전위 설정 회로를 포함한다. 트랜지스터들(500 및 502)은 인버터(505)를 통해 어서트되지 않은 UP*에 의해 도전성으로 만들어진다. 노드들(512 및 514)을 VDD로 풀링하는 것은 캐패시터들(511 및 513)을 방전시키고 각 캐패시터의 양 단자들은 동일한 전압 전위가 된다.

전하 펌프(501)는 또한 DOWN 신호가 어서트되지 않을 때 캐패시터들(525 및 533)을 방전시키기 위해 노드(524 및 532)를 접지로 각각 풀링하기 위한 두개의 노드 전위 설정 회로들(트랜지스터들(519 및 531))을 포함한다.

도 6은 전하 펌프(501)를 구현하는 위상 동기 루프의 두개의 층진(tiered) 전송 함수를 도시한다. 인에이블 신호(EN)가 어서트될 때(EN=1), 충전 경로 및 방전 경로 모두를 통과하도록 허용되는 전하량은 인에이블 신호가 어서트되지 않을 때(EN=0)보다 적은 양으로 제한된다. 이는 인에이블된 신호가 어서트될 때, 제 2 캐패시터(예를 들면, 511 및 533)가 충전 또는 방전 경로의 효율적인 캐패시턴스를 저하시키고 따라서 필터 캐패시터(115)의 캐패시턴스에 대한 충전 또는 방전 경로의 캐패시턴스의 비율(K)을 감소시키기 위해 충전 또는 방전 경로에 포함되는 사실 때문이다. 따라서, 입력 위상 에러에 대한 최대 응답은 인에이블 신호가 어서트될 때 어서트되지 않을 때보다 낮다.

도 7은 본 발명에 따른 용량성 전하 펌프의 다른 실시예이다. 용량성 전하 펌프(701)는 용량성 전하 펌프(111)(도 1 참조) 대신 위상 동기 루프(105)에서 수행될 수 있다. 전하 펌프(701)는 본 발명에 따른 용량성 전하 펌프(701)를 수행하는 위상 동기 루프에 응답하여 출력 위상/전압의 최대값을 증가시키도록 충전 및 방전 경로들의 효율적인 캐패시턴스를 증가시키기 위하여 이들 경로 모두에서 많은 용량성 스테이지들을 포함한다.

용량성 전하 펌프(701)의 충전 경로는 각 스테이지가 충전 경로로 캐패시턴스를 제공하기 위하여 다른 두개의 캐패시터들과 병렬로 결합될 수 있는 캐패시터(709, 715 및 731)를 갖는 3개의 용량성 스테이지들을 포함한다. 각 캐패시터 스테이지는 또한 충전 경로의 부분인 용량성 스테이지의 캐패시터를 결합시키기 위한 결합 트랜지스터(711, 717 및 733)를 포함한다. 예를 들어, 결합 트랜지스터(717)가 도전성이면, 캐패시터(715)는 충전 경로의 일부이며 캐패시터(715)의 캐패시턴스는 충전 경로로 캐패시턴스를 제공한다. 각 용량성 스테이지는 또한 어서트되지 않은 UP* 신호에 의해 (인버터(705)를 통해) 도전성으로 만들어질 때, 캐패시터들(709, 715 및 731)을 각각 방전시키기 위하여 노드들(710, 716 및 732)을 VDD로 각각 풀링하는 트랜지스터(707, 713 및 729)를 포함하는 노드 전위 설정 회로를 포함 한다.

방전 경로는 또한 각각이 캐패시터(747, 751 및 767)와 결합 트랜지스터(745, 757 및 763) 및 어서트되지 않은 DOWN 신호에 응답하여 인버터(741)를 통해 그의 스테이지의 캐패시터(747, 751 및 767)를 접지로 방전시키기 위한 트랜지스터(743, 749 및 765)를 포함하는 노드 전위 설정 회로를 포함하는 3개의 용량성 스테이지들을 포함한다.

도 7의 실시예에서, 충전 경로 및 방전 경로의 각 용량성 스테이지는 직렬로 인에이블되어 이전 스테이지의 캐패시턴스보다 늦은 시간에서 용량성 스테이지의 캐패시턴스가 충전 또는 방전 경로에 결합되게 한다. 예를 들어, 결합 트랜지스터(717)(충전 경로의 제 2 용량성 스테이지의 결합 트랜지스터)를 도전성이 되도록 만드는 신호는 인버터들(721 및 723)에 의해 지연되는 지연된 어서트된 UP* 신호이다. 그러나, 존속 기간동안 UP*가 최소 임계치(인버터(721 및 723)의 최소 지연에 의해 설정됨)보다 낮으면, 이후 트랜지스터(717)는 절대 도전성으로 만들어지지 않으며 캐패시터(715)의 캐패시턴스는 절대 충전 경로로 더해지지 않는다. 트랜지스터(733)를 제어하는 신호는 인버터들(725 및 727)에 의해 지연된 트랜지스터들(717)을 제어하는 신호이다. 따라서, 트랜지스터(733)는 트랜지스터(717)로 제공된 지연된 펄스가 인버터들(725 및 727)에 의해 설정된 임계치보다 클 때에만 도전성으로 만들어진다.

도 8은 전하 펌프(701)를 포함하는 위상 동기 루프의 입력 위상 에러에 응답하는 출력 위상/전압의 전송 함수를 도시한다. 라인 부분(805)은 캐패시터(709) 만이 충전 경로에 위치될 때의 최대 출력 위상/전압 응답을 도시한다. 라인 부분(807)은 캐패시터들(709 및 715)이 충전 경로에 위치될 때의 최대 출력 위상/전압 응답을 도시한다. 캐패시터(709)만이 충전 경로에 있을 때보다 충전 경로에 캐패시터들(709 및 715)의 캐패시턴스가 더 크기 때문에 라인 부분(807)은 라인 부분(805)보다 크다. 라인 부분(809)은 캐패시터들(709, 715 및 731)이 충전 경로의 일부에 있을 때의 최대 출력 위상/전압 응답이다.

인버터들(721 및 723)에 의해 제공된 지연때문에, 미리 결정된 시간 주기에 대하여 UP* 신호가 어서트되었을 때까지 캐패시터(715)는 충전 경로에서 수행되지 않는다. 이러한 미리 결정된 시간은 미리 결정된 값(IPE3)을 갖는 입력 위상 에러에 대응한다. IPE3보다 큰 입력 위상 에러들에 대하여, 출력/위상 전압 응답은 트랜지스터들(711 및 717)의 병렬로 조합된 저항에 의해 설정된 비율로(라인 부분(806)에 의해 도시된 바와 같이) 증가한다. 따라서, 라인 부분(806)은 라인 부분(804)(그의 기울기는 트랜지스터(711)의 저항에 의해 결정된다)보다 가파른 기울기를 갖는다. 캐패시터(731)는 IPE4의 입력 위상 에러에 대응하는 UP* 신호가 다른 미리 결정된 주기에 대하여 어서트될 때까지 충전 경로에서 수행되지 않는다. 한 실시예에서, IPE3은 20 피코초의 지연 시간에 대응하며 IPE4는 40 피코초의 지연 시간에 대응한다.

도 8의 전송 함수에 의해 도시된 바와 같이, PLL 수행 전하 펌프(701)는 작은 입력 에러들에 제한된 응답을 갖지만, 충전 및 방전 경로들에서 수행될 수 있는 부가된 용량성 스테이지들 때문에 보다 큰 에러들에 보다 빠른 응답을 갖는다. 따라서, 도 7의 전하 펌프는 작은 입력 위상 에러들에 대한 제한된 전하 전송의 이익들을 갖는 PLL을 제공할 수 있으며 또한 보다 큰 입력 위상 에러들에 대해서는 보 다 빠른 응답(예를 들면 보다 빠른 록 타임(lock time))을 허용한다.

도 7의 변경에서, UP* 신호가 인에이블될 때 캐패시터들(709, 715 및 731)이 충전 경로에서 즉시 수행되거나 DOWN 신호가 어서트될 때 방전 경로에서 캐패시터들(747, 751 및 767)이 수행되는 곳에서 인버터들(721, 723, 725, 727, 753, 755, 759 및 761)이 제거될 수 있다. 이러한 실시예에서, 트랜지스터들(711, 717 및 733)의 게이트들은 UP* 신호를 수신하도록 함께 타이되고(tied) 트랜지스터들(745, 757 및 763)의 게이트들은 DOWN 신호를 수신하도록 함께 타이될 것이다. 다른 변경에서, 캐패시터들(715 및 731)은 노드(710)로 타이되고, 캐패시터들(751 및 767)은 노드(746)로 타이되며, 트랜지스터들(717, 733, 757 및 763)은 제거될 것이다. 다른 변경에서, 충전 및 방전 경로들의 각각의 제 2 및 제 3 용량성 스테이지에 대하여, 인에이블링 트랜지스터(도시되지 않음)는 캐패시터(예를 들면 715)와 결합 트랜지스터(예를 들면 717) 사이에 위치할 것이다. 인에이블링 트랜지스터는 인에이블 신호(도시되지 않음)에 의해 제어되어 인에이블 신호에 기초하여 충전 또는 방전 경로에서 캐패시턴스를 선택적으로 증가시키기 위하여 스테이지의 캐패시터가 충전 또는 방전 경로에서 선택적으로 수행될 수 있다. 따라서, 이러한 전하 펌프는 인에이블된 용량성 스테이지들의 수에 기초하여 3개의 상이한 전송 함수들을 갖는 전하 펌프를 수행하는 PLL을 제공할 수 있다.

다른 실시예들은 충전 및 방전 경로들 모두에서 3개보다 많은 용량성 스테이지들을 포함할 수 있다. 또한, 도 7의 다른 변경에서와 같이, 각 캐패시터 스테이지는 제 1 캐패시터(예를 들면, 709, 715, 731)와 직렬로 위치된 제 2 캐패시터를 포함할 수 있다. 예를 들면, 도 5의 회로는 충전 경로와 직렬인 두개의 캐패시터들을 도시한다. 이러한 제 2 캐패시터들은 일부 실시예들에서 선택적으로 수행될 수 있다.

도 9는 본 발명에 따른 전하 펌프의 다른 실시예를 도시한다. 용량성 전하 펌프(901)는 전하 펌프(111) 대신 PLL(105)에서 수행될 수 있다. 도 9의 전하 펌프(901)는 결합 트랜지스터(907)와 (노드(906)에서) 연결되는 캐패시터(905)의 단자가 UP*가 어서트되지 않을 때 Vctrl에 비례하는 전압으로 설정된다는 점에서 도 2의 전하 펌프와 상이하다. 캐패시터(905)의 다른 측은 시스템 접지와 연결된다. 노드(910)는 또한 DOWN 신호가 어서트되지 않을 때 Vctrl에 비례하는 전압으로 설정된다. 도 9의 실시예에서, 노드(906)는 4/3Vctrl의 전압으로 설정되고 노드(910)는 2/3Vctrl의 전압으로 설정된다.

노드(906)를 4/3Vctrl로 설정하고 노드(910)를 2/3Vctrl로 설정하는 것은 전하 펌프(901)의 충전 경로가 양의 입력 위상 에러에 응답하여, Vctrl의 전압 레벨에 상관없이 동일한 크기의 음의 입력 위상 에러에 응답하여 방전 경로가 제거하는 전하의 크기와 동일한 크기의 전하를 제공할 수 있도록 한다. 도 2(및 도 5와 도 7)의 실시예에서, 이러한 조건(제공된 전하량이 제거된 전하량과 동일하다)은 Vctrl=VDD/2일 때에만 발생한다. 그 밖에, 공급된 전하량은 Vctrl에서 VDD로의 차이에 의존하며 제거된 전하량은 Vctrl에서 접지로의 차이에 의존한다.

전하 펌프(901)는 노드(906)를 Vctrl의 전압의 4/3의 전위로 설정하기 위한 전위 설정 회로를 포함한다. 전위 설정 회로는 수신된 UP* 신호에 결합된 하나의 제어 단자와 인버터(935)를 통해 변환된 UP* 신호를 수신하도록 결합된 다른 제어 단자를 갖는 통과 게이트(937)를 포함한다. UP* 신호가 어서트되지 않을 때, 통과 게이트(937)는 노드(906)가 4/3 Vctrl의 전압(노드(950)의 전압)으로 풀링되는 것을 허용한다. 노드(906)의 전압을 4/3 Vctrl로 설정하는 것은 UP* 신호가 어서트되지 않을 때 캐패시터(905)를 미리 결정된 충전 레벨로 충전시킨다. UP* 신호가 어서트될 때, 캐패시터(905)에 저장된 전하는 Vctrl의 전압을 상승시키기 위하여 필터 캐패시터(115)로 전송된다.

도시된 실시예에서, 전위 설정 회로는 그 출력 전압(노드(950))이 그의 입력 전압(노드(948))과 매치하는 레벨 시프터(941)(트랜지스터(942, 945, 947 및 949)를 포함하는)를 포함한다. 노드(948)는 전압 발생기(971)의 노드(916)로 연결된다. 레벨 시프터가 수행되어 캐패시터(905)의 전하는 분수 전압 발생기(971)로부터 전류를 드레인하지 않는다. 노드(950)가 4/3 Vctrl을 초과하면, 노드(950)의 전압을 다시 4/3 Vctrl로 줄이도록 트랜지스터들(945, 947 및 949)은 전류를 노드(950)로부터 드레인하기 위해 턴온(turn on)된다. 도시된 실시예에서, 트랜지스터들(945, 947 및 949)은 도 9에 도시된 바와 같이 연결되는 그들의 트랜지스터 바디들을 갖는 SOI 트랜지스터들로 수행된다. 다른 실시예들에서, 다른 타입들의 레벨 시프터들이 사용될 수 있다.

전하 펌프(901)는 또한 DOWN 신호가 어서트되지 않을 때 노드(901)의 전위를 2/3 Vctrl의 전압으로 설정하기 위한 전위 설정 회로를 포함한다. 이러한 제 2 전위 설정 회로는 통과 게이트(931)와, 레벨 시프터(941)와 유사한 레벨 시프터(951)를 포함한다.

전하 펌프(901)는 레벨 시프터들(941 및 951)로 제공되는 Vctrl의 분수 전압들을 발생시키기 위한 분수 전압 발생기(971)를 포함한다. 생성된 분수 전압들은 노드들(906 및 910)의 전압 레벨들을 Vctrl의 분수로 설정하는데 사용된다. 전압 발생기(971)는 그의 변환 입력이 Vctrl 신호를 수신하도록 연결되고 그의 변환되지 않은 입력이 트랜지스터(917)의 드레인 전극으로 연결되는 비교기(913)를 포함한다. 비교기(913)의 출력은 트랜지스터(915)의 게이트로 연결되며, 이는 전류 소스로서 동작한다. 한 실시예에서, 트랜지스터(915)는 트랜지스터들(917, 919, 921 및 923)보다 작다. 비교기(913)는 트랜지스터(915)를 제어하여 트랜지스터(917)의 드레인에서의 전압 레벨이 Vctrl과 동일하게 되도록 한다. 도 9의 실시예에서, 트랜지스터(917)의 게이트는 Vctrl로 연결되지만, 다른 실시예들에서는 트랜지스터(917)의 드레인 전극으로 연결될 수 있다. 트랜지스터들(917, 919, 921 및 923)은 동일한 크기이며 전압 분배기를 형성하여 트랜지스터(915)의 드레인 전극이 Vctrl의 전압의 4/3의 전압 레벨이 되게 하고 트랜지스터(919)의 드레인 전극이 Vctrl의 전압의 2/3이 되게 한다. Vctrl이 0V와 동일할 때 NMOS 트랜지스터(980)는 소량의 누설 전류를 노드(916)로 제공하여 노드(916)의 전압은 Vctrl이 0V와 동일할 때 0V보다 커진다. 트랜지스터(980)는 트랜지스터(917, 919, 921 및 923)보다 작다. 일부 실시예들에서, 트랜지스터(980)의 게이트는 비교기(913)의 출력으로 연결될 것이다. 다른 실시예들에서, 노드들(906 및 910)은 Vctrl의 다른 분수 전압들로 설정될 수 있다. 또한 다른 실시예들에서, 분수 전압 발생기(971)는 다른 타입들의 종 래의 전류 소스들 또는 누설 전류 회로들을 포함할 수 있다.

도 9의 회로는 충전 경로 및 방전 경로에서 (캐패시터들(905 및 912)과 직렬로 또는 병렬로) 부가적인 캐패시턴스의 선택적인 가능성을 제공하도록 변경될 수 있다. 예를 들면, 도 10은 전하 펌프(1001)가 충전 경로와 직렬인 제 2 캐패시터 및 방전 경로와 직렬인 제 2 캐패시터를 선택적으로 인에이블하기 위한 회로를 포함한다는 점을 제외하고 전하 펌프(901)와 유사한 전하 펌프(1001)의 실시예를 개시한다.

전하 펌프(1001)는 인에이블 신호(EN*)가 어서트되지 않을 때 비도전성이 되어 캐패시터(1007)가 UP* 신호가 어서트되면 캐패시터(1011)를 통해 접지로만 결합되는 인에이블링 트랜지스터(1013)를 포함한다. 인에이블 신호가 어서트되지 않으면(EN*가 높으면), 트랜지스터(1013)는 노드(1012)를 접지로 단락시키도록 도전성이 되어 충전 경로는 캐패시터(1011)를 포함하지 않는다. 인에이블 신호(EN*)가 어서트될 때(EN*가 낮을 때), UP* 신호가 어서트되면 트랜지스터(1013)는 비도전성이 되어 캐패시터(1011)로부터 캐패시터(1007)로 전하가 흐른다. 도 5의 실시예에서와 같이, 충전 경로에서 제 2 캐패시터를 수행하는 것은 전하 펌프(1001)를 수행하는 PLL의 최대 출력 위상/전압 응답을 감소시키도록 동작한다.

전하 펌프(1001)는 또한 인에이블 신호(EN*)가 어서트되고 DOWN 신호가 어서트될 때 방전 경로에서 수행되는 제 2 캐패시터(1025)를 포함한다. 인에이블 신호(EN*)가 어서트되지 않음으로 인하여 트랜지스터(1023)가 도전성이 되면 노드(1020)가 접지로 단락되어 캐패시터(1025)가 방전 경로에서 제거된다. 인에이블 신 호(EN*)가 어서트될 때 DOWN 신호가 어서트되면 캐패시터(1021)와 캐패시터(1025)를 통해 전하는 Vctrl로부터 제거된다.

전하 펌프(1001)는 또한 UP* 신호가 어서트되지 않을 때 노드(1008)의 전압을 4/3Vctrl로 설정하기 위한 전위 설정 회로를 포함하고 DOWN 신호가 어서트되지 않을 때 노드(1018)의 전위를 2/3Vctrl로 설정하기 위한 제 2 전위 설정 회로를 포함한다. 전하 펌프(1001)의 전위 설정 회로들 모두는 각각 도 9의 레벨 시프터(941)와 유사한 레벨 시프터(1041 및 1051)를 포함한다. 전하 펌프(1001)는 또한 Vctrl의 4/3인 전압을 레벨 시프터(1041)로 제공하고 Vctrl의 2/3인 전압을 레벨 시프터(1051)로 제공하기 위한 분수 전압 발생기(1071)를 포함한다. 분수 전압 발생기(1071)는 도 9의 분수 전압 발생기(971)와 설계면에서 유사하다.

전하 펌프(1001)는 또한 UP* 신호가 어서트되지 않을 때 노드(1012)의 전압을 접지로 설정하기 위한 트랜지스터(1009)를 포함하는 다른 전위 설정 회로를 포함한다. 전하 펌프(1001)는 또한 DOWN 신호가 어서트되지 않을 때 노드(1020)의 전압을 접지로 설정하기 위한 트랜지스터(1027)를 포함하는 또다른 전위 설정 회로를 포함한다.

도 9를 다시 참조하면, 전하 펌프(901)는 또한 캐패시터들(905 및 912)과 병렬로 부가적인 용량성 스테이지들을 포함하도록 변경될 수 있다. 이러한 부가적인 용량성 스테이지들은 전하 펌프를 수행하는 PLL의 전송 함수에 선택적인 제어를 제공하도록 선택적으로 인에이블될 수 있다. 또한, 이러한 부가적인 용량성 스테이지들을 수행하기 위한 제어 신호들은 큰 입력 위상 에러들에 대하여 보다 큰 최대 출력 위상/전압 응답을 제공하도록 지연될 수 있다. 상술된 도 7 및 도 8의 논의를 참조한다.

전하 펌프(901)의 다른 변경에서, 노드들(906 및 910)은 UP* 신호와 DOWN 신호가 각각 어서트되지 않을 때 VDD 및 접지로 각각 설정될 수 있다. 이러한 변경들은 분수 전압 발생기(971)(및 일부 실시예들에서 레벨 시프터(941) 및 레벨 시프터(951))를 사용하지 않는다. 이러한 방법으로 변경된 전하 펌프의 예가 VDD에 연결된 캐패시터(211)의 단자(도 2에서)가 접지로 대시 연결되는 것을 제외하고 도 2의 전하 펌프(111)와 유사하게 나타난다.

도 11은 본 발명에 따른 용량성 전하 펌프의 다른 실시예를 도시한다. 용량성 전하 펌프(1101)는 전하 펌프(111) 대신 PLL(105)에서 수행될 수 있다. 전하 펌프(1101)는 DOWN 신호가 어서트될 때 방전 경로에 위치되고 UP* 신호가 어서트될 때 충전 경로에 캐패시터(1107)와 직렬로 위치되는 캐패시터(1105)를 사용한다. 캐패시터들(1107 및 1105)은 UP* 및 DOWN 신호들의 어서션 전에 각각 미리 충전되어 캐패시터를 가로지르는 전압이 Vctrl의 2/3이 된다.

UP* 신호가 전하를 필터 캐패시터(115)로 제공하도록 어서트될 때, 통과 게이트들(1111 및 1115)이 도전성이 되고 통과 게이트들(1113, 1118 및 1119) 및 트랜지스터(1109)는 비도전성이 되어 캐패시터(1105)로부터 통과 게이트(1111), 캐패시터(1107), 통과 게이트(1115)를 거쳐 Vctrl로 충전 경로를 제공한다. 캐패시터(1107 및 1105) 모두가 Vctrl의 2/3의 전압 강하를 갖도록 미리 충전되어 있으므로, UP*가 먼저 어서트될 때 노드(1108)에서의 전압은 4/3 Vctrl이 된다. UP 신호 및 DOWN* 신호가 인버터들에 의해 각각 제공된 변환된 UP* 신호 및 변환된 DOWN 신 호가 된다(도시되지 않음).

필터 캐패시터(115)로부터 전하를 제거하도록 DOWN 신호가 어서트될 때, 캐패시터(115)로부터 캐패시터(1105)로 통과 게이트(1113)를 통해 방전 경로를 제공하기 위해 통과 게이트(1113)는 도전성이 되고 통과 게이트들(1111, 1115, 1117)은 비도전성이 된다. 2/3Vctrl의 전압 강하를 갖도록 캐패시터(1105)가 미리 충전되어 있으므로, 노드(1106)에서의 전압은 DOWN 신호가 먼저 어서트될 때 2/3 Vctrl이 된다.

전하 펌프(1101)는 DOWN 신호와 UP* 신호가 어서트되지 않을 때 노드들(1108 및 1106)에서의 전압들을 2/3Vctrl로 설정하기 위한 전위 설정 회로들을 포함한다. UP* 신호가 노드(1108)를 Vctrl의 전압의 2/3으로 풀링하도록 어서트되지 않음으로 통과 게이트(1119)와 트랜지스터(1109)가 도전성이 되고 통과 게이트들(1111 및 1115)이 비도전성이 되면, 캐패시터(1107)가 충전되고 캐패시터(1107)를 통한 전압 강하는 2/3Vctrl이 된다.

UP*가 어서트되지 않고 DOWN 신호가 어서트되지 않을 때 노드(1106)를 Vctrl의 전압의 2/3으로 풀링하도록 통과 게이트들(1117 및 1118)이 도전성이 되고 통과 게이트들(1111 및 1113)은 비도전성이 되며, 따라서 캐패시터(1105)가 충전되어 캐패시터(1105)를 통한 전압 강하는 2/3Vctrl이 된다.

전하 펌프(1101)는 트랜지스터들(1131, 1133 및 1135)과 레벨 시프터(1127)를 포함하는 분수 전압 발생기(1136)를 포함한다. 분수 전압 발생기(1136)는 Vctrl 신호를 수신하도록 연결된 입력을 갖고 출력에서 2/3Vctrl의 전압을 레벨 시프터(1121)로 제공한다. 레벨 시프터(941)와 설계면에서 유사한 레벨 시프터(1121) 신호가 그의 출력에서 2/3 Vctrl의 전압을 통과 게이트들(1119 및 1117)로 제공한다.

당업자는 본 명세서의 교시들에 기초하여 몇몇 변경들이 도시되고 설명된 실시예들에 만들어질 수 있다는 것을 인식할 것이다. 예를 들면, 도면들에 도시된 바와 같은 용량성 전하 펌프는 예를 들면 다른 타입들의 트랜지스터들을 갖는 다른 타입들의 디바이스들로 수행되고 및/또는 다른 타입들의 구성들을 가질 수 있다. 또한, 한 실시예와 관련하여 도시되고 기술된 특징들은 본 명세서에 설명되고 기술된 다른 실시예들에 포함될 수 있다. 또한 본 명세서에 설명되고 도시된 전하 펌프들은 피드백을 갖는 제어 루프들(예를 들면, 전원, 온도 또는 주파수 제어)에서와 같은 다른 타입들의 회로들에서 수행될 수 있다.

본 발명의 한 양상에서, 전하 펌프는 출력 노드와 제 1 회로 노드에 결합된 제 1 단자를 갖는 제 1 캐패시터를 포함한다. 전하 펌프는 또한 제 1 회로 노드에 결합된 제 1 전류 전극을 갖는 제 1 스위치, 제 1 스위치 제어 신호를 수신하도록 결합된 제어 전극, 및 출력 노드에 결합된 제 2 전류 전극을 포함한다. 제 1 스위치 제어 신호는 제 1 캐패시터와 출력 노드 사이의 전하 전송을 제어한다.

본 발명의 다른 양상에서, 위상 동기 루프(PLL) 회로는 제 1 캐패시터와 제 1 클럭을 수신하기 위한 제 1 입력, 제 2 클럭을 수신하기 위한 제 2 입력, 제 1 클럭과 제 2 클럭에 기초하여 제 1 클럭 제어 신호를 제공하기 위한 제 1 출력을 갖는 위상 주파수 검출기 회로를 포함한다. 위상 동기 루프 회로는 또한 필터 캐패시터의 제 1 단자에 결합된 입력과 출력 클럭을 제공하기 위한 출력을 갖는 전압 제어 발진기를 포함한다. 위상 동기 루프 회로는 또한 제 1 클럭 제어 신호를 수신하기 위한 제 1 입력과 필터 캐패시터의 제 1 단자로 결합된 출력을 갖는 전하 펌프와 전압 제어 발진기의 입력을 포함한다. 전하 펌프는 제 1 단자와 제 1 캐패시터의 제 1 단자에 결합된 제 1 전류 전극을 갖는 제 1 스위치를 갖는 제 1 캐패시터를 포함한다. 제 1 스위치는 또한 제 1 클럭 제어 신호를 수신하도록 결합된 제어 전극과 필터 캐패시터의 제 1 단자에 결합된 제 2 전류 전극을 포함한다. 제 1 스위치는 제 1 클럭 제어 신호에 기초하여 선택적으로 제 1 캐패시터를 필터 캐패시터에 결합한다.

본 발명의 다른 양상에서, 전하 펌프는 출력 노드, 제 1 캐패시터를 포함하는 충전 경로, 제 1 전하 제어 신호를 수신하도록 결합된 제어 전극을 포함하는 제 1 스위치를 포함한다. 제 1 캐패시터는 제 1 전하 제어 신호에 기초하여 제 1 스위치를 통해 출력 노드로 선택적으로 전하를 제공한다. 전하 펌프는 또한 제 2 캐패시터와 제 2 전하 제어 신호를 수신하도록 결합된 제어 전극을 갖는 제 2 스위치를 포함하는 방전 경로를 포함한다. 제 2 캐패시터는 출력 노드로부터 제 2 전하 제어 신호에 기초하여 전하를 선택적으로 수신한다.

본 발명의 특정 실시예들이 도시되고 설명되었으나, 본 명세서의 교시들에 기초하여 다른 변화들과 변경들이 본 발명으로부터 벗어남이 없이 그의 넓은 양상들로 만들어질 수 있으며, 따라서 첨부된 청구항들은 이러한 모든 변화들 및 변경들이 본 발명의 진정한 정신과 범주 내에 있도록 그들의 범주 내에 포함한다는 것이 당업자에게 인식될 것이다.

Claims

출력 노드;

제 1 회로 노드에 결합된 제 1 단자를 갖는 제 1 캐패시터;

상기 제 1 회로 노드에 결합된 제 1 전류 전극, 제 1 스위치 제어 신호를 수신하도록 결합된 제어 전극, 및 상기 출력 노드에 결합된 제 2 전류 전극을 갖는 제 1 스위치로서, 상기 제 1 스위치 제어 신호는 상기 제 1 캐패시터와 상기 출력 노드간 전하 전송을 제어하는, 상기 제 1 스위치;

제 2 회로 노드에 결합된 제 1 단자를 갖는 제 2 캐패시터;

상기 제 2 회로 노드에 결합된 제 1 전류 전극을 갖는 제 2 스위치로서, 제 2 전류 전극은 상기 출력 노드에 결합된, 상기 제 2 스위치; 및

상기 제 1 스위치 제어 신호를 수신하도록 결합된 입력 및 상기 제 2 스위치의 제어 전극에 결합된 출력을 갖는 지연 회로를 포함하는, 전하 펌프.
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출력 노드;

제 1 회로 노드에 결합된 제 1 단자를 갖는 제 1 캐패시터;

상기 제 1 회로 노드에 결합된 제 1 전류 전극, 제 1 스위치 제어 신호를 수신하도록 결합된 제어 전극, 및 상기 출력 노드에 결합된 제 2 전류 전극을 갖는 제 1 스위치로서, 상기 제 1 스위치 제어 신호는 상기 제 1 캐패시터와 상기 출력 노드간 전하 전송을 제어하는, 상기 제 1 스위치; 및

상기 제 1 회로 노드에 결합된 전위 설정 회로로서, 상기 전위 설정 회로는 상기 제 1 스위치 제어 신호에 기초하여 상기 제 1 회로 노드를 제 1 전위로 선택적으로 설정하는, 상기 전위 설정 회로를 포함하고,

상기 전위 설정 회로는 전압이 상기 출력 노드의 전압에 의존하는 노드에 결합된 제 1 전류 전극 및 상기 제 1 회로 노드에 결합된 제 2 전류 전극을 갖고, 상기 제 1 전위는 상기 출력 노드의 전압에 의존하는, 전하 펌프.
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출력 노드;

제 1 회로 노드에 결합된 제 1 단자를 갖는 제 1 캐패시터;

상기 제 1 회로 노드에 결합된 제 1 전류 전극, 제 1 스위치 제어 신호를 수신하도록 결합된 제어 전극, 및 상기 출력 노드에 결합된 제 2 전류 전극을 갖는 제 1 스위치로서, 상기 제 1 스위치 제어 신호는 상기 제 1 캐패시터와 상기 출력 노드간 전하 전송을 제어하는, 상기 제 1 스위치; 및

상기 제 1 캐패시터의 제 2 단자에 결합된 제 1 단자와 제 1 전압 공급원(voltage supply)에 결합된 제 2 단자를 갖는 제 2 캐패시터를 포함하는, 전하 펌프.
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출력 노드;

제 1 회로 노드에 결합된 제 1 단자를 갖는 제 1 캐패시터;

상기 제 1 회로 노드에 결합된 제 1 전류 전극, 제 1 스위치 제어 신호를 수신하도록 결합된 제어 전극, 및 상기 출력 노드에 결합된 제 2 전류 전극을 갖는 제 1 스위치로서, 상기 제 1 스위치 제어 신호는 상기 제 1 캐패시터와 상기 출력 노드간 전하 전송을 제어하는, 상기 제 1 스위치;

상기 제 1 캐패시터의 단자에 결합된 제 1 단자와 제 1 전압 공급원에 결합된 제 2 단자를 갖는 제 2 캐패시터; 및

상기 제 2 캐패시터의 상기 제 1 단자에 결합된 제 1 전류 전극, 상기 제 1 전압 공급원에 결합된 제 2 전류 전극, 및 상기 제 1 스위치 제어 신호의 역(inverse)을 수신하도록 결합된 제어 전극을 갖는 제 2 스위치를 포함하는, 전하 펌프.
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출력 노드;

제 1 회로 노드에 결합된 제 1 단자를 갖는 제 1 캐패시터;

상기 제 1 회로 노드에 결합된 제 1 전류 전극, 제 1 스위치 제어 신호를 수신하도록 결합된 제어 전극, 및 상기 출력 노드에 결합된 제 2 전류 전극을 갖는 제 1 스위치로서, 상기 제 1 스위치 제어 신호는 상기 제 1 캐패시터와 상기 출력 노드간 전하 전송을 제어하는, 상기 제 1 스위치;

제 2 회로 노드에 결합된 제 1 단자를 갖는 제 2 캐패시터;

상기 제 2 회로 노드에 결합된 제 1 전류 전극, 제 2 스위치 제어 신호를 수신하도록 결합된 제어 전극, 및 상기 출력 노드에 결합된 제 2 전류 전극을 갖는 제 2 스위치로서, 상기 제 2 스위치 제어 신호는 상기 제 2 캐패시터와 상기 출력 노드간 전하 전송을 제어하는, 상기 제 2 스위치;

상기 제 1 회로 노드에 결합된 제 1 전위 설정 회로로서, 상기 제 1 전위 설정 회로는 상기 제 1 스위치 제어 신호에 기초하여 상기 제 1 회로 노드를 제 1 전위로 선택적으로 설정하고, 상기 제 1 전위는 상기 출력 노드의 전압에 의존하는, 상기 제 1 전위 설정 회로; 및

상기 제 2 회로 노드에 결합된 제 2 전위 설정 회로로서, 상기 제 2 전위 설정 회로는 상기 제 2 스위치 제어 신호에 기초하여 상기 제 2 회로 노드를 제 2 전위로 선택적으로 설정하고, 상기 제 2 전위는 상기 출력 노드의 전압에 의존하는, 상기 제 2 전위 설정 회로를 포함하는, 전하 펌프.
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출력 노드;

제 1 회로 노드에 결합된 제 1 단자를 갖는 제 1 캐패시터;

상기 제 1 회로 노드에 결합된 제 1 전류 전극, 제 1 스위치 제어 신호를 수신하도록 결합된 제어 전극, 및 상기 출력 노드에 결합된 제 2 전류 전극을 갖는 제 1 스위치로서, 상기 제 1 스위치 제어 신호는 상기 제 1 캐패시터와 상기 출력 노드간 전하 전송을 제어하는, 상기 제 1 스위치;

제 1 공급 전압에 결합된 제 1 단자를 갖는 제 2 캐패시터; 및

상기 제 1 스위치 제어 신호를 수신하도록 결합된 제어 전극, 상기 제 1 캐패시터의 제 2 단자에 결합된 제 1 전류 전극, 및 상기 제 2 캐패시터의 제 2 단자에 결합된 제 2 전류 전극을 갖는 제 2 스위치로서, 상기 제 2 스위치는 상기 제 1 스위치 제어 신호에 기초하여 선택적으로 상기 제 1 캐패시터를 상기 제 2 캐패시터에 직렬로 결합시키는, 상기 제 2 스위치를 포함하는, 전하 펌프.
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출력 노드;

제 1 회로 노드에 결합된 제 1 단자를 갖는 제 1 캐패시터; 및

상기 제 1 회로 노드에 결합된 제 1 전류 전극, 제 1 스위치 제어 신호를 수신하도록 결합된 제어 전극, 및 상기 출력 노드에 결합된 제 2 전류 전극을 갖는 제 1 스위치로서, 상기 제 1 스위치 제어 신호는 상기 제 1 캐패시터와 상기 출력 노드간 전하 전송을 제어하는, 상기 제 1 스위치를 포함하고,

상기 제 1 스위치는 통과 게이트를 포함하고, 상기 통과 게이트는 상기 제 1 스위치 제어 신호의 역을 수신하도록 결합된 제 2 제어 전극을 갖는, 전하 펌프.
필터 캐패시터;

제 1 클럭을 수신하기 위한 제 1 입력, 제 2 클럭을 수신하기 위한 제 2 입력, 및 상기 제 1 클럭과 상기 제 2 클럭에 기초하여 제 1 클럭 제어 신호를 제공하기 위한 제 1 출력을 갖는 위상 주파수 검출기 회로로서, 상기 위상 주파수 검출기 회로는 상기 제 1 클럭 및 상기 제 2 클럭에 기초하여 제 2 클럭 제어 신호를 제공하기 위한 제 2 출력을 갖는, 상기 위상 주파수 검출기 회로;

상기 필터 캐패시터의 제 1 단자에 결합된 입력 및 출력 클럭을 제공하기 위한 출력을 갖는 전압 제어 발진기; 및

상기 제 1 클럭 제어 신호를 수신하기 위한 제 1 입력과, 상기 필터 캐패시터의 상기 제 1 단자 및 상기 전압 제어 발진기의 입력에 결합된 출력을 갖는 전하 펌프를 포함하며,

상기 전하 펌프는:

제 1 단자를 갖는 제 1 캐패시터;

상기 제 1 캐패시터의 상기 제 1 단자에 결합된 제 1 전류 전극, 상기 제 1 클럭 제어 신호를 수신하도록 결합된 제어 전극, 상기 필터 캐패시터의 상기 제 1 단자에 결합된 제 2 전류 전극을 갖는 제 1 스위치로서, 상기 제 1 스위치는 상기 제 1 클럭 제어 신호에 기초하여, 상기 제 1 캐패시터를 상기 필터 캐패시터에 선택적으로 결합시키는, 상기 제 1 스위치;

제 2 캐패시터;

상기 제 2 캐패시터의 제 1 단자에 결합된 제 1 전류 전극, 상기 필터 캐패시터의 상기 제 1 단자에 결합된 제 2 전류 전극, 및 상기 제 2 클럭 제어 신호를 수신하도록 결합된 제어 전극을 갖는 제 2 스위치로서, 상기 제 2 스위치는 상기 제 2 클럭 제어 신호에 기초하여 상기 제 2 캐패시터를 상기 필터 캐패시터로 선택적으로 결합시키는, 상기 제 2 스위치;

상기 제 1 캐패시터의 상기 제 1 단자에 결합된 전위 설정 회로로서, 상기 전위 설정 회로는 상기 제 1 클럭 제어 신호에 기초하여 선택적으로 상기 제 1 캐패시터의 상기 제 1 단자를 제 1 전위로 설정하는, 상기 전위 설정 회로; 및

상기 제 2 캐패시터의 상기 제 1 단자에 결합된 제 2 전위 설정 회로로서, 상기 제 2 전위 설정 회로는 상기 제 2 클럭 제어 신호에 기초하여 상기 제 2 캐패시터의 상기 제 1 단자를 제 2 전위로 선택적으로 설정하는, 상기 제 2 전위 설정 회로를 포함하고,

상기 제 1 및 제 2 전위들은 상기 출력 노드의 전압에 의존하는, 위상 동기 루프(PPL) 회로.
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출력 노드;

제 1 캐패시터를 포함하는 충전 경로;

제 1 전하 제어 신호를 수신하도록 결합된 제어 전극을 포함하는 제 1 스위치로서, 상기 제 1 캐패시터는 상기 제 1 전하 제어 신호에 기초하여, 상기 제 1 스위치를 통해 전하를 상기 출력 노드로 선택적으로 제공하는, 상기 제 1 스위치;

제 2 캐패시터를 포함하는 방전 경로; 및

제 2 전하 제어 신호를 수신하도록 결합된 제어 전극을 갖는 제 2 스위치로서, 상기 제 2 캐패시터는 상기 제 2 전하 제어 신호에 기초하여, 상기 출력 노드로부터 선택적으로 전하를 수신하는, 상기 제 2 스위치를 포함하는, 전하 펌프.
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전하 펌프에 있어서,

출력 노드;

제 1 회로 노드에 결합된 제 1 단자를 가진 제 1 캐패시터;

상기 제 1 회로 노드에 결합된 제 1 전류 전극, 제 1 스위치 제어 신호를 수신하도록 결합된 제어 전극, 및 상기 출력 노드에 결합된 제 2 전류 전극을 갖는 제 1 스위치로서, 상기 제 1 스위치 제어 신호는 상기 제 1 캐패시터와 상기 출력 노드간 전하 전송을 제어하는, 상기 제 1 스위치;

제 2 회로 노드에 결합된 제 1 단자를 갖는 제 2 캐패시터;

상기 제 2 회로 노드에 결합된 제 1 전류 전극, 제 2 스위치 제어 신호를 수신하도록 결합된 제어 전극, 및 상기 출력 노드에 결합된 제 2 전류 전극을 갖는 제 2 스위치로서, 상기 제 2 스위치 제어 신호는 상기 제 2 캐패시터와 상기 출력 노드간 전하 전송을 제어하는, 상기 제 2 스위치;

제 3 회로 노드에 결합된 제 1 단자를 갖는 제 3 캐패시터;

상기 제 3 회로 노드에 결합된 제 1 전류 전극을 갖는 제 3 스위치로서, 제 2 전류 전극은 상기 출력 노드에 결합된, 상기 제 3 스위치;

상기 제 1 스위치 제어 신호를 수신하도록 결합된 입력 및 상기 제 3 스위치의 제어 전극에 결합된 출력을 갖는 제 1 지연 회로;

제 4 회로 노드에 결합된 제 1 단자를 갖는 제 4 캐패시터;

상기 제 4 회로 노드에 결합된 제 1 전류 전극을 갖는 제 4 스위치로서, 제 2 전류 전극은 상기 출력 노드에 결합된, 상기 제 4 스위치; 및

상기 제 2 스위치 제어 신호를 수신하도록 결합된 입력 및 상기 제 4 스위치의 제어 전극에 결합된 출력을 갖는 제 2 지연 회로를 포함하는, 전하 펌프.
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