JP3660906B2

JP3660906B2 - 昇圧電圧の調節が可能な昇圧回路及び昇圧電圧を生成する方法並びにそれを具備する集積回路

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Publication number: JP3660906B2
Application number: JP2002013347A
Authority: JP
Inventors: ▲ひー▼ 哲崔
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-01-27
Filing date: 2002-01-22
Publication date: 2005-06-15
Anticipated expiration: 2022-01-22
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Description

【０００１】
【発明の属する技術分野】
本発明は集積回路に係り、特に昇圧電圧の調節が可能な昇圧回路に関する。
【０００２】
【従来の技術】
集積回路が応用される分野のうち電源電圧より高い電圧を必要とする分野は非常に多い。例えば、ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍｍａｂｌｅＲＯＭ）またはフラッシュＥＥＰＲＯＭのような不揮発性メモリは電源電圧より高い読出し電圧を必要とする。このような高い電圧は一般にメモリ回路と共に集積された電圧昇圧（または掛け算）回路によって生じる。
【０００３】
従来の電圧昇圧回路のうちの電荷ポンプの原理を利用して実現されるものにおいて、電荷ポンピングに使われるキャパシタのキャパシタンスは、全体回路に使われるクロック信号の周波数及び駆動しようとする回路によって決定される。
駆動しようとする回路に使われるクロック信号の周波数が電圧昇圧回路で必要とする周波数より低い場合には、電圧昇圧回路にはオン−チップ化できない程度の大きいキャパシタンスを有するキャパシタが必要である。したがって、このような電圧昇圧回路の外部には追加的に大きいキャパシタンスを有するキャパシタが使われる。電圧昇圧回路の外部に大きいキャパシタンスを有するキャパシタを追加的に使用する場合には、電圧昇圧回路のチップとキャパシタの連結部分でのポテンシャルがチップに供給される電源電圧より高まる。これによって、チップのパッド部分にポテンシャルの差を考慮した追加的な回路が使われねばならない。
【０００４】
また、電圧昇圧回路が設計された周波数より低いかまたは高いかの周波数領域で動作すれば、昇圧された電圧値が可変して全体回路の誤動作が誘発される問題がある。これを解決するために従来の電圧昇圧回路のうち外部から活性化信号を受信して内部クロックを生じる発振手段と、内部クロックを受信して電源電圧を昇圧して出力する昇圧手段とを具備する電圧昇圧回路も存在する。このような電圧昇圧回路は全体回路の動作に独立的なクロック信号を使用して電圧を昇圧することによって昇圧動作速度を向上させて全体回路も小さくできる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記のような従来の電圧昇圧回路は、一応負荷電流や発振手段の回路が一定に実現されれば、昇圧電圧がすべて固定された値、例えば電源電圧の２倍程度を生じて、出力される昇圧電圧を調節し難い問題がある。
また、電荷ポンプに使われるキャパシタによって昇圧電圧のリプル（ｒｉｐｐｌｅ）現象が生じる問題もある。
そこで、本発明は、生じる昇圧電圧が固定されずに所望の昇圧電圧レベルへの調節が可能であり、また、生じる昇圧電圧のリプル現象を減らせる昇圧回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するための本発明に係る電圧昇圧回路は、昇圧電圧を受信して前記昇圧電圧の電圧値を調節するための昇圧電圧選択信号に応答して制御信号を生じる制御信号発生部、前記制御信号に応答して相補的な位相を有する内部クロック信号対を生じる発振手段、及び前記内部クロック信号対を各々受信して前記昇圧電圧を生じる電荷ポンプ部を具備することを特徴とする。
【０００７】
さらに説明すれば、前記制御信号発生部は、第１抵抗、第２抵抗、フィードバック素子及び電圧分配部を具備する。第１抵抗は、一端が前記昇圧電圧に連結され、他の一端が差動増幅器の逆相入力端子に連結される。第２抵抗は、一端が前記差動増幅器の逆相入力端子に連結され、他の一端が接地電圧ＶＳＳに連結される。フィードバック素子は、前記差動増幅器の逆相入力端子と前記差動増幅器の出力端子との間に直列連結される。電圧分配部は、電源電圧と接地電圧ＶＳＳとの間に直列連結される多数の抵抗を具備し、各々の抵抗値によって前記電源電圧を分配して前記差動増幅器の正相入力端子に印加する。
【０００８】
上記課題を解決するための本発明の他の実施形態に係る昇圧回路は、出力が共通で連結され、位相周期信号に応答して電流パルスを生じる複数の電荷ポンプ部、及び相異なる位相を有する前記位相周期信号を生じる多位相周期信号発生部を具備することを特徴とする。
前記多位相周期信号発生部は、前記複数の電荷ポンプ部により生じる前記電流パルスが毎周期ごとに分布し、前記分布が反復されるように位相周期信号を生じる。また、前記多位相周期信号発生部は、前記複数の電荷ポンプ部により生成された電圧に応答して制御信号を生じる制御信号発生部、及び前記制御信号に応答して前記位相周期信号を生じる発振手段を具備することを特徴とする。
【０００９】
前記制御信号発生部は、所定値と前記電圧とを比較した結果に応答して前記制御信号を生じる。また、前記制御信号発生部は、所定値と前記複数の電荷ポンプ部により生じる前記電圧とを比較した結果に応答して制御電圧を生じ、前記発振手段は、前記制御電圧に応答して前記位相周期信号の周波数を変える電圧制御発振器を具備することを特徴とする。
【００１０】
望ましくは、前記制御信号発生部は、所定の差動増幅器の第１及び第２入力に印加される第１及び第２電圧に応答して前記制御電圧を生じる差動増幅器、前記複数の電荷ポンプ部によって生じる電圧から前記第１電圧を生じる第１電圧分配部、及び電源電圧から前記第２電圧を生じる第２電圧分配部を具備することを特徴とする。
【００１１】
前記差動増幅器は、前記差動増幅器の出力端と前記第１入力との間に連結されるフィードバック素子を具備する。前記第１電圧分配部は、命令信号に応答して前記第１電圧を変えるための可変電圧分配器を具備し、前記第２電圧分配部は、固定電圧分配器を具備する。前記多位相周期信号発生部は、相異なる位相を有する相補的な位相周期信号対を生じ、電荷ポンプ部は、各々対応する前記相補的な位相周期信号対を受信することを特徴とする。前記電荷ポンプ部の各々は、相補的な第１及び第２位相周期信号を受信する第１及び第２入力ノード、出力ノード、ソースが電源電圧に連結され、ドレインが第１ノードに連結され、ゲートが第２ノードに連結される第１トランジスタ、ソースが前記電源電圧に連結され、ドレインが前記第２ノードに連結され、ゲートが前記第１ノードに連結される第２トランジスタ、入力が対応する前記第１及び第２入力ノードに各々連結される第１及び第２インバータ、一端が前記第１及び第２インバータの出力に各々連結され、他の一端が前記第１及び第２ノードに各々連結される第１及び第２キャパシタ、ドレインが前記第１ノードに連結され、ソースが出力ノードに連結され、ゲートが前記第２ノードに連結される第３トランジスタ、及びドレインが前記第２ノードに連結され、ソースが前記出力ノードに連結され、ゲートが前記第１ノードに連結される第４トランジスタを具備することを特徴とする。
【００１２】
上記課題を解決するための本発明のさらに他の実施形態に係る集積回路は、電源電圧ノード、前記電源電圧ノードに連結され、出力が共通的に連結される複数の電荷ポンプ部であって、所定の位相周期信号に応答して電流パルスを前記電源電圧ノードから前記電荷ポンプ部の出力端に伝達するように動作する前記複数の電荷ポンプ部、及び相異なる位相を有する前記位相周期信号を生じる多位相周期信号発生部を具備することを特徴とする。
【００１３】
前記多位相周期信号発生部は、前記複数の電荷ポンプ部により生じる前記電流パルスが毎周期ごとに分布し、前記分布が反復させられるように位相周期信号を生じる。また、前記多位相周期信号発生部は、前記複数の電荷ポンプ部により生成された出力電圧に応答して制御信号を生じる制御信号発生部、及び前記制御信号に応答して前記位相周期信号を生じる発振手段を具備する。
【００１４】
上記課題を解決するための本発明のさらに他の実施形態に係る集積回路で電圧を生じる方法は、（ａ）相異なる位相を有する複数の位相周期信号を生じる段階、（ｂ）対応する前記複数の位相周期信号に応答して、集積回路の電源電圧ノードから対応する複数の電流源を経由して電流パルスを伝達する段階、及び（ｃ）前記電流パルスに応答してキャパシタを充電し、前記電圧を生じる段階を具備することを特徴とする。
【００１５】
望ましくは、前記（ａ）段階は、前記複数の電流源により生じる前記電流パルスが毎周期ごとに分布し、前記分布が反復されるように位相周期信号を生じることを特徴とする。また、（ａ）段階は、（ａ１）前記生じた電圧に応答して制御信号を生じる段階、及び（ａ２）前記制御信号に応答して前記複数の位相周期信号を生じる段階を具備することを特徴とする。（ａ２）段階は、前記制御信号に応答して前記位相周期信号の周波数を変えることを具備する。前記（ａ１）段階は、前記生じた電圧を所定値と比較した結果に応答して前記制御信号を生じることを具備することを特徴とする。
【００１６】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的とを十分に理解するために、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照する。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に付された同じ参照符号は同じ部材を示す。
【００１７】
図１は、本発明の実施の形態に係る電圧昇圧回路のブロック図である。
図１を参照すれば、本発明の実施形態に係る電圧昇圧回路１００は、制御信号発生部１１０、発振手段１２０及び電荷ポンプ部１３０、１３１、１３２を具備する。
制御信号発生部１１０は、昇圧電圧ＶＤＤ＿ＨＩに応答して制御信号ＶＣＮＴを生じる。発振手段１２０は、制御信号ＶＣＮＴに応答して相補的な位相を有する内部クロック信号対ＩＣＫ１、ＩＣＫＢ１、ＩＣＫ２、ＩＣＫＢ２〜ＩＣＫｎ、ＩＣＫＢｎを生じる。電荷ポンプ部１３０、１３１、１３２は、内部クロック信号対ＩＣＫ１、ＩＣＫＢ１、ＩＣＫ２、ＩＣＫＢ２〜ＩＣＫｎ、ＩＣＫＢｎを各々受信して昇圧電圧ＶＤＤ＿ＨＩを生じる。
【００１８】
以下図１を参照して、本発明に係る電圧昇圧回路１００の動作を詳細に説明する。
複数の電荷ポンプ部１３０、１３１、１３２は、電圧を昇圧させる機能を有する。電荷ポンプ部１３０、１３１、１３２は、発振手段１２０で生じる相補的な位相を有する内部クロック信号対ＩＣＫ１、ＩＣＫＢ１、ＩＣＫ２、ＩＣＫＢ２〜ＩＣＫｎ、ＩＣＫＢｎを受信する。内部クロック信号対ＩＣＫ１、ＩＣＫＢ１、ＩＣＫ２、ＩＣＫＢ２〜ＩＣＫｎ、ＩＣＫＢｎの各々は、互いに周波数は一致するが、位相差を有する信号である。この時に、発振手段１２０から出る内部クロック信号対ＩＣＫ１、ＩＣＫＢ１、ＩＣＫ２、ＩＣＫＢ２〜ＩＣＫｎ、ＩＣＫＢｎの周波数は、制御信号発生部１１０で生じる制御信号ＶＣＮＴによって決定される。
【００１９】
制御信号ＶＣＮＴは電圧値であり、発振手段１２０は電圧によって制御される。発振手段１２０として、例えば電圧制御発振器あるいはリングオシレータが使われる。内部クロック信号対ＩＣＫ１、ＩＣＫＢ１、ＩＣＫ２、ＩＣＫＢ２〜ＩＣＫｎ、ＩＣＫＢｎは、同時に生じて複数の電荷ポンプ部１３０、１３１、１３２に印加され、各々の電荷ポンプ部１３０、１３１、１３２の出力電圧値が足されて昇圧電圧ＶＤＤ＿ＨＩとして生じる。このような機能を有する発振手段１２０は当業者であれば誰でも回路の実現が可能であるのでその詳細な構成に関する説明は省略する。
【００２０】
制御信号発生部１１０は、昇圧電圧ＶＤＤ＿ＨＩが所望の電圧より低い時は制御信号ＶＣＮＴの電圧値を高めて内部クロック信号対ＩＣＫ１、ＩＣＫＢ１、ＩＣＫ２、ＩＣＫＢ２〜ＩＣＫｎ、ＩＣＫＢｎの周波数を高める。内部クロック信号対ＩＣＫ１、ＩＣＫＢ１、ＩＣＫ２、ＩＣＫＢ２〜ＩＣＫｎ、ＩＣＫＢｎの周波数が高まれば、電荷ポンプ部１３０、１３１、１３２のポンピング動作の頻度数が増加して、昇圧電圧ＶＤＤ＿ＨＩが高まる。
反対に、制御信号発生部１１０は、昇圧電圧ＶＤＤ＿ＨＩが所望の電圧より高い時は制御信号ＶＣＮＴの電圧値を低くめて内部クロック信号対ＩＣＫ１、ＩＣＫＢ１、ＩＣＫ２、ＩＣＫＢ２〜ＩＣＫｎ、ＩＣＫＢｎの周波数を低める。内部クロック信号対ＩＣＫ１、ＩＣＫＢ１、ＩＣＫ２、ＩＣＫＢ２〜ＩＣＫｎ、ＩＣＫＢｎの周波数が低くなれば、電荷ポンプ部１３０、１３１、１３２のポンピング動作の頻度数が減少して、昇圧電圧ＶＤＤ＿ＨＩが低くなる。
【００２１】
このような機能をするために制御信号発生部１１０は、電荷ポンプ部１３０、１３１、１３２で生じる昇圧電圧ＶＤＤ＿ＨＩをフィードバックして受信する。このようなフィードバック構造により、まず所望の昇圧電圧ＶＤＤ＿ＨＩを定めれば、一定時間後に所望の昇圧電圧ＶＤＤ＿ＨＩが出力される。したがって、昇圧電圧ＶＤＤ＿ＨＩを固定された電圧ではなく、所望の電圧値で内部的な操作を通じて得られる。
所望の昇圧電圧ＶＤＤ＿ＨＩを得るために昇圧電圧選択信号ＶＤＤ＿ＨＩ＿ＳＥＬが使われる。制御信号発生部１１０の構成及び詳細な動作は後述する図２で詳細に説明する。
【００２２】
電荷ポンプ部１３０、１３１、１３２は、発振手段１２０で生じる対応する相補的な位相を有する内部クロック信号対ＩＣＫ１、ＩＣＫＢ１、ＩＣＫ２、ＩＣＫＢ２〜ＩＣＫｎ、ＩＣＫＢｎを各々受信して昇圧された電圧を生じ、各々の電圧は、加えられて、昇圧電圧ＶＤＤ＿ＨＩになる。
各々の電荷ポンプ部１３０、１３１、１３２は、対応する各々の内部クロック信号対ＩＣＫ１、ＩＣＫＢ１、ＩＣＫ２、ＩＣＫＢ２〜ＩＣＫｎ、ＩＣＫＢｎを受信して、互いに並列に連結される。電荷ポンプ部１３０、１３１、１３２が複数使われることによって内部のキャパシタの容量を減らすことができ、したがって、各々の電荷ポンプ部１３０、１３１、１３２でポンピングされる電荷量が減少して昇圧電圧ＶＤＤ＿ＨＩのリプル現象が減る。電荷ポンプ部１３０、１３１、１３２の構成及び詳細な動作は後述する図３で詳細に説明する。
【００２３】
図２は、制御信号発生部を示す回路図である。
図２を参照すれば、制御信号発生部１１０は、第１抵抗Ｒ１、第２抵抗Ｒ２、フィードバック素子ＣＦ、ＲＦ及び電圧分配部２２０を具備する。
第１抵抗Ｒ１は、一端が昇圧電圧ＶＤＤ＿ＨＩに連結され、他の一端が差動増幅器２１０の逆相入力端子に連結される。第１抵抗Ｒ１は、昇圧電圧選択信号ＶＤＤ＿ＨＩ＿ＳＥＬに応答してその抵抗値が変わる。
第２抵抗Ｒ２は、一端が差動増幅器２１０の逆相入力端子に連結され、他の一端が接地電圧ＶＳＳに連結される。
フィードバック素子ＣＦ、ＲＦは、差動増幅器２１０の逆相入力端子と差動増幅器２１０の出力端子との間に直列連結される。
電圧分配部２２０は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間に直列連結される多数の抵抗ＲＡ、ＲＢを具備し、各々の抵抗値によって電源電圧ＶＤＤを分配して差動増幅器２１０の正相入力端子に印加する。
制御信号発生部１１０は、フィルターの役割をし、特に低域通過フィルターの役割を行う。
【００２４】
以下、図２を参照して制御信号発生部１１０の動作を詳細に説明する。
電圧分配部２２０は抵抗ＲＡ、ＲＢにより電源電圧ＶＤＤを分配する。もし、電源電圧が５ボルトであり抵抗ＲＡ、ＲＢの比が１：１であれば、差動増幅器２１０の正相入力端子には２.５ボルトが印加される。第１抵抗Ｒ１は、可変抵抗であって昇圧電圧選択信号ＶＤＤ＿ＨＩ＿ＳＥＬによってその値が変わる。昇圧電圧選択信号ＶＤＤ＿ＨＩ＿ＳＥＬとしてデジタル信号が入力されれば、いくつかの抵抗のうちの一つの抵抗をスイッチング動作によって選択する方法で第１抵抗Ｒ１の値を変えられる。
実際、シミュレーションにより実現された例を調べれば、昇圧電圧ＶＤＤ＿ＨＩを電源電圧ＶＤＤの１.５倍とするためにはＲ１／Ｒ２＝２／１、ＲＡ／ＲＢ＝１／１にすればよい。
このような機能を有する制御信号発生部１１０は上記のような構成以外にも多くの構成があり得る。
【００２５】
図３は、電荷ポンプ部を示す回路図である。
電荷ポンプ部１３０、１３１０、１３２の構成及び機能はすべて同一なので電荷ポンプ部１３０についてのみ説明する。
図３を参照すれば、電荷ポンプ部１３０は、発振手段１２０から生じる相補的な位相を有する内部クロック信号対ＩＣＫ１、ＩＣＫＢ１を受信して反転させるインバータＩ１、Ｉ２と、インバータＩ１、Ｉ２の出力端子に各々連結されたキャパシタＣＰ１、ＣＰ２と、電源電圧ＶＤＤとキャパシタＣＰ１、ＣＰ２の一端の第１及び第２ノードＮ１、Ｎ２との間に各々連結された第１及び第２ＮＭＯＳトランジスタＭＮ１、ＭＮ２と、第１及び第２ノードＮ１、Ｎ２と昇圧電圧ＶＤＤ＿ＨＩの出力端子との間に連結された第１及び第２ＰＭＯＳトランジスタＭＰ１、ＭＰ２と、第１及び第２ＰＭＯＳトランジスタＭＰ１、ＭＰ２のバルクに一端が連結され、他の一端が接地電圧ＶＳＳに連結されるキャパシタＣＷＢと、昇圧電圧ＶＤＤの出力端子と接地電圧ＶＳＳとの間に連結されるキャパシタＣＳとを具備する。
第１ＮＭＯＳトランジスタＭＮ１と第１ＰＭＯＳトランジスタＭＰ１とのゲートは、第２ノードＮ２と連結されて内部クロック信号ＩＣＫＢにより制御され、第２ＮＭＯＳトランジスタＭＮ２と第２ＰＭＯＳトランジスタＭＰ２とのゲートは、第１ノードＮ１と連結されて内部クロック信号ＩＣＫにより制御される。
【００２６】
以下、図３を参照して電荷ポンプ部１３０の動作を詳細に説明する。
インバータＩ１、Ｉ２は、発振回路１２０から所定の周波数を有して相補的な位相を有する内部クロック信号対ＩＣＫ１、ＩＣＫＢ１が入力されれば、内部クロック信号対ＩＣＫ１、ＩＣＫＢ１を反転させてキャパシタＣＰ１、ＣＰ２に印加する。
キャパシタＣＷＢは、第１及び第２ＰＭＯＳトランジスタＭＰ１、ＭＰ２が動作する時に生じるラッチアップ現象を防止する。キャパシタＣＰ１、ＣＰ２は、インバータＩ１、Ｉ２から供給される内部クロック信号対ＩＣＫ１、ＩＣＫＢ１を各々充放電する。例えば、ハイレベルの内部クロック信号ＩＣＫ１がキャパシタＣＰ１に印加され、ローレベルの内部クロック信号ＩＣＫＢ１がキャパシタＣＰ２に印加されれば、キャパシタＣＰ１はハイレベルの内部クロック信号ＩＣＫ１を充電して第１ノードＮ１に印加し、キャパシタＣＰ２はローレベルの内部クロック信号ＩＣＫＢ１により第２ノードＮ２を放電する。この時に、第１ノードＮ１はハイレベルで充電され、第２ノードＮ２はローレベルで放電される。
【００２７】
第１及び第２ＮＭＯＳトランジスタＭＮ１、ＭＮ２及び第１及び第２ＰＭＯＳトランジスタＭＰ１、ＭＰ２の電流通路は、第１及び第２ノードＮ１、Ｎ２の電圧レベルによってターンオンされたりあるいはターンオフされたりする。第１ノードＮ１の電圧レベルがハイレベルである時に、第２ＮＭＯＳトランジスタＭＮ２と第１ＰＭＯＳトランジスタＭＰ１との電流通路がターンオンされ、第２ノードＮ２の電圧レベルがローレベルである時に、第１ＮＭＯＳトランジスタＭＮ１と第２ＰＭＯＳトランジスタＭＰ２との電流通路はターンオフされる。これにより、第１ノードＮ１に充電された電源電圧ＶＤＤレベルの昇圧電圧ＶＤＤ＿ＨＩがキャパシタＣＳに印加される。
反対に、ローレベルの内部クロック信号ＩＣＫ１がキャパシタＣＰ１に印加され、ハイレベルの内部クロック信号ＩＣＫＢ１がキャパシタＣＰ２に印加されれば、キャパシタＣＰ１はローレベルの内部クロック信号ＩＣＫ１により第１ノードＮ１を放電し、キャパシタＣＰ２はハイレベルの内部クロック信号ＩＣＫＢ１を充電して第２ノードＮ２に印加する。この時に、第１ノードＮ１はローレベルで放電され、第２ノードＮ２はハイレベルで充電される。
第１ノードＮ１の電圧レベルがローレベルである時に、第２ＮＭＯＳトランジスタＭＮ２と第１ＰＭＯＳトランジスタＭＰ１との電流通路がターンオフされ、第２ノードＮ２の電圧レベルがハイレベルである時に、第１ＮＭＯＳトランジスタＭＮ１と第２ＰＭＯＳトランジスタＭＰ２との電流通路はターンオンされる。これにより、第２ノードＮ２に充電された電源電圧ＶＤＤレベルの昇圧電圧ＶＤＤ＿ＨＩがキャパシタＣＳに印加される。この時に、キャパシタＣＳは昇圧電圧ＣＤＤ＿ＨＩを充電し続けて出力端子に出力する。
【００２８】
このような電荷ポンプ部１３０は、内部クロック信号対ＩＣＫ１、ＩＣＫＢ１の半周期の間に１回ずつポンピング動作を行ない、速いポンピング速度を得られる。ポンピング速度を速くすることによって使用されるキャパシタのキャパシタンスを、ポンピング動作速度に比例して、減らし得る。複数の電荷ポンプ部１３０、１３１、１３２が並列に連結されて使われるので、電荷ポンプ部１３０、１３１、１３２内部のキャパシタのキャパシタンスを減らすことができ、各々の電荷ポンプ部１３０、１３１、１３２でポンピングする電荷量が減る。したがって、昇圧電圧ＶＤＤ＿ＨＩのリプル現象も減る。
【００２９】
【発明の効果】
上述したように、本発明に係る電圧昇圧回路は、生じる昇圧電圧のリプル現象が減少し、生じる昇圧電圧を調節して所望の昇圧電圧を得られる。
【００３０】
以上のように図面と明細書で最適な実施形態が開示した。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであって意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、本技術分野の通常の知識を有する者であればこれより多様な変形及び均等な他の実施形態が可能である。したがって、本発明の技術的保護範囲は特許請求範囲の技術的思想により決まらねばならない。
【図面の簡単な説明】
【図１】本発明の実施形態に係る電圧昇圧回路のブロック図である。
【図２】図１の制御信号発生部を示す回路図である。
【図３】図１の電荷ポンプ部を示す回路図である。
【符号の説明】
１００：電圧昇圧回路
１１０：制御信号発生部１３０：電荷ポンプ部
２１０：差動増幅器
２２０：電圧分配部

Claims

出力が共通に連結され、位相周期信号に応答して電流パルスを生じる複数の電荷ポンプ部と、相異なる位相を有する前記位相周期信号を生じる多位相周期信号発生部とから成る昇圧回路であって、
前記多位相周期信号発生部は、前記複数の電荷ポンプ部により生成された電圧に応答して制御信号を生じる制御信号発生部と、前記制御信号に応答して前記位相周期信号を発生する発振手段とを具備し、
前記制御信号発生部は、出力端と第１入力との間に連結されるフィードバック素子を有する差動増幅器と、前記複数の電荷ポンプ部により生成された電圧から第１電圧を生じる第１電圧分配部と、電源電圧から第２電圧を生じる第２電圧分配部とを具備し、前記差動増幅器は、前記第１及び第２入力に印加される前記第１及び第２電圧を比較した結果に応答して前記制御信号を発生し、
前記発振手段は、前記制御信号に応答して前記位相周期信号の周波数を変える電圧制御発振器を具備して、前記複数の電荷ポンプ部により生じる前記電流パルスが毎周期ごとに分布し、前記分布が反復されるように前記位相周期信号を発生することを特徴とする昇圧回路。
前記第１電圧分配部は、昇圧電圧選択信号に応答して前記第１電圧を変えるための可変電圧分配器を具備し、生じた前記第１電圧を前記差動増幅器の逆相入力端子に印加し、
前記第２電圧分配部は、固定電圧分配器を具備し、生じた前記第２電圧を前記差動増幅器の正相入力端子に印加することを特徴とする請求項１に記載の昇圧回路。
前記第１電圧分配部は、一端が前記昇圧電圧に連結され、他の一端が前記差動増幅器の逆相入力端子に連結される第１抵抗と、一端が前記差動増幅器の逆相入力端子に連結され、他の一端が接地電圧に連結される第２抵抗とから成り、前記第１抵抗は、前記昇圧電圧選択信号に応答してその抵抗値が変わり、
前記第２電圧分配部は、電源電圧と接地電圧との間に直列連結される多数の抵抗を具備し、各々の抵抗値によって前記電源電圧を配分して前記差動増幅器の正相入力端子に印加することを特徴とする請求項１または２に記載の昇圧回路。
出力が共通に連結され、位相周期信号に応答して電流パルスを生じる複数の電荷ポンプ部と、相異なる位相を有する前記位相周期信号を生じる多位相周期信号発生部とから成る昇圧回路であって、
前記多位相周期信号発生部は、相異なる位相を有する相補的な位相周期信号対を生じ、前記電荷ポンプ部の各々は、所定の前記相補的な位相周期信号対を受信し、
前記電荷ポンプ部の各々は、
相補的な第１及び第２位相周期信号を受信する第１及び第２入力ノードと、
出力ノードと、
ソースが電源電圧に連結され、ドレインが第１ノードに連結され、ゲートが第２ノードに連結される第１PMOSトランジスタと、
ソースが前記電源電圧に連結され、ドレインが前記第２ノードに連結され、ゲートが前記第１ノードに連結される第２PMOSトランジスタと、
入力が前記第１及び第２入力ノードに各々連結される第１及び第２インバータと、
一端が前記第１及び第２インバータの出力に各々連結され、他の一端が前記第１及び第２ノードに各々連結される第１及び第２キャパシタと、
ドレインが前記第１ノードに連結され、ソースが出力ノードに連結され、ゲートが前記第２ノードに連結される第１NMOSトランジスタと、
ドレインが前記第２ノードに連結され、ソースが前記出力ノードに連結され、ゲートが前記第１ノードに連結される第２NMOSトランジスタと、
を具備することを特徴とする昇圧回路。