KR20000015398A - 반도체 장치의 전압 곱셈기 - Google Patents

반도체 장치의 전압 곱셈기 Download PDF

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Abstract

본 발명에 따른 전압 곱셈기는 발진 회로, 반전 회로 및 챠지 펌프 회로를 포함한다. 상기 발진 회로는 외부로부터의 활성화 신호를 받아들여서 상보적인 관계의 내부 클럭 신호들을 출력한다. 상기 반전 회로는 상기 발진 회로로부터의 상기 내부 클럭 신호들을 반전시킨다. 상기 챠지 펌프 회로는 전원 전압 및 반전된 상기 내부 클럭 신호들을 받아들여서 상기 각 클럭 신호들의 제 1 또는 제 2 반 주기 동안에 상기 전원 전압을 펌핑하여 출력한다.

Description

반도체 장치의 전압 곱셈기(VOLTAGE MULTIPLIER OF SEMICONDUCTOR DEVICE)
본 발명은 반도체 장치(semiconductor device)에 관한 것으로서, 구체적으로는 챠지 펌프 회로(charge pump circuit)를 구비하는 전압 곱셈기(voltage multiplier)에 관한 것이다.
도 1을 참조하면, 종래의 기술에 따른 전압 곱셈기는 인버터(I1), MOS 트랜지스터들(N1, N2, P1) 및 커패시터들(C1, C2, C3, C4)을 구비한다. 상기 인버터(I1)는 입력 단자 및 출력 단자를 가지며, 내부 회로(도시되지 않음)에 사용되는 클럭 신호를 반전시킨다. 상기 MOS 트랜지스터(N1)는 전원 전압(VCC)과 상기 커패시터(C1)의 일 단자의 사이에 형성되는 전류 통로 및 상기 MOS 트랜지스터(N2)의 소오스에 연결되는 게이트를 가진다. 상기 MOS 트랜지스터(N2)는 상기 전원 전압(VCC)과 상기 커패시터(C2)의 일단자의 사이에 형성되는 전류 통로 및 상기 MOS 트랜지스터(N1)의 소오스에 연결되는 게이트를 가진다. 상기 MOS 트랜지스터(P1)는 상기 MOS 트랜지스터(N2)의 소오스와 상기 커패시터(C2)의 접속점과 출력 단자(도시되지 않음)의 사이에 연결되는 전류 통로 및 상기 인버터(I1)의 입력 단자에 연결되는 게이트를 가진다.
상기 커패시터(C1)의 일 단자는 상기 MOS 트랜지스터(N1)의 상기 소오스에 연결되고 그리고 타 단자는 상기 인버터(I1)의 입력 단자에 연결된다. 상기 커패시터(C2)의 일 단자는 상기 MOS 트랜지스터(N2)의 상기 소오스에 연결되고 그리고 타 단자는 상기 인버터(I1)의 출력 단자에 연결된다. 상기 커패시터(C3)의 일 단자는 상기 MOS 트랜지스터(P1)의 벌크에 연결되고 그리고 타 단자는 접지 전압(VSS)에 연결된다. 상기 커패시터(C4)의 일 단자는 상기 MOS 트랜지스터(P1)의 드레인과 상기 출력 단자의 접속점에 연결되고 그리고 타 단자는 상기 접지 전압(VSS)에 연결된다.
종래의 기술에 따른 상기 전압 곱셈기는 챠지 펌프의 원리를 이용하여 구현된다. 그런데, 상기 전압 곱셈기의 챠지 펌핑에 사용되는 커패시터의 크기는 전체 회로에 사용되는 클럭 신호(CLK)의 주파수 및 구동하고자 하는 회로에 따라 결정된다. 상기 전체 회로에 사용되는 클럭 신호(CLK)의 주파수가 상기 전압 곱셈기가 필요로 하는 주파수보다 낮을 경우에는, 상기 전압 곱셈기에는 온-칩(on-chip)화할 수 없을 정도로 큰 커패시턴스를 가지는 커패시터가 필요하게 된다. 이로인해, 상기 전압 곱셈기의 외부에 추가적으로 큰 커패시턴스를 가지는 커패시터를 추가적으로 사용해야 한다.
상기한 바와 같이 상기 전압 곱셈기의 외부에 큰 커패시턴스를 가지는 커패시터를 추가적으로 사용할 경우에는, 상기 전압 곱셈기의 칩과 상기 커패시터의 연결 부분에서의 포텐셜(potential)이 상기 칩에 공급되는 전원 전압(VCC)보다 높아진다. 이로인해, 상기 칩의 패드(pad) 부분에 상기 포텐셜의 차이를 고려한 추가적인 회로를 사용해야 한다. 그리고, 상기 전압 곱셈기가 설계되었던 주파수보다 낮거나 높은 주파수 영역에서 동작되면, 곱셈(multiplying)된 전압 값이 가변되어 전체 회로의 오동작을 유발하는 문제점이 발생된다.
따라서 본 발명의 목적은 전체 회로의 동작에 사용되는 클럭 신호의 가변에도 안정하며, 회로의 크기를 줄일 수 있는 반도체 장치의 전압 곱셈기를 제공하는 것이다.
도 1은 종래의 기술에 따른 전압 곱셈기의 회로도 및;
도 2는 본 발명에 따른 전압 곱셈기의 상세 회로도이다.
*도면의 주요 부분에 대한 부호 설명
100 : 발진 회로 300 : 챠지 펌프 회로
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 반도체 장치는 외부로부터의 활성화 신호를 받아들여서 상보적인 위상들을 가지는 제 1 및 제 2 내부 클럭 신호들을 발생하는 발진 수단과; 상기 발진 회로로부터의 상기 제 1 및 제 2 내부 클럭 신호들을 반전시키는 반전 수단 및, 전원 전압을 받아들여서 상기 반전 회로로부터의 상기 제 1 및 제 2 내부 클럭 신호들의 제 1 또는 제 2 반주기 동안에 상기 전원 전압을 승압하여 출력하는 승압 수단을 포함한다.
이 실시예에 있어서, 상기 승압 수단은, 제 1 노드와, 상기 반전 수단에 의해 반전된 상기 제 1 내부 클럭 신호를 챠지하는 제 1 커패시터와, 제 2 노드와, 상기 반전 수단에 의해 반전된 상기 제 2 내부 클럭 신호를 챠지하는 제 2 커패시터와, 상기 제 2 노드의 전압 레벨에 따라 상기 전원 전압을 상기 제 1 노드로 전달하는 제 1 스위치와, 상기 제 1 노드의 전압 레벨에 따라 상기 전원 전압을 상기 제 2 노드로 전달하는 제 2 스위치와, 출력 단자와, 상기 제 2 노드의 전압 레벨에 따라 상기 제 1 노드에 챠지되는 전압을 상기 출력 단자로 전달하는 제 3 스위치와, 상기 제 1 노드의 전압 레벨에 따라 상기 제 2 노드에 챠지되는 전압을 상기 출력 단자로 전달하는 제 4 스위치를 포함한다.
이 실시예에 있어서, 상기 발진 수단은, 상기 외부 클럭 신호를 받아들이는 낸드 게이트와, 상기 낸드 게이트로부터의 출력 신호를 받아들여서 상기 제 1 내부 클럭 신호를 출력하는 제 1 인버터와, 상기 제 1 내부 클럭 신호를 반전시켜서 상기 제 2 내부 클럭 신호를 출력하는 제 2 인버터 및, 상기 제 2 인버터와 상기 낸드 게이트의 타 입력 단자의 사이에 연결되는 복수 개의 인버터들을 포함한다.
이 실시예에 있어서, 상기 반전 수단은, 상기 제 1 내부 클럭 신호를 반전시키는 제 1 인버터 및, 상기 제 2 내부 클럭 신호를 반전시키는 제 2 인버터를 포함한다.
(작용)
이와같은 장치에 의해서, 전체 회로의 동작에 대해 독립적인 클럭 신호를 사용하여 전압을 승압함으로써, 승압 동작 속도를 향상시키고 그리고 전체 회로의 크기를 줄일 수 있다.
(실시예)
이하 본 발명의 실시예에 따른 참조도면 2에 의거하여 상세히 설명한다.
도 2를 참조하면, 본 발명의 신규한 전압 곱셈기는 발진 회로(100), 반전 회로(200) 및 챠지 펌프 회로(300)를 포함한다. 상기 발진 회로(100)는 외부 입력 신호를 받아들여서 상호 상보적인 관계의 내부 클럭 신호들(CLK1, CLK2)을 출력한다. 상기 반전 회로(200)는 상기 발진 회로(100)로부터의 상기 내부 클럭 신호들(CLK1, CLK2)을 반전시킨다. 상기 챠지 펌프 회로(300)는 전원 전압(VCC) 및 반전된 상기 내부 클럭 신호들(CLK1, CLK2)을 받아들여서 상기 각 클럭 신호들(CLK1, CLK2)의 제 1 또는 제 2 반주기 동안에 상기 전원 전압(VCC)을 펌핑하여 출력한다.
도 2를 참조하면, 본 발명의 전압 곱셈기는 발진 회로(100), 반전 회로(200), 챠지 펌프 회로(300) 및 커패시터(400)를 포함한다. 상기 발진 회로(100)는 낸드 게이트(ND) 및 인버터들(I3, I4, ..., I15, I16)을 포함한다. 상기 낸드 게이트(ND)의 제 1 입력 단자는 활성화 신호(EN) 입력 단자에 연결되고, 제 2 입력 단자는 상기 인버터(I16)의 출력 단자에 연결되고 그리고 출력 단자는 상기 인버터(I3)의 입력 단자에 연결된다. 상기 인버터들(I3, I4, ..., I15, I16)은 상기 낸드 게이트(ND)의 상기 출력 단자와 상기 제 2 입력 단자의 사이에 직렬로 연결된다.
상기 반전 회로(200)는 인버터들(I1, I2)을 포함한다. 상기 인버터(I1)의 입력 단자는 상기 인버터(I3)의 출력 단자에 연결되고 그리고 출력 단자는 상기 커패시터(C2)의 일 단자에 연결된다. 상기 인버터(I2)의 입력 단자는 상기 인버터(I4)의 출력 단자에 연결되고 그리고 출력 단자는 상기 커패시터(C3)의 일 단자에 연결된다. 상기 챠지 펌프 회로(300)는 커패시터들(C1, C2, C3) 및 MOS 트랜지스터들(NM1, NM2, PM1, PM2)을 포함한다. 상기 커패시터(C1)의 일 단자는 상기 MOS 트랜지스터들(PM1, PM2)의 벌크들에 연결되고 그리고 타 단자는 접지 전압(VSS)에 연결된다. 상기 커패시터(C2)의 일 단자는 상기 인버터(I1)의 출력 단자에 연결되고 그리고 타 단자는 노드(N1)에 연결된다. 상기 커패시터(C3)의 일 단자는 상기 인버터(I2)의 출력 단자에 연결되고 그리고 타 단자는 노드(N2)에 연결된다.
상기 MOS 트랜지스터(NM1)는 전원 전압(VCC)과 상기 노드(N1)의 사이에 형성되는 전류 통로 및 상기 노드(N2)에 연결되는 게이트를 가진다. 상기 MOS 트랜지스터(NM2)는 상기 전원 전압(VCC)과 상기 노드(N2)의 사이에 형성되는 전류 통로 및 상기 노드(N1)에 연결되는 게이트를 가진다. 상기 MOS 트랜지스터(PM1)는 상기 노드(N1)와 상기 커패시터(400)의 사이에 형성되는 전류 통로 및 상기 노드(N2)에 연결되는 게이트를 가진다. 상기 MOS 트랜지스터(PM2)는 상기 노드(N2)와 상기 커패시터(400)의 사이에 형성되는 전류 통로 및 상기 노드(N1)에 연결되는 게이트를 가진다. 상기 커패시터(400)의 일 단자는 승압(Vcp) 출력 단자에 연결되고 그리고 타 단자는 상기 접지 전압(VSS)에 연결된다.
이하, 도 2를 참조하여 본 발명에 따른 전압 곱셈기의 동작이 설명된다.
도 2를 참조하면, 상기 발진 회로(100)는 링 구조로 배열된 상기 낸드 게이트(ND) 및 인버터들(I3, I4, ..., I15, I16)을 포함한다. 상기 낸드 게이트(ND)는 외부로부터 입력되는 상기 활성화 신호(EN) 및 상기 인버터(I16)로부터의 출력 신호를 조합한다. 상기 인버터들(I3, I4, ..., I15, I16)은 상기 낸드 게이트(ND)로부터 출력되는 조합 신호를 순차적으로 반전시킨다. 상기 낸드 게이트(ND)의 상기 제 1 입력 단자로 하이 레벨의 상기 활성화 신호(EN)가 공급되면, 상기 발진 회로(100)는 소정의 주파수를 가지며 상호 상보적인 관계의 제 1 및 제 2 내부 클럭 신호들(CLK1, CLK2)을 상기 반전 회로(200)로 공급한다.
상기 반전 회로(200)의 상기 인버터들(I1, I2)은 상기 제 1 및 제 2 내부 클럭 신호들(CLK1, CLK2)을 반전시켜 상기 커패시터들(C2, C3)로 공급한다. 상기 챠지 펌프 회로(300)의 상기 커패시터(C1)는 상기 MOS 트랜지스터들(PM1, PM2)이 동작될 때, 발생되는 래치-업(latch-up) 현상을 방지한다. 상기 커패시터들(C2, C3)은 상기 인버터들(I1, I2)로부터 공급되는 상기 제 1 및 제 2 내부 클럭 신호들(CLK1, CLK2)을 각각 챠지하고 그리고 디스챠지한다. 예컨대, 하이 레벨의 상기 제 1 내부 클럭 신호(CLK1)가 상기 커패시터(C2)로 공급되고 그리고 로우 레벨의 상기 제 2 내부 클럭 신호(CLK2)가 상기 커패시터(C3)로 공급되면, 상기 커패시터(C1)는 하이 레벨의 상기 제 1 내부 클럭 신호(CLK1)를 챠지하여 상기 노드(N1)로 공급하고 그리고 상기 커패시터(C3)는 로우 레벨의 상기 제 2 내부 클럭 신호(CLK2)에 의해 상기 노드(N2)를 디스챠지한다. 이때, 상기 노드(N1)는 하이 레벨로 챠지되고 그리고 상기 노드(N2)는 로우 레벨로 디스챠지된다.
상기 MOS 트랜지스터들(NM1, NM2, PM1, PM2)의 상기 전류 통로들은 상기 노드들(N1, N2)의 전압 레벨에 따라 도통되고 그리고 차단된다. 상기 노드(N1)의 전압 레벨이 하이 레벨일 때, 상기 MOS 트랜지스터들(N2, P1)의 상기 전류 통로들이 도통되고 그리고 상기 노드(N2)의 전압 레벨이 로우 레벨일 때, 상기 MOS 트랜지스터들(N1, P2)의 상기 전류 통로들은 차단된다. 이로써, 상기 노드(N1)에 챠지된 상기 전원 전압(VCC) 레벨의 승압(Vcp)이 상기 커패시터(400)로 공급된다.
반대로, 로우 레벨의 상기 제 1 내부 클럭 신호(CLK1)가 상기 커패시터(C2)로 공급되고 그리고 하이 레벨의 상기 제 2 내부 클럭 신호(CLK2)가 상기 커패시터(C3)로 공급되면, 상기 커패시터(C1)는 로우 레벨의 상기 제 1 내부 클럭 신호(CLK1)에 의해 상기 노드(N1)를 디스챠지하고 그리고 상기 커패시터(C3)는 하이 레벨의 상기 제 2 내부 클럭 신호(CLK2)를 챠지하여 상기 노드(N2)로 공급한다. 이때, 상기 노드(N1)는 로우 레벨로 디스챠지되고 그리고 상기 노드(N2)는 하이 레벨로 챠지된다. 상기 노드(N1)의 전압 레벨이 로우 레벨일 때, 상기 MOS 트랜지스터들(N2, P1)의 상기 전류 통로들이 차단되고 그리고 상기 노드(N2)의 전압 레벨이 하이 레벨일 때, 상기 MOS 트랜지스터들(N1, P2)의 상기 전류 통로들은 도통된다. 이로써, 상기 노드(N2)에 챠지된 상기 전원 전압(VCC) 레벨의 승압(Vcp)이 상기 커패시터(400)로 공급된다. 이때, 상기 커패시터(400)는 상기 챠지 펌프 회로(300)로부터 공급되는 상기 승압(Vcp)을 계속적으로 챠지하여 상기 승압(Vcp) 출력 단자로 출력한다.
본 발명에 따른 전압 곱셈기는 외부로부터 공급되는 상기 활성화 신호(EN)에 따라 전체 회로의 동작에 대해 독립적인 소정의 주파수를 가지는 클럭 신호들을 이용하여 전압을 승압한다. 상기 챠지 펌프 회로(300)는 상기 발진 회로(100)로부터 공급되는 상기 제 1 및 제 2 내부 클럭 신호들(CLK1, CLK2)의 제 1 또는 제 2 반주기 동안에 1 회씩 펌핑 동작을 수행함으로써, 종래의 실시예에 대비하여 두 배의 펌핑 속도를 얻을 수 있다. 상기 펌핑 속도가 향상됨으로 인해 추가적으로 사용되는 커패시터의 커패시턴스를 상기 동작 속도에 비례하여 줄일 수 있다. 상기 커패시턴스가 줄어들면, 상기 전압 곱셈기가 구동해야 할 회로에서 요구되는 전류가 크지 않을 경우에는 외부 커패시터를 사용하지 않고, 내부 커패시터만으로도 상기 전압 곱셈 회로를 구현함으로써, 전체의 칩 크기를 줄일 수 있다.
상기한 바와 같이, 전체 회로의 동작에 독립적인 클럭 신호를 사용하여 전압을 승압함으로써, 승압 동작 속도의 향상시키고 그리고 전체 회로의 크기를 줄일 수 있다.

Claims (4)

  1. 외부로부터의 활성화 신호를 받아들여서 상보적인 위상들을 가지는 제 1 및 제 2 내부 클럭 신호들을 발생하는 발진 수단과;
    상기 발진 회로로부터의 상기 제 1 및 제 2 내부 클럭 신호들을 반전시키는 반전 수단 및;
    전원 전압을 받아들여서 상기 반전 회로로부터의 상기 제 1 및 제 2 내부 클럭 신호들의 제 1 또는 제 2 반주기 동안에 상기 전원 전압을 승압하여 출력하는 승압 수단을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 승압 수단은,
    제 1 노드와,
    상기 반전 수단에 의해 반전된 상기 제 1 내부 클럭 신호를 챠지하는 제 1 커패시터와,
    제 2 노드와,
    상기 반전 수단에 의해 반전된 상기 제 2 내부 클럭 신호를 챠지하는 제 2 커패시터와,
    상기 제 2 노드의 전압 레벨에 따라 상기 전원 전압을 상기 제 1 노드로 전달하는 제 1 스위치와,
    상기 제 1 노드의 전압 레벨에 따라 상기 전원 전압을 상기 제 2 노드로 전달하는 제 2 스위치와,
    출력 단자와,
    상기 제 2 노드의 전압 레벨에 따라 상기 제 1 노드에 챠지되는 전압을 상기 출력 단자로 전달하는 제 3 스위치와,
    상기 제 1 노드의 전압 레벨에 따라 상기 제 2 노드에 챠지되는 전압을 상기 출력 단자로 전달하는 제 4 스위치를 포함하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 발진 수단은,
    상기 외부 클럭 신호를 받아들이는 낸드 게이트와,
    상기 낸드 게이트로부터의 출력 신호를 받아들여서 상기 제 1 내부 클럭 신호를 출력하는 제 1 인버터와,
    상기 제 1 내부 클럭 신호를 반전시켜서 상기 제 2 내부 클럭 신호를 출력하는 제 2 인버터 및,
    상기 제 2 인버터와 상기 낸드 게이트의 타 입력 단자의 사이에 연결되는 복수 개의 인버터들을 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 반전 수단은,
    상기 제 1 내부 클럭 신호를 반전시키는 제 1 인버터 및,
    상기 제 2 내부 클럭 신호를 반전시키는 제 2 인버터를 포함하는 반도체 장치.
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