JP2011050172A

JP2011050172A - 半導体装置

Info

Publication number: JP2011050172A
Application number: JP2009196333A
Authority: JP
Inventors: Kenji Fujitani; 健児藤谷
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2009-08-27
Filing date: 2009-08-27
Publication date: 2011-03-10
Also published as: US20110050327A1

Abstract

【課題】半導体装置に設けられる従来のチャージポンプ回路は電流駆動能力が低下する問題があった。
【解決手段】本発明の半導体装置は、第１の駆動トランジスタＰ１１を介して蓄積された第１のポンピングキャパシタＣ１の電荷に基づき第１の制御信号を生成する第１チャージポンプ回路１１と、第２の駆動トランジスタＰ２１を介して蓄積された第２のポンピングキャパシタＣ２の電荷に基づき第２の制御信号を生成する第２チャージポンプ回路１２と、第３の駆動トランジスタＰ３２を介して端子ＯＵＴ−端子ＶＳＳ間の電荷の受け渡しを行う第３のチャージポンプ回路１３と、第４の駆動トランジスタＰ４２を介して端子ＯＵＴ−端子ＶＳＳ間の電荷の受け渡しを行う第４のチャージポンプ回路１４と、を有し、第１、第３の駆動トランジスタは第２の制御信号に基づき導通状態が制御され、第２、第４の駆動トランジスタは第１の制御信号に基づき導通状態が制御される。
【選択図】図１

Description

本発明は半導体装置に関し、特にチャージポンプ回路を備えた半導体装置に関する。

近年、半導体装置では、チップ面積を小さくすることで、コストの削減を実現している。一方、半導体装置には、電源回路の１つとして回路面積の大きなチャージポンプ回路を備えたものがある。そのため、チャージポンプ回路の面積削減は、半導体装置のコストを削減に大きな効果がある。しかし、チャージポンプ回路は、電源回路であるため高い電流駆動能力が要求される。このようなことから、高い電流駆動能力と小さな回路面積のチャージポンプ回路が要求されている。

ここで、チャージポンプ回路の一例が特許文献１の図５（以下、チャージポンプ回路１００と称す）に開示されている。チャージポンプ回路１００は、基準電圧（例えば、接地電圧ＶＳＳ）よりも低い電圧を出力する負電圧チャージポンプ回路である。このチャージポンプ回路１００の回路図を図５に示す。図５に示すように、チャージポンプ回路１００は、発振回路１１０、ＰＭＯＳトランジスタ１０１、１０２、１０８、１０９、ポンピングキャパシタ１０４、１１１を有する。

発振回路１１０からは互いに相補なクロックを出力し、この出力によって２系統のチャージポンプ回路を駆動する。片方のチャージポンプ回路はポンピングキャパシタ１０４と整流素子であるＰＭＯＳトランジスタ１０１、１０２で構成されており、もう一方のチャージポンプ回路はポンピングキャパシタ１１１と整流素子であるＰＭＯＳトランジスタ１０８、１０９で構成されている。

続いて、チャージポンプ回路１００の動作を説明する。発振回路１１０から出力された互いに相補なクロック信号によってポンピングキャパシタ１０４と１１１が逆相で駆動される。ポンピングキャパシタ１０４にハイレベルのクロック信号が入力されるとノード１０６の電位が上昇する。このとき、ポンピングキャパシタ１１１にはロウレベルのクロック信号が入力されてノード１１３の電位が降下する。そして、ノード１０６とノード１１３の電位差によってＰＭＯＳトランジスタ１０１がオンし、ノード１０６の電荷がＶＳＳに放出される。

引き続いて、ポンピングキャパシタ１０４にロウレベルのクロック信号が入力され、ノード１０６の電位が降下する。このとき、ポンピングキャパシタ１１１にはハイレベルのクロック信号が入力されてノード１１３の電位が上昇し、ＰＭＯＳトランジスタ１０１がオフする。ノード１０６の電位が上記のＶＳＳに放出された電荷分降下するので、基板とノード１０６の電位差によってＰＭＯＳトランジスタ１０２がオンし、基板の正の電荷がノード１０６に吸い上げられる。このような動作を繰り返しして基板電流を供給する。一方のチャージポンプ回路で基板の電荷を吸い上げている間に、もう一方のチャージポンプ回路で余った電荷をＶＳＳに放出するので、リップルが少ない基板電流を供給できる。

特許文献１では、分周回路と多段構成のチャージポンプ回路（特許文献１の図１等）を用いることによりチャージポンプ回路１００の電流駆動能力を向上させている。

特開平６−１５０６５２号公報

しかしながら、特許文献１に記載のいずれのチャージポンプ回路においても、回路構成による電流駆動能力の低下が生じる。この問題を図５に示すチャージポンプ回路１００を参照して詳細に説明する。

チャージポンプ回路１００では、基板から電荷を吸い上げるため、クロック信号がロウレベルである期間にノード１０６、１１３の電位が上昇する。そのため、この期間にＰＭＯＳトランジスタ１０１、１０８のゲート・ソース間電圧ＶＧＳが小さくなる。そして、ＰＭＯＳトランジスタ１０１、１０８のゲート・ソース間電圧ＶＧＳが小さくなることで、ＰＭＯＳトランジスタ１０１、１０８のオン抵抗が増大し、ハイレベルのクロック信号が与えられたポンピングキャパシタ１０４、１１１が十分にチャージアップされない問題が発生する。このように、十分にチャージアップされていないポンピングキャパシタ１０４、１１１により、次の電荷の吸い上げ動作を行った場合、ポンピングキャパシタ１０４、１１１による電荷の吸い上げ量が減少して、チャージポンプ回路１００の電流駆動能力が低下する。

また、基板から他の回路への電荷の供給が多くなる過負荷の状態においては、上記問題の状態よりもさらに電流駆動能力が低下する問題が発生する。過負荷の状態では、基板の電位は上記の状態よりもさらに低下する。そのため、クロック信号がロウレベルの期間のノード１０６、１１３の電位は、上記状態よりもさらに低下する。この過負荷の状態において例えば、ポンピングキャパシタ１０４にロウレベルのクロック信号が入力され、ポンピングキャパシタ１１１にハイレベルのクロック信号が入力されている状態を例にこの状態における問題を説明する。

この場合、ポンピングキャパシタ１０４は、基板から電荷を吸い上げるため、ノード１０６の電位が上昇する。一方、ポンピングキャパシタ１１１にはクロック信号がロウレベルであった期間に基板から吸い上げた電荷が蓄積されており、ノード１１３の電位は接地電圧ＶＳＳより低い状態となる。このとき、ＰＭＯＳトランジスタ１０８がノード１０６の電位に応じてオンするが、ノード１０６の電位がポンピングキャパシタ１０４による電荷の吸い上げ動作に応じて上昇しているため、オン抵抗が高い状態となる。そのため、ノード１１３の電位は、ＰＭＯＳトランジスタ１０８がオンしても、接地電圧ＶＳＳよりも低い状態となる。一方、このノード１１３の電位が理想状態（例えば接地電圧ＶＳＳ）であれば、ＰＭＯＳトランジスタ１０１は完全なオフ状態となる。しかし、過負荷の状態では、ノード１１３の電位が接地電圧ＶＳＳよりも低くなるため、ＰＭＯＳトランジスタ１０１が完全にオフ状態とならず、ノード１０６又はポンピングキャパシタ１０４に接地電圧ＶＳＳから電荷が流入する。そして、この流入した電荷により、ポンピングキャパシタ１０４により本来基板から吸い上げられるはずの電荷が十分に吸い上げられない状態となる。つまり、過負荷の状態においては、ポンピングキャパシタによる電荷の吸い上げ能力が大きく低下することになるため、チャージポンプ回路１００の電流駆動能力がさらに低下する問題が発生する。

上記説明より、チャージポンプ回路１００では、電荷の吸い上げに伴い電位が上昇するノード１０６、１０４により、他方のチャージポンプ回路の駆動トランジスタ（ＰＭＯＳトランジスタ１０１、１０８）をオンさせるため、電流駆動能力が低下する問題が発生する。特許文献１に記載のいずれのチャージポンプ回路においてもこの回路構成は、共通しているため、特許文献１に記載の技術では、回路構成に起因する駆動能力の低下が発生する。

この駆動能力の低下の問題を解決するためには、ポンピングキャパシタの容量値を大きくすることが１つの手段であるが、この解決手段を用いた場合、回路面積が増大する問題がある。

本発明にかかる半導体装置の一態様は、相補関係を有する第１、第２のクロック信号を生成する発振回路と、第１の電流経路に設けられた第１の駆動トランジスタを介して前記第１のクロック信号の電圧レベルと基準電圧端子の電圧との電圧差に応じた電荷を第１のポンピングキャパシタに充電し、前記第１のポンピングキャパシタに蓄積された電荷に基づき第１の制御信号を生成する第１チャージポンプ回路と、第２の電流経路に設けられた第２の駆動トランジスタを介して前記第２のクロック信号の電圧レベルと前記基準電圧端子の電圧との電圧差に応じた電荷を第２のポンピングキャパシタに充電し、前記第２のポンピングキャパシタに蓄積された電荷に基づき第２の制御信号を生成する第２チャージポンプ回路と、第３の電流経路の導通状態を制御する第３の駆動トランジスタを有し、前記第３の電流経路を介して前記出力端子と前記基準電圧端子との間の電荷の受け渡しを行う第３のチャージポンプ回路と、第４の電流経路の導通状態を制御する第４の駆動トランジスタを有し、前記第４の電流経路を介して前記出力端子と前記基準電圧端子との間の電荷の受け渡しを行う第４のチャージポンプ回路と、を有し、前記第１、第３の駆動トランジスタは前記第２の制御信号に基づき導通状態が制御され、前記第２、第４の駆動トランジスタは前記第１の制御信号に基づき導通状態が制御される。

本発明にかかる半導体装置では、出力端子から電荷の回収と排出とを行う電流経路が駆動トランジスタを制御する第１、第２の制御信号を生成するノードと分離して設けられる。そのため、第１、第２の制御信号の信号レベルは、出力端子から吸い上げられる電荷によるポンピングノードの電位の上昇の影響を受けない。従って、本発明にかかるチャージポンプ回路では、駆動トランジスタのオン・オフの状態を常に理想の状態とすることができ、電流駆動能力の低下を防ぐことができる。

本発明にかかる半導体装置によれば、回路面積の増大を招くことなく電流駆動能力の低下を防ぐことができる。

実施の形態１にかかる半導体装置の回路図である。実施の形態１にかかる半導体装置の動作を示すタイミングチャートである。実施の形態２にかかる半導体装置の回路図である。実施の形態３にかかる半導体装置の回路図である。特許文献１に記載のチャージポンプ回路の回路図である。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１に本実施の形態にかかる半導体装置内に設けられるチャージポンプ回路１の回路図を示す。図１に示すように、チャージポンプ回路１は、発振回路１０、第１のチャージポンプ回路１１、第２のチャージポンプ回路１２、第３のチャージポンプ回路１３、第４のチャージポンプ回路１４を有する。このチャージポンプ回路１は、基準電圧として基準電圧端子から入力される接地電圧ＶＳＳを用いる。また、チャージポンプ回路１は、チャージポンプ回路が形成される半導体装置の基板領域の電圧を生成する。つまり、チャージポンプ回路１では、半導体装置の基板領域が出力端子に相当する。また、チャージポンプ回路１は、基準電圧よりも低い電圧（負電圧）を出力端子に出力するものとする。本実施の形態では、基準電圧として接地電圧ＶＳＳを用いる。そのため、本実施の形態では、基準電圧端子として接地端子を有する。

発振回路１０は、相補関係を有する第１、第２のクロック信号を出力する。発振回路１０が出力する第１のクロック信号は、ノードＮＤ１１を介して第１のチャージポンプ回路１１及び第３のチャージポンプ回路１３に与えられる。また、第２のクロック信号は、ノードＮＤ１２を介して第２のチャージポンプ回路１２及び第４のチャージポンプ回路１４に与えられる。

第１のチャージポンプ回路１１は、第１の駆動トランジスタＰ１１、第１のポンピングキャパシタＣ１を有する。第１のポンピングキャパシタＣ１は、一方の端子に第１のクロック信号が入力され、他方の端子が第１の制御信号が生成される第１のポンピングノードＮＤ１に接続される。本実施の形態では、第１の駆動トランジスタＰ１１としてＰＭＯＳトランジスタを用いる。第１の駆動トランジスタＰ１１は、第１のポンピングノードＮＤ１と接地端子との間に接続される。また、第１の駆動トランジスタＰ１１のゲートは、第２のポンピングノードＮＤ２に接続され、第２のチャージポンプ回路１２が生成する第２の制御信号により導通状態が制御される。以下の説明では、第１の駆動トランジスタＰ１１を介して形成される電流経路を第１の電流経路と称す。第１のチャージポンプ回路１１は、このような回路構成に基づき、第１の電流経路に設けられた第１の駆動トランジスタＰ１１を介して第１のクロック信号の電圧レベルと接地電圧ＶＳＳとの電圧差に応じた電荷を第１のポンピングキャパシタＣ１に充電し、第１のポンピングキャパシタＣ１に蓄積された電荷に基づき第１の制御信号を生成する。

第２のチャージポンプ回路１２は、第２の駆動トランジスタＰ２１、第２のポンピングキャパシタＣ２を有する。第２のポンピングキャパシタＣ２は、一方の端子に第２のクロック信号が入力され、他方の端子が第２の制御信号が生成される第２のポンピングノードＮＤ２に接続される。本実施の形態では、第２の駆動トランジスタＰ２１としてＰＭＯＳトランジスタを用いる。第２の駆動トランジスタＰ２１は、第２のポンピングノードＮＤ２と接地端子との間に接続される。また、第２の駆動トランジスタＰ２１のゲートは、第１のポンピングノードＮＤ１に接続され、第１のチャージポンプ回路１１が生成する第１の制御信号により導通状態が制御される。以下の説明では、第２の駆動トランジスタＰ２１を介して形成される電流経路を第２の電流経路と称す。第２のチャージポンプ回路１２は、このような回路構成に基づき、第２の電流経路に設けられた第２の駆動トランジスタＰ２１を介して第２のクロック信号の電圧レベルと接地電圧ＶＳＳとの電圧差に応じた電荷を第２のポンピングキャパシタＣ２に充電し、第２のポンピングキャパシタＣ２に蓄積された電荷に基づき第２の制御信号を生成する。

第３のチャージポンプ回路１３は、第１の整流素子、第３の駆動トランジスタＰ３２、第３のポンピングキャパシタＣ３を有する。第３のポンピングキャパシタＣ３は、一方の端子に第１のクロック信号が入力され、他方の端子が第３のポンピングノードＮＤ３に接続される。第１の整流素子は、ＰＭＯＳトランジスタＰ３１が用いられる。ＰＭＯＳトランジスタＰ３１は、第３のポンピングノードＮＤ３と基板領域との間に接続され、ゲートが第３のポンピングノードＮＤ３に接続される。つまり、ＰＭＯＳトランジスタＰ３１は、基板領域から第３のポンピングノードＮＤ３に向かって順方向に接続されるダイオードとして機能する。本実施の形態では、第３の駆動トランジスタＰ３２としてＰＭＯＳトランジスタを用いる。第３の駆動トランジスタＰ３２は、第３のポンピングノードＮＤ３と接地端子との間に接続され、ゲートに第２のポンピングノードＮＤ２が接続される。つまり、第３の駆動トランジスタＰ３２は、第２の制御信号により導通状態が制御される。以下の説明では、第３の駆動トランジスタＰ３２を介して形成される電流経路を第３の電流経路と称す。このような回路構成に基づき、第３のチャージポンプ回路１３は、第１のクロック信号に基づき基板領域からの電荷の回収と、第３の電流経路を介した接地端子への電荷の排出とを行う。

第４のチャージポンプ回路１４は、第２の整流素子、第４の駆動トランジスタＰ４２、第４のポンピングキャパシタＣ４を有する。第４のポンピングキャパシタＣ４は、一方の端子に第２のクロック信号が入力され、他方の端子が第４のポンピングノードＮＤ４に接続される。第２の整流素子は、ＰＭＯＳトランジスタＰ４１が用いられる。ＰＭＯＳトランジスタＰ４１は、第４のポンピングノードＮＤ４と基板領域との間に接続され、ゲートが第４のポンピングノードＮＤ４に接続される。つまり、ＰＭＯＳトランジスタＰ４１は、基板領域から第４のポンピングノードＮＤ４に向かって順方向に接続されるダイオードとして機能する。本実施の形態では、第４の駆動トランジスタＰ４２としてＰＭＯＳトランジスタを用いる。第４の駆動トランジスタＰ４２は、第４のポンピングノードＮＤ４と接地端子との間に接続され、ゲートに第４のポンピングノードＮＤ４が接続される。つまり、第４の駆動トランジスタＰ４２は、第１の制御信号により導通状態が制御される。以下の説明では、第４の駆動トランジスタＰ４２を介して形成される電流経路を第４の電流経路と称す。このような回路構成に基づき、第４のチャージポンプ回路１４は、第２のクロック信号に基づき基板領域からの電荷の回収と、第４の電流経路を介した接地端子への電荷の排出とを行う。

続いて、チャージポンプ回路１の動作について説明する。チャージポンプ回路１の動作を示すタイミングチャートを図２に示す。図２に示すように、チャージポンプ回路１は、発振回路１０が生成する第１のクロック信号（図２のノードＮＤ１１の信号）と第２のクロック信号（図２のノードＮＤ１２の信号）とに基づき動作する。

まず、タイミングＴ１では、第１のクロック信号がロウレベルからハイレベルに切り替わり、第２のクロック信号がハイレベルからロウレベルに切り替わる。このクロックの切り替わりに応じて、第１のポンピングノードＮＤ１の電位及び第３のポンピングノードＮＤ３の電位が上がり、第２のポンピングノードＮＤ２の電位及び第４のポンピングノードＮＤ４の電位は下がる。

このとき、第１のポンピングノードＮＤ１の電位が上がることで、第１のポンピングノードＮＤ１に生成される第１の制御信号により制御される第２の駆動トランジスタＰ２１及び第４の駆動トランジスタＰ４２は、ゲート・ソース間電圧ＶＧＳが実質的にゼロとなり、オフする。そして、第４の駆動トランジスタＰ４２がオフし、第４のポンピングノードＮＤ４の電位が下がることで、第２の整流素子（例えば、ＰＭＯＳトランジスタＰ４１）が基板領域から第４のポンピングノードＮＤ４に電流を流す。この電流により、第４のチャージポンプ回路１４は、第４のポンピングキャパシタＣ４に基板から電荷を吸い上げる。このとき、第４のポンピングノードＮＤ４の電位が上昇するが、第４のポンピングノードＮＤ４と第２の制御信号が生成される第２のポンピングノードＮＤ２とは直流的に絶縁されているため、第２の制御信号の電位は変動しない。

一方、第２のポンピングノードＮＤ２の電位が下がることで、第２のポンピングノードＮＤ２に生成される第２の制御信号により制御される第１の駆動トランジスタＰ１１及び第３の駆動トランジスタＰ３２は、ゲート・ソース間電圧ＶＧＳが閾値以上となり、オンする。そして、第１の駆動トランジスタＰ１１がオンすることで、第１の電流経路が形成され、第１のポンピングノードＮＤ１は接地電圧ＶＳＳとなる。また、第１のポンピングキャパシタＣ１の両端には、接地電圧ＶＳＳとクロック信号のハイレベル（例えば、電源電圧）との電位差が生じる。そして、第１のポンピングキャパシタＣ１には、この電位差に応じた電荷が蓄積される。また、第２のポンピングノードＮＤ２の電位が下がることで、第３の駆動トランジスタＰ３２がオンする。これにより、第３の電流経路が形成され、第３のポンピングノードＮＤ３の電位は接地電圧ＶＳＳとなる。そして、第３のポンピングキャパシタＣ３に蓄積された電荷のうち接地電圧ＶＳＳと第１のクロック信号のハイレベル電圧との電圧差に基づき蓄積される電荷よりも多くなる電荷（余った電荷）は第３の電流経路を介して接地端子に排出される。なお、このとき、第１の整流素子（ＰＭＯＳトランジスタＰ３１）の両端の電圧は、ダイオードの逆方向電圧となるため、第３のポンピングキャパシタＣ３から基板領域方向には電流は流れない。

続いて、タイミングＴ２では、第１のクロック信号がハイレベルからロウレベルに切り替わり、第２のクロック信号がロウレベルからハイレベルに切り替わる。このクロックの切り替わりに応じて、第１のポンピングノードＮＤ１の電位及び第３のポンピングノードＮＤ３の電位が下がり、第２のポンピングノードＮＤ２の電位及び第４のポンピングノードＮＤ４の電位は上がる。

このとき、第１のポンピングノードＮＤ１の電位が下がることで、第１のポンピングノードＮＤ１に生成される第１の制御信号により制御される第２の駆動トランジスタＰ２１及び第４の駆動トランジスタＰ４２は、ゲート・ソース間電圧ＶＧＳが閾値以上となり、オンする。そして、第２の駆動トランジスタＰ２１がオンすることで、第２の電流経路が形成され、第２のポンピングノードＮＤ２は接地電圧ＶＳＳとなる。また、第２のポンピングキャパシタＣ２の両端には、接地電圧ＶＳＳとクロック信号のハイレベル（例えば、電源電圧）との電位差が生じる。そして、第２のポンピングキャパシタＣ２には、この電位差に応じた電荷が蓄積される。また、第１のポンピングノードＮＤ１の電位が下がることで、第４の駆動トランジスタＰ４２がオンする。これにより、第４の電流経路が形成され、第４のポンピングノードＮＤ４の電位は接地電圧ＶＳＳとなる。そして、第４のポンピングキャパシタＣ４に蓄積された電荷のうち接地電圧ＶＳＳと第１のクロック信号のハイレベル電圧との電圧差に基づき蓄積される電荷よりも多くなる電荷（余った電荷）は第４の電流経路を介して接地端子に排出される。なお、このとき、第２の整流素子（ＰＭＯＳトランジスタＰ４１）の両端の電圧は、ダイオードの逆方向電圧となるため、第４のポンピングキャパシタＣ４から基板領域方向には電流は流れない。

一方、第２のポンピングノードＮＤ２の電位が上がることで、第２のポンピングノードＮＤ２に生成される第２の制御信号により制御される第１の駆動トランジスタＰ１１及び第３の駆動トランジスタＰ３２は、ゲート・ソース間電圧ＶＧＳが実質的にゼロとなり、オフする。そして、第３の駆動トランジスタＰ３２がオフし、第３のポンピングノードＮＤ３の電位が下がることで、第１の整流素子（例えば、ＰＭＯＳトランジスタＰ３１）が基板領域から第３のポンピングノードＮＤ３に電流を流す。この電流により、第３のチャージポンプ回路１３は、第３のポンピングキャパシタＣ３に基板から電荷を吸い上げる。このとき、第３のポンピングノードＮＤ３の電位が上昇するが、第３のポンピングノードＮＤ３と第１の制御信号が生成される第１のポンピングノードＮＤ１とは直流的に絶縁されているため、第１の制御信号の電位は変動しない。

タイミングＴ３以降の期間は、タイミングＴ１における動作と、タイミングＴ２における動作が繰り返し行われる。

上記説明より、本発明にかかる半導体装置内に設けられるチャージポンプ回路１では、基板領域から電荷を吸い上げる第３のポンピングノードＮＤ３及び第４のポンピングノードＮＤ４と、電荷を排出する接地端子と、を接続する電流経路が、第１、第２の制御信号の電位を生成する第１のポンピングノードＮＤ１及び第２のポンピングノードＮＤ２と直流的に分離される回路構成を有する。そのため、チャージポンプ回路１は、第３のポンピングノードＮＤ３及び第４のポンピングノードＮＤ４の電荷の吸い上げによる電位変動が第１、第２の制御信号の電位に影響を及ぼさない。従って、チャージポンプ回路１では、第１乃至第４の駆動トランジスタの駆動能力を低減することがない。また、第１乃至第４の駆動トランジスタにより形成される第１乃至第４の電流経路を基板領域の電位によらず常に理想状態とすることができる。つまり、チャージポンプ回路１では、回路構成に起因する電流駆動能力の低下は発生せず、第３のポンピングキャパシタＣ３及び第４のポンピングキャパシタＣ４の容量値により決まる電流駆動能力を十分に発揮させることができる。つまり、本発明にかかる半導体装置内に設けられるチャージポンプ回路１は、必要最小限の回路面積で形成することができる。

また、チャージポンプ回路１では、駆動トランジスタのゲート・ソース間電圧ＶＧＳが基板電位の影響で低下しないため、第３のポンピングノードＮＤ３及び第４のポンピングノードＮＤ４の充放電が短時間で行える。このことから、本発明にかかる半導体装置内に設けられるチャージポンプ回路１は、チャージポンプの動作速度低下を改善することができる。

また、第１、第２の制御信号は、第１、第２のクロック信号の振幅範囲をレベルシフトさせたものに相当する。この第１、第２の制御信号は、本実施の形態にかかるチャージポンプ回路１では、第１、第２の制御信号を第１のチャージポンプ回路１１及び第２のチャージポンプ回路１２により生成する。通常、レベルシフトした信号を生成するためには、レベルシフト回路等を用いるが、レベルシフト回路では、レベルシフト後の振幅範囲に相当する別電源が必要となる。しかし、本実施の形態にかかるチャージポンプ回路１では。レベルシフトさせた信号を第１のチャージポンプ回路１１及び第２のチャージポンプ回路１２により生成することで、この別電源を必要としない。このようなことから、本発明にかかる半導体装置内に設けられるチャージポンプ回路１では、簡易な回路構成で実現することができ、回路面積の増大を防ぐことができる。

実施の形態２
実施の形態２にかかるチャージポンプ回路２の回路図を図３に示す。図３に示すように、チャージポンプ回路２は、実施の形態１にかかるチャージポンプ回路１の第１、第２の整流素子をＮＭＯＳトランジスタを用いて実現したものである。実施の形態２にかかるチャージポンプ回路２では、第１の整流素子としてＮＭＯＳトランジスタＮ３１が用いられ、第２の整流素子としてＮＭＯＳトランジスタＮ４１が用いられる。

ＮＭＯＳトランジスタＮ３１は、ソース（バックゲート端子が接続される端子）が基板領域に接続され、ドレインが第３のポンピングノードＮＤ３に接続され、ゲートが第２のポンピングノードＮＤ２に接続される。つまり、ＮＭＯＳトランジスタＮ３１は、第２の制御信号により導通状態が制御される。ＮＭＯＳトランジスタＮ４１は、ソース（バックゲート端子が接続される端子）が基板領域に接続され、ドレインが第４のポンピングノードＮＤ４に接続され、ゲートが第１のポンピングノードＮＤ１に接続される。つまり、ＮＭＯＳトランジスタＮ４１は、第１の制御信号により導通状態が制御される。

このように、第３の駆動トランジスタＰ３２と第１の駆動素子（又は第４の駆動トランジスタＰ４２と第２の駆動素子）が逆の極性のトランジスタにより構成されている場合、同一の制御信号に基づき、駆動トランジスタと整流素子とが導通する状態を排他的に制御することができる。つまり、チャージポンプ回路２のポンプ動作（基板領域からの電荷の回収と、接地端子への電荷の排出と、を行う動作）は、チャージポンプ回路１と実質的に同じになる。

一方、チャージポンプ回路２では、整流素子としてダイオードを用いないため、チャージポンプ回路１よりも電流駆動能力を高める効果を有する。これは、整流素子としてダイオードを用いた場合、ダイオードの順方向電圧により、第３のポンピングキャパシタＣ３及び第４のポンピングキャパシタＣ４に蓄積できる電荷量が減少するのに対して、整流素子としてトランジスタ（特にＭＯＳトランジスタ）を用いた場合、第３のポンピングキャパシタＣ３及び第４のポンピングキャパシタＣ４に蓄積できる電荷量をダイオードを用いた場合よりも増やすことができるためである。つまり、実施の形態２にかかるチャージポンプ回路２は、実施の形態１にかかるチャージポンプ回路１よりも電流駆動能力を高めることができる。

実施の形態３
実施の形態３にかかるチャージポンプ回路３の回路図を図４に示す。チャージポンプ回路３は、チャージポンプ回路２を変形例して正電圧チャージポンプを示すものである。図４に示すように、チャージポンプ回路３では、出力端子は、基板領域ではなく、例えば電源供給先の回路（不図示）が接続される。また、基準電圧端子として電源端子が用いられており、基準電圧として電源電圧ＶＤＤが与えられる。さらに、チャージポンプ回路３では、第１乃至第４の駆動トランジスタとしてＮＭＯＳトランジスタが用いられ、整流素子としてＰＭＯＳトランジスタが用いられる。なお、図４では、第１の駆動トランジスタとしてＮＭＯＳトランジスタＮ１１が示され、第２の駆動トランジスタとしてＮＭＯＳトランジスタＮ２１が示され、第３の駆動トランジスタとしてＮ３２が示され、第４の駆動トランジスタとしてＮＭＯＳトランジスタＮ４２が示され、第１の整流素子としてＰＭＯＳトランジスタＰ３３が示され、第２の整流素子としてＰＭＯＳトランジスタＰ４３が示されている。チャージポンプ回路３の回路素子の接続はチャージポンプ回路２と実質的に同じであるため、説明を省略する。

続いて、チャージポンプ回路３の動作について説明する。ここでは、第１のチャージポンプ回路１１及び第３のチャージポンプ回路１３の動作について説明する。なお、第２のチャージポンプ回路１２及び第４のチャージポンプ回路１４の動作は、第１のチャージポンプ回路１１及び第３のチャージポンプ回路１３の動作と対になるものであり、実施的には同じ動作となるため、ここでは、説明を省略する。

第３のポンピングキャパシタ１０４の一方の端子にハイレベルの第１のクロック信号が入力されると、第３のポンピングノードＮＤ３の電位がＶＤＤに到達後、電源電圧分上昇するので、出力端子ＯＵＴと第２のポンピングノードＮＤ４の電位差によって第１の整流素子Ｐ３３を介して、第３のポンピングノードＮＤ３から出力端子ＯＵＴへ電荷の流出が起きる。一方、第１のポンピングノードＮＤ１は、実施の形態１にかかるチャージポンプ回路１の動作と同様に、第１の駆動トランジスタＮ１１がオフしているため、出力端子ＯＵＴと直流的に絶縁されているため、電位を保持する。

このように、昇圧型のチャージポンプ回路を構成した場合においても、チャージポンプ回路３では、出力端子と第１、第２の制御信号を生成するノードとを直流的に絶縁することで、第１、第２の制御信号の電圧レベルに出力電圧の影響が及ぶのを避けることができる。これにより、チャージポンプ回路３においても、チャージポンプ回路１、２と同様に電流駆動能力を向上させ、回路規模の増大を防止することができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１〜３チャージポンプ回路
１０発振回路
１１〜１４チャージポンプ回路
Ｃ１〜Ｃ４ポンピングキャパシタ
Ｎ１１、Ｎ２１、Ｎ３２、Ｎ４２ＮＭＯＳトランジスタ（駆動トランジスタ）
Ｎ３１、Ｎ４１ＮＭＯＳトランジスタ（整流素子）
ＮＤ１〜ＮＤ４ポンピングノード
ＮＤ１１、ＮＤ１２ノード
ＯＵＴ出力端子
Ｐ１１、Ｐ２１、Ｐ３２、Ｐ４２ＰＭＯＳトランジスタ（駆動トランジスタ）
Ｐ３１、Ｐ３３、Ｐ４１、Ｐ４３ＰＭＯＳトランジスタ（整流素子）
ＶＤＤ電源電圧
ＶＳＳ接地電圧

Claims

相補関係を有する第１、第２のクロック信号を生成する発振回路と、
第１の電流経路に設けられた第１の駆動トランジスタを介して前記第１のクロック信号の電圧レベルと基準電圧端子の電圧との電圧差に応じた電荷を第１のポンピングキャパシタに充電し、前記第１のポンピングキャパシタに蓄積された電荷に基づき第１の制御信号を生成する第１チャージポンプ回路と、
第２の電流経路に設けられた第２の駆動トランジスタを介して前記第２のクロック信号の電圧レベルと前記基準電圧端子の電圧との電圧差に応じた電荷を第２のポンピングキャパシタに充電し、前記第２のポンピングキャパシタに蓄積された電荷に基づき第２の制御信号を生成する第２チャージポンプ回路と、
第３の電流経路の導通状態を制御する第３の駆動トランジスタを有し、前記第３の電流経路を介して前記出力端子と前記基準電圧端子との間の電荷の受け渡しを行う第３のチャージポンプ回路と、
第４の電流経路の導通状態を制御する第４の駆動トランジスタを有し、前記第４の電流経路を介して前記出力端子と前記基準電圧端子との間の電荷の受け渡しを行う第４のチャージポンプ回路と、を有し、
前記第１、第３の駆動トランジスタは前記第２の制御信号に基づき導通状態が制御され、
前記第２、第４の駆動トランジスタは前記第１の制御信号に基づき導通状態が制御される半導体装置。
前記第１のポンピングキャパシタは、一方の端子に前記第１のクロック信号が入力され、他方の端子が前記第１の制御信号が生成される第１のポンピングノードに接続され、
前記第１の駆動トランジスタは、前記第１のポンピングノードと前記基準電圧端子との間に接続され、
前記第２のポンピングキャパシタは、一方の端子に前記第２のクロック信号が入力され、他方の端子が前記第２の制御信号が生成される第２のポンピングノードに接続され、
前記第２の駆動トランジスタは、前記第２のポンピングノードと前記基準電圧端子との間に接続される請求項１に記載の半導体装置。
前記第３のチャージポンプ回路は、
一方の端子に前記第１のクロック信号が入力され、他方の端子が第３のポンピングノードに接続され、前記電荷を蓄積する第３のポンピングコンデンサと、
前記第３のポンピングノードと前記出力端子との間に接続され、前記出力端子から前記第３のポンピングコンデンサに向かって電流を流す第１の整流素子と、を有し、
前記第３の駆動トランジスタは、前記第３のポンピングノードと前記基準電圧端子との間に接続され、
前記第４のチャージポンプ回路は、
一方の端子に前記第２のクロック信号が入力され、他方の端子が第４のポンピングノードに接続され、前記電荷を蓄積する第４のポンピングコンデンサと、
前記第４のポンピングノードと前記出力端子との間に接続され、前記出力端子から前記第４のポンピングコンデンサに向かって電流を流す第２の整流素子と、を有し、
前記第４の駆動トランジスタは、前記第４のポンピングノードと前記基準電圧端子との間に接続される請求項１又は２に記載の半導体装置。
前記第１、第２の整流素子は、ダイオード接続されたトランジスタであって、前記トランジスタのアノード端子に対応する端子は前記出力端子に接続される請求項３に記載の半導体装置。
前記第１の整流素子は、前記第３の駆動トランジスタとは逆の極性を有するトランジスタであって、制御端子に前記第２の制御信号が入力され、
前記第２の整流素子は、前記第４の駆動トランジスタとは逆の極性を有するトランジスタであって、制御端子に前記第１の制御信号が入力される請求項３に記載の半導体装置。
前記第１乃至第４の駆動トランジスタは、同一の極性を有するトランジスタである請求項１乃至５に記載の半導体装置。
前記基準電圧端子は、接地端子、又は、電源端子である請求項１乃至６のいずれか１項に記載の半導体装置。
前記第１、第２のクロック信号は、接地電圧から電源電圧に至る振幅範囲を有する請求項１乃至７のいずれか１項に記載の半導体装置。