KR0154743B1 - 반도체 메모리용 차아지 펌프 회로 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야:

반도체 메모리장치의 차아지 펌 프.

2. 발명이 해결하려고 하는 기술적 과제:

펌핑된 차아지를 부하에 전달하거나 차단하는 스위칭용 트랜지스터의 문턱 전압이 낮아지는 경우에도 출력단의 펌핑전류가 회로내로 역류하는 현상을 완전히 차단할 수 있는 개선된 차아지 펌프 회로 및 그에 따른 고전압 발생 방법을 제공한다.

3. 발명의 해결방법의 요지:

반도체 메모리 장치내에서 전원 전압보다 높은 전압을 발생하기 위한 회로는 상기 전원전압을 게이트 및 드레인 단자로 수신하고 소오스 단자를 통해 제1노드상에 초기 전압을 제공하는 제1모오스 트랜지스터와: 미리 설정된 캐패시턴스 값을 가지며, 일측 플레이트가 상기 제1노드에 연결되고 타측 플레이트로는 인가되는 제1발진신호를 수신하는 제1캐패시터와: 상기 제1노드에 게이트 및 소오스 단자가 연결되어 상기 제1노드의 전류를 자신의 드레인 단자로 제공하기 위한 제3모오스 트랜지스터와: 상기 제1캐패시터의 상기 캐패시턴스 값보다 낮은 값을 가지며, 상기 제3모오스 트랜지스터의 상기 트레인 단자인 제2노드에 일측 플레이트가 연결되고 타측 플레이트로는 인가되는 제2발진신호를 수신하는 제2캐패시터와: 상기 제1노드에 드레인 단자가 연결되고 상기 제2노드에 게이트 단자가 연결되고 출력노드에 소오스 단자가 연결되어 상기 제2노드의 전압에 응답하여 상기 제1노드상에 전압을 상기 출력노드에 제공하기 위한 제2모오스 트랜지스터와: 상기 출력노드에 펌핑전압을 제공하는 상기 제2모오스 트랜지스터의 문턱 전압이 낮아진 경우에도 펌핑전압의 전달직후에는 상기 출력노드에 연결된 부하를 확실히 개방시키기 위해, 제3발진신호에 대응하여 상기 제2트랜지스터의 게이트에 나타나는 전압 레벨을 접지전압 근방까지 하강시키는 셔트 오프 트랜지스터를 가짐을 특징으로 한다.

4. 발명의 중요한 용도:

반도체 메모리 장치의 고전압 발생회로로서 적합하게 사용된다.

Description

반도체 메모리용 차아지 펌프 회로

제1, 3도는 종래의 기술에 따른 차아지 펌프들의 회로도들이고,

제2, 4도는 각기 제1, 3도에 인가되는 신호들의 클럭 파형도들이고,

제5도는 본 발명에 따른 차아지 펌프의 회로도이고, 또한

제6도는 제5도에 인가되는 신호들의 클럭 파형도이다.

본 발명은 반도체 메모리 장치의 고전압 발생용으로 적합한 차아지 펌프 회로에 관한 것이다.

최근에, 전자 공학의 빠른 발전, 특히 반도체 공학의 빠른 발전은 많은 전자 제품의 경박단소화를 가능하게 하였다. 이와 같이 전자 제품의 크기가 작아짐에 따라 전자 제품에 사용되는 부품인 반도체 메모리 장치에 대한 단일 전원 사용 및 저 전압 동작 등의 요구는 심각하게 대두되고 있다. 그런데 반도체 메모리 장치의 종류에 따라서는 그 동작 특성상 장치 내부에 전원 전압보다 높은 전압이 인가되어야만 하는 회로가 채용되는 경우가 있으며, 또한 반드시 전원 전압보다 높은 전압이 인가되어야 하는 것은 아니지만 전원 전압보다 높은 전압을 사용하는 것이 특성 향상에 유리한 회로도 있게 된다.

이에 따라 일정한 단일 전원 전압이 반도체 메모리 장치로 인가되는 경우, 반도체 메모리 장치의 내부에서 상기 인가된 전원 전압보다 높은 전압을 만들어 주는 회로가 필요하게 된다. 이러한 회로의 하나로서, 캐패시터에 의한 커플링 특성 및 차아지 셰어링(charge sharing)동작을 이용하여 인가되는 전원 전압보다 높은 전압을 만들어 주는 차아지 펌프(charge pump)회로가 본 분야에 알려져 있는데, 이에 대한 것을 제1도를 참조하여 설명한다.

제1도는 종래 기술에 따른 차아지 펌프 회로의 일 예를 보여주는 회로도이다. 상기 제1도는 다수의 트랜지스터와 캐패시터들로 이루어진 차아지 펌프 회로인데, 여기서 참조부호 MN1, MN2, MN3, MN4, MN5, ...., MNn, MNn+1은 N형 MOS트랜지스터들을 가리키고, C1, C2, C3, C4, ....., Cn-1, Cn은 캐패시터들을 가리킨다. 한편, 상기 캐패시터 C1, C2의 한쪽 전극(또는 일측 플레이트)에는 각기 제2도에 도시된 바와 같은 발진신호들 OSC,이 인가된다. 제2도의 2A로서 나타나는 상기 발진신호 OSC는 반도체 메모리 장치 내부에 설치된 발진기(oscillator)로 부터 출력되는 일정 주기를 가지는 클럭신호이고, 2B로서 나타난 상기 발진신호는 상기 OSC가 반전된 신호이다.

상기 제1도의 제1트랜지스터 MN1은 게이트와 한쪽 소오스/드레인이 전원전압 Vcc에 연결되고 다른 쪽 드레인 또는 소오스는 노드(node) N1에 연결되어, 상기 노드 N1의 초기 전압을 세팅하는 기능을 한다. 이때 상기 초기전압은 상기 전원전압 Vcc에서 상기 제1트랜지스터의 문턱 전압 Vth을 뺀 레벨로서 세팅된다. 또한, 상기 제1트랜지스터 MN1은 자신의 게이트와 드레인 또는 소오스가 공통으로 연결되어 있어, 상기 노드 N1에 나타나는 전압이 상기 전원전압Vcc보다 높아지는 경우에 상기 노드 N1으로부터 전원 전압측으로 전류가 역류하는 것을 방지하는 다이오드의 역할도 한다. 그리고 제2트랜지스터 MN2는 게이트와 한 쪽 소오스/드레인이 상기 노드 N1에 연결되고 다른쪽 소오스/드레인이 노드 N2에 연결되어, 노드 N1의 전압이 노드 N2의 전압보다 높은 경우에는 노드 N1으로 부터 전류를 노드 N2로 전달하고, 반대로 노드 N2의 전압이 노드 N1의 전압보다 높아지는 경우에는 노드 N2로부터 노드 N1으로 전류가 역류하는 것을 방지하는 역할을 한다. 또한, 제3트랜지스터 MN3 역시 상기 MN2와 동일한 방법으로 노드 N2와 노드 N3 사이에 연결되어 노드 N2에서 노드 N3의 단방향으로 전류를 전달하는 역할을 한다. MN4, MN5, ...., MNn, MNn+1등도 모두 상기 MN3와 동일한 방법으로 직렬로 종속 연결되어, 다음 노드로 전류를 단방향으로 전달하는 역할을 한다.

또한, 제1도의 제1캐패시터 C1의 한쪽 전극은 노드 N1에 연결되고 다른 쪽 전극은 상기 발진신호 OSC 단자에 연결된다. 상기 C1의 캐패시턴스(capacitance)는 노드 N1에 형성되어 있는 다른 모든 캐패시턴스 보다 충분히 크도록 설계된다. 제2캐패시터 C2의 한쪽 전극은 노드 N2에 연결되고 다른 쪽 전극은 상기에 연결되며, 상기 C2의 캐패시턴스는 상기 노드 N2에 형성되어 있는 다른 모든 캐패시턴스 보다 충분히 크도록 설계되어 있다. 나머지 캐패시터들 C3, C4, ....., Cn-1, Cn등도 모두 상기 C2와 동일한 수법으로 각 트랜지스터들의 사이에 접속된다.

후술될 본 발명의 보다 철저한 이해를 위해, 상기한 바와 같이 구성된 제1도의 종래의 회로에 대한 동작을 이하에서 설명한다. 제1도의 차아지 펌프 회로에 전원 전압 Vcc을 인가하면, 제1트랜지스터 MN1의 턴온 동작에 의해 노드 N1의 초기 전압은 전원전압 - 문턱 전압의 레벨로 세팅되고, 노드 N2의 초기 전압은 상기 전원전압 - 2배의 문턱 전압(즉, 상기 MN1, MN2의 문턱전압을 합한 전압)의 레벨로 나타난다. 이때, 상기 OSC가 접지전압에서 전원전압의 레벨로 천이(transistion)하면, 제1캐패시터 C1의 캐패시턴스가 상기 노드 N1의 캐패시턴스 보다 충분히 크므로 커플링(coupling)작용에 의해 OSC의 전압 변화가 거의 전부 노드 N1에 전달된다. 따라서, 상기 노드 N1의 전압은 상기 초기 세팅 전압에서 전원 전압만큼 승압된 전압 즉, 2배의 전원 전압 -문턱 전압으로 나타난다. 이때, 상기 MN2가 턴온된 상태이므로 노드 N1과 노드 N2사이에는 차아지 셰어링동작이 일어나, 노드 N2의 전압은 초기 세팅 전압에서 △V만큼 승압된 전압 즉, 전원 전압 - 2배의 문턱 전압 + △V의 전압으로 나타난다. 이때, OSC가 다시 전원 전압에서 접지전압으로 천이하고, 상기가 접지전압에서 전원전압으로 천이하면, 상기 노드 N2의 전압은 상기 노드 N1에서의 동작과 동일한 동작에 의해 2배의 전원 전압 - 2배의 문턱전압 + △V의 전압으로 나타난다.

상기한 바와 같은 동작에 의해, 제1도에 도시된 회로는 직렬로 연결된 트랜지스터의 개수 및 캐패시터의 개수에 따라 원하는 레벨의 전압을 출력전압 Vp로서 발생할 수 있다.

상기한 제1도의 차아지 펌프 회로는 존 에프. 딕손(John F. Dickson)에 의해 제안되고, 1976년 IEEE J. Solid-State Circuit, VOL.SC-11의 페이지 374-378에 On-chip high-voltage generation in NMOS Integrated Circuits Using an Improved Voltage Multiplier Technique라는 제목의 논문으로서 개시되어 있다.

그런데, 상기 제1도에 도시한 차아지 펌프 회로는 펌핑되는 전류를 단방향으로 전달하기 위해 다수의 네가티브 엔 형 모오스 트랜지스터를 사용함을 알 수 있다. 따라서, 상기 회로에서 펌핑된 출력전압의 레벨 및 전류공급능력은 상기 트랜지스터들이 문턱전압에 의해 상당한 제약을 받게된다. 이러한 제약을 줄이기 위해서는 문턱전압 및 바디 에펙트(body effect)가 비교적 작은 네가티브(디플리션으로도 칭해짐) 엔형 모오스 트랜지스터를 제조하여 채용해야만 한다. 만약 그러하지 아니한 경우에는 차아지 펌프의 동작 효율은 크게 저하되는 단점이 있다.

여기서, 반도체 메모리 장치내에서 상기한 차아지 펌프 회로의 소자로서 네가티브 N형 MOS 트랜지스터들을 제조하기 위해서는 이러한 네가티브 N형 MOS트랜지스터들을 제조하는 공정이 추가되어야 하므로, 제조공정이 증가되어 결국 반도체 메모리 장치의 제조원가를 상승시키는 문제점이 있어 왔다.

이러한 단점 및 문제점을 해결하기 위해, 본원 출원인에 의해 선출원된 차아지 펌프 회로가 제3도에 도시되어 있다. 제3도의 회로는 제1도에 도시된 바와 같은 네가티브 N형 MOS트랜지스터의 사용없이도 제1도의 회로의 경우와 동일한 펌핑동작 효율을 갖거나 또는 그 이상의 동작 효율을 보장한다. 특히 이 회로는 네가티브 N형 MOS 트랜지스터를 대신하여 사용된 노말 N형 MOS 트랜지스터의 문턱전압 및 바디 에펙트가 큰 경우에도, 충분한 동작 효율을 가지며, 따라서, 네가티브 모오스 트랜지스터를 제조하기 위한 제조공정을 필요로 하지 않는다.

제3도를 참조하면, 제1모오스 트랜지스터 MN1는 전원 전압 Vcc을 게이트 및 드레인/소오스 단자로 수신하고 소오스/드레인 단자를 통해 제1노드 N1상에 초기 전압을 제공한다. 메인 캐패시터로서의 제1캐패시터 C1는 미리 설정된 캐패시턴스 값을 가지며, 일측 플레이트가 상기 제1노드 N1에 연결되고 타측 플레이트로는 인가되는 제1발진신호 1p를 수신한다. 제3모오스 트랜지스터 MN3는 상기 제1노드 N1에 게이트 및 소오스/드레인 단자가 연결되어 상기 제1노드의 전류를 자신의 드레인/소오스 단자로 제공한다. 서브 캐패시터로서의 제2캐패시터 C2는 상기 제1캐패시터의 상기 캐패시턴스 값보다 낮은 값을 가지며, 상기 제3모오스 트랜지스터의 상기 드레인/소오스 단자인 제2노드에 일측 플레이트가 연결되고 타측 플레이트로는 인가되는 제2발진신호 sp를 수신한다. 제2모오스 트랜지스터 MN2는 상기 제1노드에 드레인/소오스 단자가 연결되고 상기 제2노드에 게이트 단자가 연결되고 출력 노드에 소오스/드레인 단자가 연결되어 상기 제2노드의 전압에 응답하여 상기 제1노드상의 전압을 상기 출력노드 Vp에 제공한다.

여기서, 상기 제1,2,3 트랜지스터들 MN1, MN2, MN3은 노말(일반)N형 MOS트랜지스터들이고, 제1,2캐패시터들 C1, C2는 캐패시턴스 값을 서로 다르게 가지는 일반적인 모오스 캐패시터들이다.

상기 제1발진신호 1p는 반도체 메모리 장치 내부에 형성된 발진기에 의해 일정주기로 발진되는 클럭으로서, 이는 제4도의 4A파형과 같다. 제2발진신호 sp는 상기 1p와 주기는 같고 펄스 폭(pulse width)은 작은데, 이는 제4도의 4B파형과 같다. 상기 제3도의 출력단 Vp에는 상기 차아지 펌프 회로의 출력전압이 제공된다.

제3도에서, 제1트랜지스터 MN1은 게이트와 한쪽 소오스 또는 드레인이 전원 전압에 연결되고 다른쪽 소오스/드레인은 노드 N1에 연결되어, 노드 N1의 초기 전압을 전원 전압 - 문턱 전압으로 세팅한 후 상기 노드 N1의 전압이 상기 전원보다 높아지는 경우에 노드 N1으로 부터 전원 전압쪽으로 전류가 역류하는 것을 방지하는 역할을 한다. 그리고 제2트랜지스터 MN2는 한쪽 소오스/드레인이 노드 N1에 연결되고 다른 쪽 소오스/드레인이 상기 Vp에 연결되어 있으며 게이트는 노드 N2에 연결되어, 노드 N1의 전압이 Vp의 전압보다 높은 경우에는 노드 N1으로부터 전류를 Vp로 전달하고 반대로 Vp의 전압이 노드 N1의 전압보다 높아지는 경우에는 Vp로부터 노드 N1으로 전류가 역류하는 것을 방지하는 역할을 한다. 또한 제3트랜지스터 MN3은 게이트와 한쪽 소오스/드레인이 노드 N1에 연결되고 다른 쪽 소오스/드레인은 노드 N2에 연결되어, 노드N1의 전압이 노드 N2의 전압보다 높은 경우에는 노드 N1으로부터 전류를 노드 N2에 전달하고, 반대로 노드 N2의 전압이 노드 N1의 전압보다 높아지는 경우에는 노드 N2로부터 노드 N1으로 전류가 역류하는 것을 방지하는 역할을 한다. 상기 제1,3트랜지스터 MN1,3는 실제로 다이오드 기능을 하는 소자이므로 필요시 동일한 특성을 가지는 다이오드로서 제조될 수 있다.

제1캐패시터 C1의 한쪽 전극(일측 플레이트라고도 함)은 노드 N1에 연결되고 다른 쪽 전극은 상기 제1발진신호 1p에 연결된다. 여기서, 상기 C1의 캐패시턴스 값은 상기 노드 N1에 형성되어 있는 다른 모든 캐패시턴스 값보다 충분히 크도록 설계된다. 제2캐패시터 C2의 한쪽 전극은 노드 N2에 연결되고 다른 쪽 전극은 상기 제2발진신호 sp에 연결된다. 여기서, 상기 C2의 캐패시턴스 값은 상기 노드 N2에 형성되어 있는 다른 모든 캐패시턴스 값보다 충분히 크도록 설계되며, 상기 C1의 캐패시턴스 값에 비해 절반이하가 되는 캐패시턴스 값을 가진다.

여기서, 상기 제3도의 회로는 하나의 단위 차아지 펌프를 나타낸 것이며, 실제로 반도체 메모리 장치에 적용시 사안에 따라 직렬 및 병렬로 추가 접속이 가능하다. 예를 들어, 상기 단위 차아지 펌프가 3볼트의 펌핑능력을 가지는 것이라고 할 경우에, 출력되는 펌핑전압을 9볼트로 하기 위해서는 상기 제3도의 제1트랜지스터 MN1을 제외한 구성을 Vp단에 2부분을 추가하면 된다. 또한, 전압은 그대로하고 전류의 용량을 크게 하기 위해서는 상기 단위 차아지 펌프를 병렬로 구성하고 하나의 출력단에서 출력전압을 취하면 되는 것이다.

후술될 본 발명을 보다 철저히 이해하기 위해, 상기한 구성을 가지는 제3도의 회로에 대한 동작을 설명한다. 상기 회로에 전원전압 Vcc가 인가되면, 상기 제1트랜지스터 MN1에 의해 노드 N1의 초기 전압은 전원 전압 -(마이너스 표시를 뜻함) 제1트랜지스터의 문턱 전압으로서 나타나고, 노드 N2의 초기 전압은 전원 전압 - 2배의 문턱전압으로 나타난다. 이때 제1발진신호 1p가 접지전압에서 전원전압의 레벨로 천이하면 메인 캐패시터 C1의 캐패시턴스가 상기 노드 N1의 캐패시턴스 보다 큰 값을 가지고 있으므로 상기 노드 N1의 전압은 상기 캐패시터의 커플링 작용에 의해 상기 1p의 변화된 전압레벨만큼 더 증가된다. 즉, 노드 N1의 전압은 초기 전압에서 전원 전압만큼 승압된 전압이 되는데 이때의 레벨은 2배의 전원전압 - 문턱전압의 레벨이 된다. 따라서, 노드 N2의 전압은 MN3에 의해 2배의 전원 전압 - 2배의 문턱전압으로 나타난다. 이때, 상기 제4도의 타이밍도에서 보여지는 바와 같이 sp가 1p와 시간 간격을 두고 상기 서브 캐패시터 C2에 입력된다. 상기 제2발진신호 sp가 접지전압에서 전원전압으로 천이하면, 제2캐패시터 C2의 커플링작용에 의해 sp의 전압 변화분의 거의 전부가 노드 N2에 전달되어 노드 N2의 전압은 3배의 전원전압 - 2배의 문턱전압의 레벨로 나타난다. 따라서 제3도의 동작을 전체적으로 정리하면, 노드 N1의 전압이 MN2를 통해 Vp에 전달될 때, 즉 MN2의 드레인이 되는 노드 N1의 전압이 2x 전원전압 - 문턱전압일 때, MN2의 게이트가 연결된 노드 N2의 전압은 3x 전원전압 -2x 문턱전압으로 나타남을 알 수 있다. 이에 따라 상기 제2트랜지스터 MN2의 게이트와 드레인 사이에는 전원 전압 - 문턱 전압에 상당하는 전압 차이가 발생하고, 따라서, 상기 MN2에 의한 전압 손실이 하나도 없이 상기 노드 N1의 전압을 그대로 출력단 Vp에 전달한다.

그런데, 상기한 구성을 가지는 제3도의 회로에서 상기 제2트랜지스터 MN2의 문턱전압이 일정레벨 이상으로 낮아지면, 출력단 Vp의 펌핑된 전류가 어느정도 억류하는 현상이 나타나는 문제점이 있다. 이것은 차아지 펌프 회로의 동작 효율을 저하시켜 차아지 펌프 고유의 동작 안정성을 해치는 요인을 초래한다.

따라서, 본 발명의 목적은 동작특성이 보다 안정된 반도체 메모리 장치의 차아지 펌프 회로를 제공함에 있다.

본 발명의 다른 목적은 출력단에 펌핑된 전류의 역류를 방지할 수 있는 반도체 메모리 장치의 차아지 펌프 회로를 제공함에 있다.

본 발명의 또 다른 목적은 펌핑된 차아지를 부하에 전달하거나 차단하는 스위칭용 트랜지스터의 문턱 전압이 낮아지는 경우에도 출력단의 펌핑전류가 회로내로 역류하는 현상을 완전히 차단할 수 있는 개선된 차아지 펌프 회로 및 그에 따른 고전압 발생 방법을 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 회로에 따르면, 인가되는 제3발진신호에 응답하여 펌핑동작의 직후에 상기 제3도의 차아지 펌프회로내의 제2모오스 트랜지스터를 셔트 오프시키기 위한 역류방지수단을 제3도의 구성에서 더 추가로 가짐을 특징으로 한다.

상기 역류방지수단은 본 명세서에서 편의상 셔트 오프(shut off) 트랜지스터로 칭해질 것이며, 이는 노말 엔형 모오스 트랜지스터로 구성가능하다. 여기서, 상기 트랜지스터의 게이트는 전원전압에 연결되며, 드레인/소오스는 상기 제3도의 노드 N2에 연결되며, 소오스/드레인은 상기 제3발진신호를 수신한다. 상기 제3발진신호는 상기 제1발진신호와 주기 및 펄스폭이 동일하며, 위상이 조금 빠른 것이 바람직하다.

따라서, 본 발명은 부하에 펌핑전압을 제공하는 스위칭용 트랜지스터의 문턱 전압이 낮아진 경우에도 펌핑전압의 전달직후에는 부하를 확실히 개방시키기 위해, 상기 역류방지 수단을 사용하여 상기 스위칭용 트랜지스터의 게이트 전압 레벨을 접지 전압 근방까지 내려줌으로써 부하로부터 차아지 펌프회로내로의 전류 역류 현상을 방지할 수 있게 되는 것이다.

이하 본 발명의 바람직한 구성 및 동작의 일 실시예를 제5도 및 제6도를 참조하여 상세히 설명한다. 제5도에서 트랜지스터 제1, 2, 3트랜지스터 MN1, MN2, MN3 및 제1, 2캐패시터 C1, C2는 전술한 제3도의 구성 및 동작과 유사 내지 동일하다. 또한, 제1, 2발진신호 1p, sp도 상기한 제4도의 파형 4A, B와 동일하며 제3발진신호 mp와의 타이밍 비교를 위해 제6도의 파형 6B, C에 중복적으로 도시되었다.

역류방지수단으로서의 셔트 오프 트랜지스터 10는 자신의 게이트가 상기 전원전압 Vcc에 연결되며, 드레인/소오스는 제2트랜지스터 MN2의 게이트인 노드 N2에 연결되며, 소오스/드레인은 제6도의 파형 6A와 같은 상기 제3발진신호 mp를 수신한다. 상기 제3발진신호 mp는 상기 제1발진신호 1p와 주기 및 펄스폭이 동일하며, 위상이 조금더 빠르다.

상기한 제5도의 구성에 다른 동작을 이하에서 설명한다. 상기 제1트랜지스터 MN1은 게이트와 한쪽 소오스/드레인이 전원 전압 Vcc에 연결되고 다른 쪽 소오스/드레인은 노드 N1에 연결되어, 노드 N1의 초기 전압을 전원전압 - 문턱 전압으로 세팅한 후, 상기 노드 N1의 전압이 상기 전원전압보다 높아지는 경우 노드 N1으로부터 상기 전원전압으로 전류가 역류하는 것을 방지하는 기능을 한다. 그리고 제2트랜지스터 MN2는 한쪽 소오스/드레인이 상기 노드 N1에 연결되고 다른쪽 드레인/소오스가 Vp에 연결되어 있으며 게이트는 노드 N2에 연결되어, 노드 N1의 전압이 Vp의 전압보다 높은 경우에는 노드 N1으로부터 전류를 Vp로 전달하고, 반대로 Vp의 전압이 노드 N1의 전압보다 높아지는 경우에는 Vp로부터 노드 N1으로 전류가 역류하는 것을 방지한다. 제3트랜지스터 MN3는 게이트와 한쪽 소오스/드레인이 상기 노드 N1에 연결되고 다른쪽 드레인/소오스가 노드 N2에 연결되어, 노드 N1의 전압이 노드 N2의 전압보다 높은 경우에는 노드 N1으로 부터 전류를 노드 N2로 전달하고, 반대로 노드 N2의 전압이 노드 N1의 전압보다 높아지는 경우에는 노드 N2로부터 노드 N1으로 전류가 역류하는 것을 방지한다.

중요하게도, 상기 제2트랜지스터 MN2의 게이트, 즉 노드 N2에 한쪽 소오스/드레인이 연결되고, 게이트가 전원 전압에 연결되며, 다른쪽 소오스/드레인은 상기 제3발진신호 mp를 수신하는 셔트 오프 트랜지스터 10는 상기 제2트랜지스터 MN2의 문턱 전압이 낮아지더라도 상기 트랜지스터 MN2의 게이트 전압 레벨을 접지전압 근방까지 내려주는 역할을 회로의 펌핑동작 직후에 행한다. 따라서, 제5도의 차아지 펌프 회로내부로의 전류역류 현상은 방지된다. 여기서, 상기 신호 mp가 인에이블(high)될 경우에는 노드 N2의 전압이 승압되지만, 디스에이블(low)될 경우에는 상기 노드 N2의 전압은 접지레벨로 된다. 즉, 상기한 제3도의 차아지 펌프 회로를 사용하여 전압을 승압시킨 후에는 상기 제2트랜지스터 MN2를 완전히 셔트 오프시키기 위해 상기 신호 mp가 로우로 천이됨을 알 수 있다. 상기 신호 mp의 인에이블 시점은 상기 신호 1p보다 빠르게 하거나 거의 동시에 구현 하는 것이 좋으며, 디스에이블 시점은 상기 신호 1p보다 빠르게 하거나 거의 동시에 구현하는 것이 바람직하다.

상기한 바와 같이 본 발명의 개선된 차아지 펌프 회로에 따르면, 출력단에 펌핑된 전류가 회로내로 역류하는 현상을 방지하는 것에 의해 차아지 펌프 회로의 동작 효율을 개선하는 효과가 있다. 그러므로, 차아지 펌프 고유의 동작 안정성이 증대된다.

상기한 본 발명은 도면을 중심으로 예를 들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다. 예를 들어, 상기 트랜지스터 기본소자의 드레인 소오스 단자들을 바꾸어 구성할 수 있음은 물론이고, 다이오드를 트랜지스터 대신에 사용할 수 있으며, 사안에 따라 역류방지수단을 포함하는 하나의 단위 차아지 펌프를 직렬 및 또는 병렬로 확장하여 차아지의 펌핑용량을 크게 하는 것이 가능하다. 아울러, 디램, 에스 램, 전기적으로 소거 및 프로그램 가능한 롬등과 같은 반도체 메모리 장치에서 본 발명은 특히 적용되지만 타의 전자 시스템 및 다양한 분야에서 여러 가지 변화와 변형을 가하여 적용 및 응용 가능하다.

Claims (9)

1. 반도체 메모리 장치내에서 인가되는 전원 전압보다 높은 전압을 발생하기 위해, 상기 전원 전압을 게이트 및 드레인/소오스 단자로 수신하고 소오스/드레인 단자를 통해 제1노드상에 초기 전압을 제공하는 제1모오스 트랜지스터와; 미리 설정된 캐패시턴스 값을 가지며, 일측 플레이트가 상기 제1노드에 연결되고 타측 플레이트로는 인가되는 제1발진신호를 수신하는 제1캐패시터와; 상기 제1노드에 게이트 및 소오스/드레인 단자가 연결되어 상기 제1노드의 전류를 자신의 드레인/소오스 단자로 제공하기 위한 제3모오스 트랜지스터와; 상기 제1캐패시터의 상기 캐패시턴스 값보다 낮은 값을 가지며, 상기 제3모오스 트랜지스터의 상기 드레인/소오스 단자인 제2노드에 일측 플레이트가 연결되고 타측 플레이트로는 인가되는 제2발진신호를 수신하는 제2캐패시터와; 상기 제1노드에 드레인/소오스 단자가 연결되고 상기 제2노드에 게이트 단자가 연결되고 출력노드에 소오스/드레인 단자가 연결되어 상기 제2노드의 전압에 응답하여 상기 제1노드상의 전압을 상기 출력노드에 제공하기 위한 제2모오스 트랜지스터를 포함하는 차아지펌프 회로의 전류 역류방지 방법에 있어서; 상기 출력노드에 펌핑전압을 제공하는 상기 제2트랜지스터의 문턱 전압이 낮아진 경우에도 펌핑전압의 전달직후에는 부하를 확실히 개방시키기 위해, 제3발진신호에 대응하여 상기 제2트랜지스터의 게이트에 나타나는 전압 레벨을 접지전압 근방까지 하강시키는 단계를 가짐을 특징으로 하는 방법.
2. 제1항에 있어서, 상기 제3발진신호의 주기는 상기 제1발진신호의 주기와 같고, 상기 제2발진신호의 위상은 상기 제1발진신호의 위상보다 빠르거나 동일함을 특징으로 하는 방법.
3. 제1항에 있어서, 상기 하강시키는 단계는 노말 엔형 모오스 트랜지스터를 사용하여 수행함을 특징으로 하는 방법.
4. 반도체 메모리 장치내에서 인가되는 전원 전압보다 높은 전압을 발생하기 위한 회로에 있어서; 상기 전원 전압을 게이트 및 드레인 단자로 수신하고 소오스 단자를 통해 제1노드상에 초기 전압을 제공하는 제1모오스 트랜지스터와; 미리 설정된 캐패시턴스 값을 가지며, 일측 플레이트가 상기 제1노드에 연결되고 타측 플레이트로는 인가되는 제1발진신호를 수신하는 제1캐패시터와; 상기 제1노드에 게이트 및 소오스 단자가 연결되어 상기 제1노드의 전류를 자신의 드레인 단자로 제공하기 위한 제3모오스 트랜지스터와; 상기 제1캐패시터의 상기 캐패시턴스 값보다 낮은 값을 가지며, 상기 제3모오스 트랜지스터의 상기 드레인 단자인 제2노드에 일측 플레이트가 연결되고 타측 플레이트로는 인가되는 제2발진신호를 수신하는 제2캐패시터와; 상기 제1노드에 드레인 단자가 연결되고 상기 제2노드에 게이트 단자가 연결되고 출력노드에 소오스 단자가 연결되어 상기 제2노드의 전압에 응답하여 상기 제1노드상의 전압을 상기 출력노드에 제공하기 위한 제2모오스 트랜지스터와; 상기 출력노드에 펌핑전압을 제공하는 상기 제2모오스 트랜지스터의 문턱전압이 낮아진 경우에도 펌핑전압의 전달직후에는 부하를 확실히 개방시키기 위해, 제3발진신호에 대응하여 상기 제2트랜지스터의 게이트에 나타나는 전압 레벨을 접지전압 근방까지 하강시키는 역류방지 수단을 가짐을 특징으로 하는 회로.
5. 불휘발성 반도체 메모리 장치내에서 외부로부터 인가되는 전원 전압보다 높은 전압을 발생하기 위한 차아지 펌프 회로에 있어서; 상기 전원 전압을 게이트 및 드레인 단자로 수신하고 소오스 단자를 통해 제1노드상에 초기 전압을 제공하는 제1모오스 트랜지스터와; 미리 설정된 캐패시턴스 값을 가지며, 일측 플레이트가 상기 제1노드에 연결되고 타측 플레이트로는 인가되는 제1발진신호를 수신하는 제1캐패시터와; 상기 제1노드에 게이트 및 드레인 단자가 연결되어 상기 제1노드의 전류를 자신의 소오스 단자로 제공하기 위한 제3모오스 트랜지스터와; 상기 제1캐패시터의 상기 캐패시턴스 값보다 절반이하의 낮은 값을 가지며, 상기 제3모오스 트랜지스터의 상기 소오스 단자인 제2노드에 일측 플레이트가 연결되고 타측 플레이트로는 인가되는 제2발진신호를 수신하는 제2캐패시터와; 상기 제1노드에 드레인 단자가 연결되고 상기 제2노드에 게이트 단자가 연결되고 출력노드에 소오스 단자가 연결되어 상기 제2노드의 전압에 응답하여 상기 제1노드상의 전압을 상기 출력노드에 제공하기 위한 제2모오스 트랜지스터와; 상기 출력노드에 펌핑전압을 제공하는 상기 제2모오스 트랜지스터의 문턱전압이 낮아진 경우에도 펌핑전압의 전달직후에는 상기 출력노드에 연결된 부하를 확실히 개방시키기 위해, 제3발진신호에 대응하여 상기 제2트랜지스터의 게이트에 나타나는 전압레벨을 접지전압 근방까지 하강시키는 셔트 오프 트랜지스터를 가짐을 특징으로 하는 차아지 펌프 회로.
6. 제5항에 있어서, 상기 제3발진신호의 주기는 상기 제1발진신호의 주기와 같고, 상기 제3발진신호의 위상은 상기 제1발진신호의 위상보다 빠름을 특징으로 하는 차아지 펌프 회로.
7. 제6항에 있어서, 상기 제1,2,3모오스 트랜지스터는 각기 일반적인 엔모오스 트랜지스터임을 특징으로 하는 차아지 펌프 회로.
8. 제5항에 있어서, 상기 차아지 펌프회로는 펌핑전압을 증대시키기 위해 상기 출력노드에 상기 제1, 2캐패시터 및 제2,3모오스 트랜지스터와 동일한 소자들을 동일한 구조로 더 가짐을 특징으로 하는 차아지 펌프 회로.
9. 제5항에 있어서, 상기 셔트 오프 트랜지스터는 상기 제2에 한쪽 소오스/드레인이 연결되고, 게이트가 상기 전원전압에 연결되며, 다른쪽 소오스/드레인은 상기 제3발진신호를 수신하는 엔형 모오스 트랜지스터임을 특징으로 하는 차아지 펌프 회로.