KR100206183B1 - 반도체 메모리 장치의 고전압 발생 회로 - Google Patents

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Abstract

본 발명은 바디 효과에 따른 문턱 전압의 상승을 방지함으로서 저 전원 전압에서도 고전압을 발생할 수 있는 반도체 메모리 장치의 고전압 발생 회로에 관한 것이다. 이러한 회로에 의하면, 교대로 형성된 복수개의 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터들 각각의 게이트-소오스가 상호 연결된 접속점에 챠지된 전압을 전압이 순차적으로 범프되는 방향으로 인접한 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터 각각의 벌크에 인가되도록 하였다. 펌핑 동작이 진행됨에 따라 각 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터 각각의 게이트-소오스가 상호 연결된 접속점에 대응되는 벌크의 전압이 상기 각 접속점에 해당되는 전압으로 가변된다. 이로서, 상기 각 MOS 트랜지스터 각각의 소오스와 벌크 사이에 생긴 전압차에 의한 문턱 전압의 상승을 방지할 수 있다. 또한, 각각의 소오스와 벌크간의 전압차를 줄임으로서 상기 각 MOS 트랜지스터의 문턱 전압값은 작아지게 되며, 이로서 저 전원 전압에서도 고전압을 발생시킬 수 있게 된다.

Description

반도체 메모리 장치의 고전압 발생 회로(a circuit of generating a high voltage of semiconductor memory device)
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 바디 효과에 따른 문턱 전압의 상승을 방지함으로서 저 전원 전압에서도 고전압을 발생할 수 있는 반도체 메모리 장치의 고전압 발생 회로에 관한 것이다.
최근의 반도체 공학의 빠른 발전은 많은 전자 제품의 경박단소화를 가능하게 하였으며, 이에 따라 전자 제품내에 사용되는 반도체 메모리 장치에 대한 단일 전원 및 저 전압 동작등의 요구가 크게 대두되고 있다. 그러나, 반도체 메모리 장치의 종류에 따라서는 메모리 셀의 동작 및 기타 회로의 특성상 외부 전원 전압에 비해 상대적으로 높은 전압이 인가되어야만 동작하는 회로를 사용하는 경우가 있을 수 있게 된다. 따라서, 고전압(high voltage)이 필요한 반도체 메모리 장치에 어느 일정한 단일 전원 전압을 입력으로 사용하게 되면, 반도체 메모리 장치의 내부에서 고전압을 발생시킬 수 있는 회로가 필요하게 된다. 이러한 회로의 한 경우로 커패시터에 의한 커플링(coupling) 특성 및 챠지 셰어링(charge sharing) 동작을 이용하여, 외부로부터 인가되는 전원 전압(Vcc)에 비해 상대적으로 높은 전압을 발생시켜 주는 고전압 발생 회로가 있다.
도 1에는 종래의 반도체 메모리 장치의 고전압 발생 회로를 보여주는 회로도가 도시되어 있다.
도 1을 참조하면, 제 1 및 제 2 제어 단자(2, 3)를 통해 각각 외부로부터 제 1 제어 신호(P1) 및 상기 제 1 제어 신호(P1)와 위상이 반전된 제 2 제어 신호(P2)가 인가된다. 전원 전압(Vcc)이 인가되는 전원 단자(1)에 게이트가 연결된 프리 챠지용 MOS 트랜지스터(MN1)는 상기 전원 단자(1)와 접속점(N1) 사이에 소오스-드레인 채널이 연결되어 있다. 상기 각각의 소오스와 게이트가 상호 연결된 복수개의 제 1 챠지 펌프용 MOS 트랜지스터(MN2, MN4, - MNn-1)는 제 1 제어 신호(P1)가 하이 레벨(high level)의 신호로 인가될때, 소오스-드레인 채널이 도통된다. 각각의 소오스와 게이트가 상호 연결된 복수개의 제 2 챠지 펌프용 MOS 트랜지스터(MN3, MN5, - , MNn)는 상기 제 2 제어 신호(P2)가 하이 레벨의 신호로 인가될 때 소오스-드레인 채널이 도통된다. 그리고, 복수개의 커패시터들(C1 - Cn-1)은 상기 제 1 및 제 2 제어 단자(2, 3)와 상기 복수개의 제 1 및 제 2 챠지펌프용 MOS 트랜지스터(MN2, MN4, - MNn-1, MN3, MN5, - , MNn)의 각 게이트 사이에 각각 연결되어 있다. 여기서, 상기 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터들(MN2, MN3, MN4, - , MNn-1, MNn)은, 도 1에 도시된 바와같이, 교대로 구성되어 있다.
도 1에 도시된 바와같이, 외부로부터 전원 전압(Vcc)이 인가되는 전원 단자(1)에 게이트가 연결된 프리 챠지용 MOS 트랜지스터(MN1)는 상기 프리 챠지용 MOS 트랜지스터(MN1)의 문턱 전압(threshold voltage, Vt1)에 해당되는 전압만큼 감소된 전압(Vcc - Vt1)으로 접속점(N1)을 프리 챠지시킨다. 그리고, 도 2에 도시된 제 1 제어 신호(P1)가 하이 레벨로 인가되면, 도 1에 도시된 제 1 챠지 펌프용 MOS 트랜지스터(MN2)의 채널이 도통된다. 이 기간 동안, 상기 제 1 제어 신호(P1)와 위상이 반전되어 인가되는 제 2 제어 신호(P2)에 의해 제 2 챠지 펌프용 MOS 트랜지스터(MN3)의 채널은 부도통된다. 이로서, 상기 제 2 챠지 펌프용 MOS 트랜지스터(MN3)의 게이트와 소오스가 상호 연결된 접속점(N2)에 챠지된 전압 레벨은 다음과 같은 방법에 의해 구할 수 있다. 먼저, 상기 제 1 챠지 펌프용 MOS 트랜지스터(MN2)의 게이트에 연결된 커패시터(C1)와 상기 접속점(N1)의 커패시턴스(C')의 챠지 셰어링에 의한 변수 값(a)을 상기 제 1 제어 신호(P1)의 전압 레벨에 곱한다. 그리고, 상기 제 1 챠지 펌프용 MOS 트랜지스터(MN2)의 문턱 전압(Vt2)만큼 감한 레벨에 해당되는 전압(aVcc - Vt2)과 상기 접속점(N1)의 전압(Vcc - Vt1)을 합한 전압[ (Vcc - Vt1) + (aVcc - Vt2) ]으로 챠지된다. 여기서, 상기 Vt1은 프리챠지용 MOS 트랜지스터(MN1)의 문턱 전압을, Vt2는 제 1 챠지 범프용 MOS 트랜지스터(MN2)의 문턱 전압을 나타낸다. 여기서, 상기 챠지 셰어링에 의한 변수 값(a)은 다음과 같은 수학식 1에 의해 구할 수 있다.
다음, 상기 제 1 제어 신호(P1)가 로우 레벨(low level)로, 그리고 상기 제 2 제어 신호(P2)가 하이 레벨로 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터(MN2, MN3)의 각 게이트에 인가된다. 이로서, 상기 제 2 챠지 펌프용 MOS 트랜지스터(MN3)의 채널이 도통되어 상기 MOS 트랜지스터(MN3)의 게이트와 소오스가 상호 연결된 접속점(N3)은 상기한 바와같은 동일한 방법에 의해 (Vcc - Vt1) + (aVcc - Vt2) + (aVcc - Vt3) 전압으로 챠지된다. 이때, 상기 제 1 챠지 펌프용 MOS 트랜지스터(MN2)의 채널은 부도통되어, 상기 제 2 접속점(N2)으로부터 상기 제 1 접속점(N1)으로 전류가 역류하는 것을 막아주는 역류 방지용 다이오드 역할을 하게 된다. 따라서, 상술한 바와같이, 상기 제 1 제어 신호(P1)와 상기 제 2 제어 신호(P2)에 응답하여 초기에 챠지된 전압(Vcc - Vt1)을 순차적으로 챠지 펌프시킴으로서 고전압을 발생할 수 있다. 상기 회로의 출력 단자(Vout)에는 (Vcc - Vt1) + (aVcc - Vt2) + (aVcc - Vt3) + - - + (aVcc - Vtn)에 해당되는 고전압이 출력된다.
그러나, 상술한 바와같은 반도체 메모리 장치의 고전압 발생 회로에 의하면, 상기 각 MOS 트랜지스터(MN2 - MNn)는 전압이 펌핑(pumping)됨에 따라 상기 각 MOS 트랜지스터(MN2 - MNn)의 벌크와 소오스 사이의 전압차가 커지게 된다. 도 3에 도시된 바와같이, 상기 전압차가 커짐에 따라 바디 효과(body effect, Vt ∝ Vb1/2여기서 상기 벌크 전압(Vb)은 벌크 전압을 의미한다)에 의해 문턱 전압(Vt)이 상승하게 된다. 이에 따라, 반도체 메모리 장치에 필요한 고전압(high voltage)을 발생시키는데 제한이 생긴다. 특히, 저 전원 전압(low Vcc)을 사용하는 반도체 메모리 장치에서는 상기 바디 효과에 의해 상승된 문턱 전압(Vt)이 전원 전압(Vcc)에 비해 상대적으로 높게될 경우 고전압을 발생시킬 수 없는 문제점이 생긴다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 바디 효과에 따른 문턱 전압의 상승을 방지함으로서 저 전원 전압에서도 고전압을 발생할 수 있는 반도체 메모리 장치의 고전압 발생 회로를 제공하는데 있다.
도 1은 종래의 반도체 메모리 장치의 고전압 발생 회로를 보여주는 회로도;
도 2는 종래의 동작 타이밍도;
도 3은 트랜지스터의 소오스-벌크간 전압에 따른 문턱 전압의 변화를 보여주는 곡선도;
도 4는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 고전압 발생 회로를 보여주는 회로도;
도 5는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 고전압 발생 회로의 구성을 개략적으로 보여주는 단면도,
*도면의 주요 부분에 대한 부호 설명
1:전원 단자, 2:제 1 제어 단자, 3:제 2 제어 단자, 10:반도체 기판, 12:제 1 웰 영역, 14:제 2 웰 영역
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 제 1 제어 신호가 인가되는 제 1 제어 단자와, 상기 제 1 제어 신호와 위상이 반전된 제 2 제어 신호가 인가되는 제 2 제어 단자와, 전원 전압이 인가되는 전원 단자에 게이트가 연결되며 상기 전원 단자와 접속점 사이에 소오스-드레인 채널이 연결된 프리 챠지용 MOS 트랜지스터와, 상기 제 1 제어 신호가 소정 레벨일 때 도통되며 각각의 소오스와 게이트가 상호 연결된 복수개의 제 1 챠지 펌프용 MOS 트랜지스터와, 상기 제 2 제어 신호가 소정 레벨일 때 도통되며 각각의 소오스와 게이트가 상호 연결된 복수개의 제 2 챠지 펌프용 MOS 트랜지스터와, 상기 제 1 및 제 2 제어 단자와 상기 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터들의 각 게이트 사이에 각각 연결된 커패시터들로 이루어지고, 상기 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터 각각의 소오스와 게이트가 상호 연결된 각 접속점을 따라 순차적으로 전압이 펌핑되며 상기 복수개의 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터가 교대로 구성되어 있는 반도체 메모리 장치의 고전압 발생 회로에 있어서, 상기 각 제 1 및 제 2 챠지펌프용 MOS 트랜지스터의 게이트와 소오스가 상호 연결된 각 접속점과 상기 프리 챠지용 MOS 트랜지스터를 통해 접속점에 프리 챠지된 소정 레벨의 전압이 순차적으로 펌핑되는 방향으로 인접한 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터 각각의 벌크를 전기적으로 연결시켜 상기 각 접속점에 챠지된 전압을 이에 대응되는 각 벌크에 인가하는 것을 특징으로 한다.
이 회로의 바람직한 실시예에 있어서, 상기 각 MOS 트랜지스터는; 복수개의 제 2 웰 영역이 소정 간격을 두고 형성된 제 1 웰 영역이 반도체 기판에 형성되어 있고, 상기 각 제 2 웰 영역에 채널을 사이에 두고 소오스 및 드레인이 형성되어 있되 상기 채널 상부에 게이트가 형성된 트리플 웰 구조로 형성되는 것을 특징으로 한다.
이와같은 회로에 의해서, 바디 효과에 따른 문턱 전압의 상승을 방지함으로서 저 전원 전압에서도 고전압을 발생할 수 있다.
본 발명의 신규한 반도체 메모리 장치의 고전압 발생 회로는, 도 4를 참조하면, 전원 전압(Vcc)을 접속점(N1)에 프리 챠지시키기 위한 프리 챠지용 MOS 트랜지스터(MN1)와, 각각의 소오스와 게이트가 상호 연결된 복수개의 제 1 및 제 2 챠지 범프용 MOS 트랜지스터들(MN2, MN4, - ,MNn-1, MN3, MN5, - , MNn)과, 복수개의 커패시터들(C1, C2, - , Cn-1)와, 제 1 및 제 2 제어 신호(P1, P2)가 각각 인가되는 제 1 및 제 2 제어 단자(2, 3)로 이루어졌다. 그리고, 상기 각 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터(MN2, MN4, - ,MNn-1, MN3, MN5, - , MNn)는 교대로 구성되어 있다. 상기 각 제 1 및 제 2 챠지펌프용 MOS 트랜지스터(MN2, MN4, - ,MNn-1, MN3, MN5, - , MNn)의 게이트와 소오스가 상호 연결된 각 접속점(MN1, MN3, MN5, - MNn-1, MN2, MN4, MN6, - ,MNn)과 상기 프리 챠지용 MOS 트랜지스터(MN1)를 통해 접속점(N1)에 프리 챠지된 소정 레벨의 전압이 순차적으로 펌핑되는 방향으로 인접한 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터 각각의 벌크를 전기적으로 연결시켜 상기 각 접속점(MN1, MN3, MN5, - MNn-1, MN2, MN4, MN6, - ,MNn)에 챠지된 전압을 이에 대응되는 각 벌크에 인가한다.
이러한 회로에 의하면, 교대로 형성된 복수개의 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터들(MN2, MN4, - ,MNn-1, MN3, MN5, - , MNn) 각각의 게이트-소오스가 상호 연결된 접속점(N2, N4, N6, - , Nn-1, N1, N3, N5, - , Nn)에 챠지된 전압을 전압이 순차적으로 범프되는 방향으로 인접한 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터 각각의 벌크에 인가되도록 하였다. 펌핑 동작이 진행됨에 따라 각 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터(MN2, MN4, - ,MNn-1, MN3, MN5, - , MNn) 각각의 게이트-소오스가 상호 연결된 접속점(N2, N4, N6, - , Nn-1, N1, N3, N5, - , Nn)에 대응되는 벌크의 전압이 상기 각 접속점에 해당되는 전압으로 가변된다. 이로서, 상기 각 MOS 트랜지스터(MN2, MN3, - , MNn-1, MNn) 각각의 소오스와 벌크 사이에 생긴 전압차에 의한 문턱 전압의 상승을 방지할 수 있다. 또한, 각각의 소오스와 벌크간의 전압차를 줄임으로서 상기 각 MOS 트랜지스터(MN2, MN3, - , MNn-1, MNn)의 문턱 전압값은 작아지게 되며, 이로서 저 전원 전압(low Vcc)에서도 고전압(high voltage)을 발생시킬 수 있게 된다.
도 4 내지 도 5에 있어서, 도 1 내지 도 3에 도시된 구성 요소와 동일한 기능을 가지는 구성 요소에 대해서 동일한 참조번호를 병기한다.
도 4에는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 고전압 발생 회로를 보여주는 회로도가 도시되어 있다.
도 4를 참조하면, 제 1 제어 단자(2)와 제 2 제어 단자(3)를 통해 각각 제 1 제어 신호(P1)와 상기 제 1 제어 신호(P1)와 위상이 반전된 제 2 제어 신호(P2)가 인가된다. 전원 전압(Vcc)이 인가되는 전원 단자(1)에 게이트가 연결된 프리챠지용 MOS 트랜지스터(MN1)는 상기 전원 단자(1)와 접속점(N1) 사이에 소오스-드레인 채널이 연결되어 있다. 복수개의 제 1 챠지 펌프용 MOS 트랜지스터(MN2, MN4, - ,MNn-1)는 상기 제 1 제어 신호(P1)가 소정 레벨일 때 도통되며 각각의 소오스와 게이트가 상호 연결되어 있다. 그리고, 복수개의 제 2 챠지 펌프용 MOS 트랜지스터(MN3, MN5, - MNn)는 상기 제 2 제어 신호(P2)가 소정 레벨일 때 도통되며 각각의 소오스와 게이트가 상호 연결되어 있다. 복수개의 커패시터들(C1, C2, C3, - Cn-1)은 상기 제 1 및 제 2 제어 단자(2, 3)와 상기 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터들(MN2, MN4, - ,MNn-1, MN3, MN5, - , MNn)의 각 게이트 사이에 각각 연결되어 있다. 그리고, 상기 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터 각각의 소오스와 게이트가 상호 연결된 각 접속점(N1, N2, N3, - Nn)을 따라 순차적으로 전압이 펌핑되며 상기 복수개의 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터(MN2, MN4, - ,MNn-1, MN3, MN5, - , MNn)가, 도 4에 도시된 바와같이, 교대로 구성되어 있다. 또한, 상기 각 제 1 및 제 2 챠지펌프용 MOS 트랜지스터(MN2, MN4, - ,MNn-1, MN3, MN5, - , MNn)의 게이트와 소오스가 상호 연결된 각 접속점(MN1, MN3, MN5, - MNn-1, MN2, MN4, MN6, - ,MNn)과 상기 프리 챠지용 MOS 트랜지스터(MN1)를 통해 접속점(N1)에 프리 챠지된 소정 레벨의 전압이 순차적으로 펌핑되는 방향으로 인접한 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터 각각의 벌크를 전기적으로 연결되어 있다. 상기 각 접속점(MN1, MN3, MN5, - MNn-1, MN2, MN4, MN6, - ,MNn)에 챠지된 전압을 이에 대응되는 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터의 각 벌크에 인가한다.
도 5에는 본 발명의 바람직한 실시예에 따른 구성을 보여주는 단면도가 도시되어 있다.
도 5를 참조하면, 반도체 기판(10)과 상기 반도체 기판(10)에 형성된 제 1 웰 영역(12)과 상기 제 1 웰 영역(12)에 소정 간격을 두고 형성된 복수개의 제 2 웰 영역(14)과, 상기 각 제 2 웰 영역(14)에 채널(20)을 사이에 두고 형성된 소오스(16) 및 드레인(18)과, 상기 채널(20) 상부에 형성된 게이트(22)로 이루어진 트리플 웰 구조로 형성되어 있다. 그리고, 상기 각 게이트(22)와 제 1 및 제 2 제어 신호(P1, P2)가 인가되는 각 제어 단자(2, 3) 사이에 각각 커패시터(C)가 연결되어 있고, 상기 각 제 2 웰 영역(14)에 형성된 소오스(16)가 하나의 제 2 웰 영역(14)을 사이에 두고 형성된 다른 제 2 웰 영역(14)에 전기적으로 연결되어 있다. 상기 각 제 2 웰 영역(14)에 형성된 각 게이트(22)는 인접한 제 2 웰 영역(14)의 드레인(18)에 전기적으로 연결되어 있다.
이하 본 발명의 바람직한 실시예에 따른 참조 도면 도 4 내지 도 5에 의거하여 상세히 설명한다.
도 4에 도시된 본 발명에 따른 고전압 발생 회로는, 각 MOS 트랜지스터의 벌크를 그라운드(Vss)나 전원 전압(Vcc)등의 일정한 레벨의 전압이 아닌 상기 각 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터(MN2, MN4, - MNn-1, MN3, MN5, - , MNn) 각각의 게이트와 소오스가 상호 연결된 각 접속점(N1, N3, - , Nn-1, N2, N4, - , Nn)에 펌핑(pumping)된 전압으로 인가되도록 한 것이다. 이로서, 상기 트랜지스터(MN4)의 소오스-벌크 전압(Vsb)을 감소시킴으로서 문턱 전압(Vt)이 상승하는 것을 억제시킬 수 있다. 여기서, 상기 문턱 전압(Vt)은 바디 효과(body effect, Vt ∝ Vb1/2)에 의해 가변되며, 도 4의 각 제어 단자(2, 3)에 인가되는 제어 신호들(P1, P2)은 도 2에 도시된 제 1 및 제 2 제어 신호(P1, P2)와 동일한 펄스 신호를 이용한다.
도 4에 도시된 바와같이, 외부로부터 전원 전압(Vcc)이 인가되는 전원 단자(1)에 게이트가 연결된 프리 챠지용 MOS 트랜지스터(MN1)는 상기 프리 챠지용 MOS 트랜지스터(MN1)의 문턱 전압(threshold voltage, Vt1)에 해당되는 전압만큼 감소된 전압(Vcc - Vt1)으로 접속점(N1)을 프리 챠지시킨다. 그리고, 도 2에 도시된 제 1 제어 신호(P1)가 하이 레벨로 인가되면 도 1에 도시된 제 1 챠지 펌프용 MOS 트랜지스터(MN2)의 채널이 도통된다. 이 기간 동안, 상기 제 1 제어 신호(P1)와 위상이 반전되어 인가되는 제 2 제어 신호(P2)에 의해 제 2 챠지 펌프용 MOS 트랜지스터(MN3)의 채널은 부도통된다. 이로서, 상기 제 2 챠지 펌프용 MOS 트랜지스터(MN3)의 게이트와 소오스가 상호 연결된 접속점(N2)에 챠지된 전압 레벨은 다음과 같은 방법에 의해 구할 수 있다. 먼저, 상기 제 1 챠지 펌프용 MOS 트랜지스터(MN2)의 게이트에 연결된 커패시터(C1)와 상기 접속점(N1)의 커패시턴스(C')의 챠지 셰어링에 의한 변수 값(a)을 상기 제 1 제어 신호(P1)의 전압 레벨에 곱한다. 그리고, 상기 제 1 챠지 펌프용 MOS 트랜지스터(MN2)의 문턱 전압(Vt2)만큼 감한 레벨에 해당되는 전압(aVcc - Vt2)과 상기 접속점(N1)의 전압(Vcc - Vt1)을 합한 전압[ (Vcc - Vt1) + (aVcc - Vt2) ]으로 챠지된다. 여기서, 상기 챠지 셰어링에 의한 변수 값(a)은 종래 기술에서 기술한 바와같은 수학식 1에 의해 구할 수 있다.
다음, 상기 제 1 제어 신호(P1)가 로우 레벨(low level)로, 그리고 상기 제 2 제어 신호(P2)가 하이 레벨로 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터(MN2, MN3)의 각 게이트에 인가된다. 상기 제 2 챠지 펌프용 MOS 트랜지스터(MN3)의 채널이 도통되어 상기 MOS 트랜지스터(MN3)의 게이트와 소오스가 상호 연결된 접속점(N3)은, 상기한 바와같은 동일한 방법에 의해 (Vcc - Vt1) + (aVcc - Vt2) + (aVcc - Vt3) 전압으로 챠지된다. 이때, 상기 제 1 챠지 펌프용 MOS 트랜지스터(MN2)의 채널은 부도통되어, 상기 제 2 접속점(N2)으로부터 상기 제 1 접속점(N1)으로 전류가 역류하는 것을 막아주는 역류 방지용 다이오드 역할을 하게 된다. 그리고, 상기 제 1 챠지 펌프용 MOS 트랜지스터(MN2)의 게이트-소오스가 상호 연결된 접속점(N1)에 챠지된 전압(Vcc - Vt1)을 이에 대응되는 상기 제 1 챠지 펌프용 MOS 트랜지스터(MN4)의 벌크에 인가함으로서 소오스와 벌크 사이에 생기는 전압차를 방지할 수 있다. 따라서, 상술한 바와같이, 상기 제 1 제어 신호(P1)와 상기 제 2 제어 신호(P2)에 응답하여 초기에 챠지된 전압(Vcc - Vt1)을 순차적으로 챠지 펌프시킴으로서 고전압을 발생할 수 있다. 상기 회로의 출력 단자(Vout)에는 (Vcc - Vt1) + (aVcc - Vt2) + (aVcc - Vt3) + - - + (aVcc - Vtn)에 해당되는 고전압이 출력된다.
여기서, 상기 각 제 1 및 제 2 챠지펌프용 MOS 트랜지스터(MN2, MN4, - ,MNn-1, MN3, MN5, - , MNn)의 게이트와 소오스가 상호 연결된 각 접속점(MN1, MN3, MN5, - MNn-1, MN2, MN4, MN6, - ,MNn)과 상기 프리 챠지용 MOS 트랜지스터(MN1)를 통해 접속점(N1)에 프리 챠지된 소정 레벨의 전압이 순차적으로 펌핑되는 방향으로 인접한 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터 각각의 벌크를 전기적으로 연결시켰다. 왜냐하면, 상기 게이트-소오스가 상호 연결된 각 접속점(MN1, MN3, MN5, - MNn-1, MN2, MN4, MN6, - ,MNn)에 대응되는 각 벌크를 동일한 위상으로 동작시킴으로서 소오스-벌크간 전압이 감소되도록 하기 위한 것이다. 만약, 상기 각 벌크에 인가되는 각 접속점(MN1, MN3, MN5, - MNn-1, MN2, MN4, MN6, - ,MNn)의 전압의 위상이 동일하지 않게 되면, 복수개의 제 2 웰 영역(14)이 형성된 제 1 웰 영역(12)과 상기 제 2 웰 영역(14)의 소오스(16) 및 드레인(18)의 접합간에 P-N forward case가 발생하게 된다.
또한, 펌핑 동작이 진행됨에 따라 각 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터(MN2, MN4, - ,MNn-1, MN3, MN5, - , MNn)의 각 접속점(MN1, MN3, MN5, - MNn-1, MN2, MN4, MN6, - ,MNn)에 대응되는 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터의 각 벌크 전압이 가변됨으로서, 상기 각 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터의 문턱 전압값이 작아지게 된다. 따라서, 저 전원 전압(low Vcc)에서도 고전압(high voltage)을 발생시킬 수 있게 된다. 그리고, 본 발명에 따른 고전압 발생 회로를 구성하고 있는 각 MOS 트랜지스터는, 도 5에 도시된 바와같이, 트리플 웰 구조로 구현될 수 있다. 즉, 반도체 기판(10)에 제 1 웰 영역(12)을 형성한 후, 상기 제 1 웰 영역(12)에 소정 간격을 두고 복수개의 MOS 트랜지스터들을 형성하기 위한 제 2 웰 영역(14)을 포켓 웰(pocket well)로 형성하였다. 따라서, 이러한 방법으로 p-n 다이오드의 forward case를 방지할 수 있고, 저 전원 전압(low Vcc)에서도 높은 효율의 고전압 을 발생시킬 수 있게 된다. 또한, 반도체 기판(10), 제 1 및 제 2 웰 영역(12, 14) 그리고 소오스(16) 및 드레인(18)의 각 도전형을 변화시킴으로서 음의 고전압과 양의 고전압 모두 발생시킬 수 있다.
상술한 바와같이, 교대로 형성된 복수개의 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터들 각각의 게이트-소오스가 상호 연결된 접속점에 챠지된 전압을 전압이 순차적으로 범프되는 방향으로 인접한 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터 각각의 벌크에 인가되도록 하였다. 펌핑 동작이 진행됨에 따라 각 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터 각각의 게이트-소오스가 상호 연결된 접속점에 대응되는 벌크의 전압이 상기 각 접속점에 해당되는 전압으로 가변된다. 이로서, 상기 각 MOS 트랜지스터 각각의 소오스와 벌크 사이에 생긴 전압차에 의한 문턱 전압의 상승을 방지할 수 있다. 또한, 각각의 소오스와 벌크간의 전압차를 줄임으로서 상기 각 MOS 트랜지스터의 문턱 전압값은 작아지게 되며, 이로서 저 전원 전압에서도 고전압을 발생시킬 수 있게 된다.

Claims (2)

  1. 제 1 제어 신호(P1)가 인가되는 제 1 제어 단자(2)와, 상기 제 1 제어 신호(P1)와 위상이 반전된 제 2 제어 신호(P2)가 인가되는 제 2 제어 단자(3)와, 전원 전압(Vcc)이 인가되는 전원 단자(1)에 게이트가 연결되며 상기 전원 단자(1)와 접속점(N1) 사이에 소오스-드레인 채널이 연결된 프리챠지용 MOS 트랜지스터(MN1)와, 상기 제 1 제어 신호(P1)가 소정 레벨일 때 도통되며 각각의 소오스와 게이트가 상호 연결된 복수개의 제 1 챠지 펌프용 MOS 트랜지스터(MN2, MN4, - ,MNn-1)와, 상기 제 2 제어 신호(P2)가 소정 레벨일 때 도통되며 각각의 소오스와 게이트가 상호 연결된 복수개의 제 2 챠지 펌프용 MOS 트랜지스터(MN3, MN5, - MNn)와, 상기 제 1 및 제 2 제어 단자(2, 3)와 상기 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터들(MN2, MN4, - ,MNn-1, MN3, MN5, - , MNn)의 각 게이트 사이에 각각 연결된 커패시터들(C1, C2, C3, - Cn-1)로 이루어지고, 상기 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터 각각의 소오스와 게이트가 상호 연결된 각 접속점(N1, N2, N3, - Nn)을 따라 순차적으로 전압이 펌핑되며 상기 복수개의 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터(MN2, MN4, - ,MNn-1, MN3, MN5, - , MNn)가 교대로 구성되어 있는 반도체 메모리 장치의 고전압 발생 회로에 있어서,
    상기 각 제 1 및 제 2 챠지펌프용 MOS 트랜지스터(MN2, MN4, - ,MNn-1, MN3, MN5, - , MNn)의 게이트와 소오스가 상호 연결된 각 접속점(MN1, MN3, MN5, - MNn-1, MN2, MN4, MN6, - ,MNn)과 상기 프리 챠지용 MOS 트랜지스터(MN1)를 통해 접속점(N1)에 프리 챠지된 소정 레벨의 전압이 순차적으로 펌핑되는 방향으로 인접한 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터 각각의 벌크를 전기적으로 연결시켜 상기 각 접속점(MN1, MN3, MN5, - MNn-1, MN2, MN4, MN6, - ,MNn)에 챠지된 전압을 이에 대응되는 각 벌크에 인가하는 것을 특징으로 하는 반도체 메모리 장치의 고전압 발생 회로.
  2. 제 1 항에 있어서,
    상기 각 MOS 트랜지스터(MN1, MN2, MN3, - MNn-1, MNn)는; 복수개의 제 2 웰 영역(14)이 소정 간격을 두고 형성된 제 1 웰 영역(12)이 반도체 기판(10)에 형성되어 있고, 상기 각 제 2 웰 영역(14)에 채널(20)을 사이에 두고 소오스(16) 및 드레인(18)이 형성되어 있되 상기 채널(20) 상부에 게이트(22)가 형성된 트리플 웰 구조로 형성되는 것을 특징으로 하는 반도체 메모리 장치의 고전압 발생 회로.
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