JPH03205683A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03205683A JPH03205683A JP2280676A JP28067690A JPH03205683A JP H03205683 A JPH03205683 A JP H03205683A JP 2280676 A JP2280676 A JP 2280676A JP 28067690 A JP28067690 A JP 28067690A JP H03205683 A JPH03205683 A JP H03205683A
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- 239000004065 semiconductor Substances 0.000 title claims description 72
- 230000010355 oscillation Effects 0.000 claims description 77
- 239000003990 capacitor Substances 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 33
- 230000007704 transition Effects 0.000 claims description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 230000001960 triggered effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 10
- 238000009792 diffusion process Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 230000006378 damage Effects 0.000 description 6
- 230000005684 electric field Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 101100278585 Dictyostelium discoideum dst4 gene Proteins 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
- H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
- H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/205—Substrate bias-voltage generators
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、電源電位または接地電位を超える電位を発生
する回路を有する半導体集積回路装置に関する。
する回路を有する半導体集積回路装置に関する。
（従来の技術）
一般に半導体集積回路装置においては、電源電位を超え
る高電圧を発生する回路や、接地電位を超える低電圧を
発生する回路を組み込むことが多い。例えば、半導体メ
モリ回路においては、メモリ回路へのデータの書き込み
電位として、電源電位より高い電位を与える必要がある
。一方、ラッチアップと呼ばれる異常現象の防止や、浮
遊接合容量を低減するために、半導体集積回路中に基板
電位発生回路を組み込み、この基板電位発生回路から発
生される接地電位より低い電圧を半導体基板に供給する
ことが多い。
る高電圧を発生する回路や、接地電位を超える低電圧を
発生する回路を組み込むことが多い。例えば、半導体メ
モリ回路においては、メモリ回路へのデータの書き込み
電位として、電源電位より高い電位を与える必要がある
。一方、ラッチアップと呼ばれる異常現象の防止や、浮
遊接合容量を低減するために、半導体集積回路中に基板
電位発生回路を組み込み、この基板電位発生回路から発
生される接地電位より低い電圧を半導体基板に供給する
ことが多い。
第１３図は従来の電源電圧以上の高電圧を発生する半導
体集積回路装置のメモリ回路の例を示している。第１３
図において、２１は発振回路、２２はチャージポンプ回
路、２３はメモリセルである。第１４図は第１３図のノ
ードＡ−Ｅの電圧波形を示すタイミングチャートである
。
体集積回路装置のメモリ回路の例を示している。第１３
図において、２１は発振回路、２２はチャージポンプ回
路、２３はメモリセルである。第１４図は第１３図のノ
ードＡ−Ｅの電圧波形を示すタイミングチャートである
。
次に、第１３図および第１４図に従ってその動作を説明
する。入力端子Ａには、一般にＲＡＳあるいはチップイ
ネーブル信号と呼ばれるクロック信号が供給される。入
力端子八の電位がハイレベルになると、インバータ１１
＋１ １−によってＭＯＳトランジスタＱ Ｗ ｌ
ｌ Ｑ Ｉ ｌがオンし、インバータＩＩＩによってＭ
ＯＳトランジスタＱ ｔ ｔがオフする。その結果、出
力端子Ｂは、ＭＯＳトランジスタＱ １ １およびダイ
オードｄ ＩＩの順方向電位を無視すると、出力端子Ｂ
の電位は、電源電位Ｖ０。よりＭＯＳトランジスタＱ
ｓ ＋のしきい値電圧（以下、■，。１という）だけ低
い電圧Ｖ０。−ＶＴ Ｑ ＋となる。この電位ＶＣｏ−
ＶＴＱ，が、ＭＯＳトランジスタＱ ｊ ４とキャパシ
タＣ３３で構成されるメモリセル２３に供給される。こ
の時仮にビットライン（ＢＬ）の電位が電源電圧■。。
する。入力端子Ａには、一般にＲＡＳあるいはチップイ
ネーブル信号と呼ばれるクロック信号が供給される。入
力端子八の電位がハイレベルになると、インバータ１１
＋１ １−によってＭＯＳトランジスタＱ Ｗ ｌ
ｌ Ｑ Ｉ ｌがオンし、インバータＩＩＩによってＭ
ＯＳトランジスタＱ ｔ ｔがオフする。その結果、出
力端子Ｂは、ＭＯＳトランジスタＱ １ １およびダイ
オードｄ ＩＩの順方向電位を無視すると、出力端子Ｂ
の電位は、電源電位Ｖ０。よりＭＯＳトランジスタＱ
ｓ ＋のしきい値電圧（以下、■，。１という）だけ低
い電圧Ｖ０。−ＶＴ Ｑ ＋となる。この電位ＶＣｏ−
ＶＴＱ，が、ＭＯＳトランジスタＱ ｊ ４とキャパシ
タＣ３３で構成されるメモリセル２３に供給される。こ
の時仮にビットライン（ＢＬ）の電位が電源電圧■。。
であると、キャパシタ０．３に安定にデータを書き込む
ことができない。そこで発振回路２１およびチャージポ
ンプ回路２２によって、出力端子Ｂの電位を電源電位ｖ
ｃｃ以上の高電位に昇圧する。
ことができない。そこで発振回路２１およびチャージポ
ンプ回路２２によって、出力端子Ｂの電位を電源電位ｖ
ｃｃ以上の高電位に昇圧する。
すなわち、入力端子Ａの電位がハイレベルになり、それ
によってＭＯＳトランジスタＱ．がオンすると、インバ
ータｌｅｍ〜１２．およびＭＯＳｈランジスタＱ．から
なる発振回路が発振動作を開始し、出力ノードＣに、電
源電位■。。と接地電位Ｏ■の間で変化する発振出力が
得られる。チャージポンプ回路２２のノードＤの電位は
、発振回路２１の停止時には電源電位Ｖ。。である。但
し、ダイオードｄ ｌｌの順方向電圧は無視する。この
状態で発振回路２１が発振動作を開始し、最初の発振周
期で電源電位■。。がキャパシタＣ Ｉ ＋を介してノ
ードＤに印加されると、ノードＤの電位は理想的には電
源電位ｖ０。の２倍、すなわち２Ｖ，ｃまで昇圧される
。
によってＭＯＳトランジスタＱ．がオンすると、インバ
ータｌｅｍ〜１２．およびＭＯＳｈランジスタＱ．から
なる発振回路が発振動作を開始し、出力ノードＣに、電
源電位■。。と接地電位Ｏ■の間で変化する発振出力が
得られる。チャージポンプ回路２２のノードＤの電位は
、発振回路２１の停止時には電源電位Ｖ。。である。但
し、ダイオードｄ ｌｌの順方向電圧は無視する。この
状態で発振回路２１が発振動作を開始し、最初の発振周
期で電源電位■。。がキャパシタＣ Ｉ ＋を介してノ
ードＤに印加されると、ノードＤの電位は理想的には電
源電位ｖ０。の２倍、すなわち２Ｖ，ｃまで昇圧される
。
この電位２Ｖ，。は、ダイオードｄ，．を介してノード
Ｅに伝えられるため、ノードＥの電位も２Ｖｃ０となる
。その結果、出力端子Ｂの電位も、理想的には２Ｖ０。
Ｅに伝えられるため、ノードＥの電位も２Ｖｃ０となる
。その結果、出力端子Ｂの電位も、理想的には２Ｖ０。
−■，。，まで昇圧される。以下、発振回路２ｌの発振
周期毎に同様の動作が繰り返され、出力端子Ｂの電位が
電源電位Ｖ０。より高い電位に昇圧されていく。実際に
は、半導体集積回路内の様々なリーク電流のため、昇圧
後の電圧はある一定値で飽和し、最終的に出力端子Ｂの
電位は第１４図のＢに示すように、電源電位ｖｃｃより
高い電位に保たれる。このようにして昇圧された電位を
、メモリセル２３のＭＯＳトランジスタＱ ｌ ４のゲ
ート電極に印加することにより、キャパシタＣ．．に対
して安定にデータを書き込むことが可能となる。
周期毎に同様の動作が繰り返され、出力端子Ｂの電位が
電源電位Ｖ０。より高い電位に昇圧されていく。実際に
は、半導体集積回路内の様々なリーク電流のため、昇圧
後の電圧はある一定値で飽和し、最終的に出力端子Ｂの
電位は第１４図のＢに示すように、電源電位ｖｃｃより
高い電位に保たれる。このようにして昇圧された電位を
、メモリセル２３のＭＯＳトランジスタＱ ｌ ４のゲ
ート電極に印加することにより、キャパシタＣ．．に対
して安定にデータを書き込むことが可能となる。
第１５図は従来の接地電位より低い基板電圧を発生する
半導体集積回路装置の例を示すものである。
半導体集積回路装置の例を示すものである。
第１６図は第１５図のノードｘ，ｙ，ｚの電圧波形を示
すタイミングチャートである。
すタイミングチャートである。
次に、第１５図および第１６図に従ってその動作を説明
する。ループ状に接続されたインバータｊ３〜Ｊ ｓｓ
は自励の発振回路を構成しており、ノードＸには第１６
図に示すように電源電位Ｖ０。と接地電位Ｏｖの間で変
化する発振出力が得られる。キャパシタＣ．１，ダイオ
ードＤ ｔｉｔ Ｄｍｓはチャージポンプ回路を構成し
ている。今、仮に、ノードＹの電位が○Ｖであったとす
る。ノードＸの電位がｔ源電位■。。になると、キャパ
シタＣ ａ ｌ Ｉを介してノードＹの電位も電源電位
Ｖ０。になろうとするが、ダイオードＤ．が導通ずるた
め、ノードＹの電位はＯｖのままである。但し、ダイオ
ードＤ３．の順方向電位は無視する。このときノードＺ
、すなわち半導体基板電位もＯｖである。次にノードＸ
の電位が電源電位■。。から接地電位ｏＶに変化すると
、ダイオードＤ ｌ ｌが導通し、ノードＺの電位を下
げる。その結果、ノードＹの電位はーＶ。。
する。ループ状に接続されたインバータｊ３〜Ｊ ｓｓ
は自励の発振回路を構成しており、ノードＸには第１６
図に示すように電源電位Ｖ０。と接地電位Ｏｖの間で変
化する発振出力が得られる。キャパシタＣ．１，ダイオ
ードＤ ｔｉｔ Ｄｍｓはチャージポンプ回路を構成し
ている。今、仮に、ノードＹの電位が○Ｖであったとす
る。ノードＸの電位がｔ源電位■。。になると、キャパ
シタＣ ａ ｌ Ｉを介してノードＹの電位も電源電位
Ｖ０。になろうとするが、ダイオードＤ．が導通ずるた
め、ノードＹの電位はＯｖのままである。但し、ダイオ
ードＤ３．の順方向電位は無視する。このときノードＺ
、すなわち半導体基板電位もＯｖである。次にノードＸ
の電位が電源電位■。。から接地電位ｏＶに変化すると
、ダイオードＤ ｌ ｌが導通し、ノードＺの電位を下
げる。その結果、ノードＹの電位はーＶ。。
付近まで低下する。このとき、ダイオードＤ３，は非導
通であるため、ノードＹの電位は−Ｖｏ０に保たれてい
る。このため、ダイオードＤ １ ＋を介してノードＺ
の電位がＯｖからほぼ−Ｖ０。付近まで降圧される。そ
の後、ノードＺの電位は、抵抗γ．に流れるリーク電流
によって、−Ｖ０。付近から次第にＯＶに向って上昇す
るが、その過程で再びノードＸの電位がＯｖに低下する
ため、前述と同様の動作によってノードＺの電位も再び
−Ｖ０。付近まで引き下げられる。このような動作を繰
り返すことによって、ノードＺの電位は接地電位のＯｖ
よりも低い平均電位■６に維持される。この電位■．を
半導体基板に基板電圧として印加することにより、ラッ
チアップの防止や、接合容量の低減による高速化を図る
ことが可能となる。
通であるため、ノードＹの電位は−Ｖｏ０に保たれてい
る。このため、ダイオードＤ １ ＋を介してノードＺ
の電位がＯｖからほぼ−Ｖ０。付近まで降圧される。そ
の後、ノードＺの電位は、抵抗γ．に流れるリーク電流
によって、−Ｖ０。付近から次第にＯＶに向って上昇す
るが、その過程で再びノードＸの電位がＯｖに低下する
ため、前述と同様の動作によってノードＺの電位も再び
−Ｖ０。付近まで引き下げられる。このような動作を繰
り返すことによって、ノードＺの電位は接地電位のＯｖ
よりも低い平均電位■６に維持される。この電位■．を
半導体基板に基板電圧として印加することにより、ラッ
チアップの防止や、接合容量の低減による高速化を図る
ことが可能となる。
このように、従来の半導体集積回路装置においては、電
源電位あるいは接地電位を超える電位を発生させ、それ
らの電位を半導体集積回路所定のノードに印加すること
によって動作の安定化や高速化を図っている。
源電位あるいは接地電位を超える電位を発生させ、それ
らの電位を半導体集積回路所定のノードに印加すること
によって動作の安定化や高速化を図っている。
（発明が解決しようとする課題）
ところで、半導体集積回路装置の電源電位は、標準の電
源電位（たとえば５Ｖ）±１０％程度の範囲内に設定さ
れるが、その他に最大定格電圧（たとえば７Ｖ）が定め
られており、最大定格電圧内の電源電位が供給されたと
きの動作を保証するのが通例である。具体的には、半導
体集積回路装置の試験時に最大定格電圧に近い電源電圧
を供給したり、半導体集積回路装置を特殊な用途に用い
たときに、最大定格電圧に近い電源電圧を供給すること
がある。更には、何らかの異常動作によって最大定格電
圧に近い電源電圧が半導体集積回路装置に供給されるこ
ともある。
源電位（たとえば５Ｖ）±１０％程度の範囲内に設定さ
れるが、その他に最大定格電圧（たとえば７Ｖ）が定め
られており、最大定格電圧内の電源電位が供給されたと
きの動作を保証するのが通例である。具体的には、半導
体集積回路装置の試験時に最大定格電圧に近い電源電圧
を供給したり、半導体集積回路装置を特殊な用途に用い
たときに、最大定格電圧に近い電源電圧を供給すること
がある。更には、何らかの異常動作によって最大定格電
圧に近い電源電圧が半導体集積回路装置に供給されるこ
ともある。
第１３図、第１５図に示す従来の半導体集積回路装置に
おいて、標準の電源電位（たとえば５Ｖ）を超える最大
定格電圧（たとえば７Ｖ）に近い電源電位が供給される
と、半導体集積回路装置の信頼性が低下するという問題
がある。
おいて、標準の電源電位（たとえば５Ｖ）を超える最大
定格電圧（たとえば７Ｖ）に近い電源電位が供給される
と、半導体集積回路装置の信頼性が低下するという問題
がある。
たとえば、第１３図において、標準の電源電位（５ｖ）
が供給されている場合は、前述の動作によって出力端子
Ｂの電位が７Ｖ程度まで昇圧されているが、最大定格電
圧（７■）に近い過度の電源電圧が供給されると、同様
の動作によって出力端子Ｂの電位がＩＯＶ近くまで昇圧
されることがある。
が供給されている場合は、前述の動作によって出力端子
Ｂの電位が７Ｖ程度まで昇圧されているが、最大定格電
圧（７■）に近い過度の電源電圧が供給されると、同様
の動作によって出力端子Ｂの電位がＩＯＶ近くまで昇圧
されることがある。
このような高電圧がＭＯＳトランジスタＱ ｔ ａのゲ
ート電極に印加されると、ＰＮ接合に強電界が加わり、
動作の安定性が損われる。またゲート酸化膜に強電界が
加わることによってゲート酸化膜が破壊されることもあ
り得る。
ート電極に印加されると、ＰＮ接合に強電界が加わり、
動作の安定性が損われる。またゲート酸化膜に強電界が
加わることによってゲート酸化膜が破壊されることもあ
り得る。
また、第１５図においても同様の問題が発生する。
その理由は次の通りである。第１５図のインバータｊ
ＩＩ〜ｊ，．からなる発振回路の発振出力のパルス幅は
、各インバータＪ３，〜Ｊ ａａにおける遅延時間の総
和によって決まる。各インバータｊ １１〜ｊ１。
ＩＩ〜ｊ，．からなる発振回路の発振出力のパルス幅は
、各インバータＪ３，〜Ｊ ａａにおける遅延時間の総
和によって決まる。各インバータｊ １１〜ｊ１。
の遅延時間は、電源電位の大きさに依存し、電源電位が
高くなるほどスイッチング速度が上がり、遅延時間が短
くなる。すなわち、発振出力のパルス幅が狭くなり、発
振周波数が高くなる。それに応じて第１５図のノードＺ
の電位（すなわち基板電位）が低くなる。言いかえれば
、最大定格電圧に近い過度の電源電位が供給されると、
第１５図の基板電圧発生回路から半導体基板に印加され
る電圧が一層低くなる。このようにして半導体基板に過
度の低電圧が印加されると、半導体集積回路装置内のＭ
ＯＳデバイスのＰＮ接合やゲート酸化膜に強電界が加わ
り、ゲート酸化膜破壊等の問題をひき起こす。
高くなるほどスイッチング速度が上がり、遅延時間が短
くなる。すなわち、発振出力のパルス幅が狭くなり、発
振周波数が高くなる。それに応じて第１５図のノードＺ
の電位（すなわち基板電位）が低くなる。言いかえれば
、最大定格電圧に近い過度の電源電位が供給されると、
第１５図の基板電圧発生回路から半導体基板に印加され
る電圧が一層低くなる。このようにして半導体基板に過
度の低電圧が印加されると、半導体集積回路装置内のＭ
ＯＳデバイスのＰＮ接合やゲート酸化膜に強電界が加わ
り、ゲート酸化膜破壊等の問題をひき起こす。
本発明はこのような従来の問題を解決する半導体集積回
路装置を提供するものである。
路装置を提供するものである。
本発明の第１の目的は、電源電位を超える高電圧を発生
する回路を内蔵する半導体集積回路装置において、標準
の電源電位を超える過大な電源電位が外部から供給され
たときに、高電圧を自動的に制御することにある。
する回路を内蔵する半導体集積回路装置において、標準
の電源電位を超える過大な電源電位が外部から供給され
たときに、高電圧を自動的に制御することにある。
本発明の第２の目的は、接地電位を超える低電圧を発生
し、この低電圧を基板電圧として半導体基板に印加する
回路を内蔵する半導体集積回路装置において、標準の電
源電位を超える過大な電源電位が外部から供給されたと
きに、基板電圧を自動的に制御し、半導体基板に極端な
低電圧が印加されるのを防止することにある。
し、この低電圧を基板電圧として半導体基板に印加する
回路を内蔵する半導体集積回路装置において、標準の電
源電位を超える過大な電源電位が外部から供給されたと
きに、基板電圧を自動的に制御し、半導体基板に極端な
低電圧が印加されるのを防止することにある。
本発明の第３の目的は、電源電位を超える高電圧あるい
は接地電位を超える低電圧を発生する回路を内蔵する半
導体集積回路装置において、標準の電源電位を超える過
大な電源電位が外部から供給されたときに、上記高電圧
および低電圧の絶対値を小さくすることにある。
は接地電位を超える低電圧を発生する回路を内蔵する半
導体集積回路装置において、標準の電源電位を超える過
大な電源電位が外部から供給されたときに、上記高電圧
および低電圧の絶対値を小さくすることにある。
（課題を解決するための手段）
本発明は上記目的を達成するため、半導体集積回路装置
は、電源電位と接地電位の間の電圧範囲を超える高電圧
あるいは低電圧を発生する回路と、外部から供給される
電源電位が高くなったときに複数の内部信号間相互の遷
移タイミングの時間差が小さくなるような複数の内部記
号を発生する回路を備え、上記複数の内部信号を用いて
上記高電圧あるいは低電圧の絶対値を小さくするように
構成したものである。
は、電源電位と接地電位の間の電圧範囲を超える高電圧
あるいは低電圧を発生する回路と、外部から供給される
電源電位が高くなったときに複数の内部信号間相互の遷
移タイミングの時間差が小さくなるような複数の内部記
号を発生する回路を備え、上記複数の内部信号を用いて
上記高電圧あるいは低電圧の絶対値を小さくするように
構成したものである。
（作 用）
したがって、このようにすることにより、標準の電源電
位を超える最大定格電位に近い過大な電源電位が外部か
ら供給されたとき、自動的に高電圧あるいは低電圧の絶
対値を小さくすることができる。その結果、ＰＮ接合に
強電界が加わることによる動作不良や、ゲート酸化膜の
破壊等を確実に防止し、半導体集積回路装置に信頼性を
高めることができる。
位を超える最大定格電位に近い過大な電源電位が外部か
ら供給されたとき、自動的に高電圧あるいは低電圧の絶
対値を小さくすることができる。その結果、ＰＮ接合に
強電界が加わることによる動作不良や、ゲート酸化膜の
破壊等を確実に防止し、半導体集積回路装置に信頼性を
高めることができる。
（実施例）
第１図は本発明の第１の実施例における半導体集積回路
装置の回路を示すものであって、半導体メモリ回路にお
いて、電源電位以上の電位を発生する高電圧発生回路を
示している。第２図は第１図の各ノードの波形を示すタ
イミングチャードである。第１図において、ｌは発振回
路であってインバータｉ．〜ｉ．とＭＯＳトランジスタ
Ｑ．， Ｑ．からなる。２はチャージポンプ回路であっ
てダイオードｄ３〜ｄ．と容量Ｃ，で構成される。３は
ラッチ回路であってＮＯＲゲートＲ，， Ｒ，と容量Ｃ
１で構成される。４はメモリセルで容量Ｃ．とＭ○Ｓト
ランジスタＱ４で構成される。
装置の回路を示すものであって、半導体メモリ回路にお
いて、電源電位以上の電位を発生する高電圧発生回路を
示している。第２図は第１図の各ノードの波形を示すタ
イミングチャードである。第１図において、ｌは発振回
路であってインバータｉ．〜ｉ．とＭＯＳトランジスタ
Ｑ．， Ｑ．からなる。２はチャージポンプ回路であっ
てダイオードｄ３〜ｄ．と容量Ｃ，で構成される。３は
ラッチ回路であってＮＯＲゲートＲ，， Ｒ，と容量Ｃ
１で構成される。４はメモリセルで容量Ｃ．とＭ○Ｓト
ランジスタＱ４で構成される。
次に、第１図および第２図に従ってその動作を説明する
。
。
第１図において、入力端子Ａより後段の回路は、第１３
図に示した従来の高電圧発生回路と実値的に等価な回路
である。入力端子φ１には、ＲＡＳあるいはチップイネ
ーブル信号と呼ばれるクロック信号が供給される。入力
端子φ，の電位がハイレベル（すなわち電源電位Ｖ０。
図に示した従来の高電圧発生回路と実値的に等価な回路
である。入力端子φ１には、ＲＡＳあるいはチップイネ
ーブル信号と呼ばれるクロック信号が供給される。入力
端子φ，の電位がハイレベル（すなわち電源電位Ｖ０。
）になると、一定時間だけ遅れてインバータ１，の出力
信号φ，がローレベル（Ｏ Ｖ）に変化する。更にイン
バータｉ，， ｉ，によって一定時間（第２図１，）
遅れ、信号φ．がローレベルに変化する。信号φ１とφ
．はＮＡＮＤゲートＡ１に供給される。ＮＡＮＤゲート
Ａ１の出力はインバータ１、４によって反転され、ラッ
チ回路３の一方の入力端子にセット信号φ４として供給
される。このセット信号φ．は、第２図に示すようにｔ
３のパルス幅をもっている。ラッチ回路３の一方の入力
端子に十分なパルス幅ｔ３をもつセット信号φ４が供給
されると、ラッチ回路３がセットされ、ＮＯＲゲートＲ
．の出力信号φ．がローレベル、ＮＯＲゲーｈＲ，の出
力信号φ，がハイレベルに変化する。ＮＯＲゲートＲ１
の出力信号、すなわち、ラッチ回路３の出力信号φ，が
ハイレベルになると発振回路１のＭＯＳトランジスタＱ
．がオンし、スタンバイ状態となる。
信号φ，がローレベル（Ｏ Ｖ）に変化する。更にイン
バータｉ，， ｉ，によって一定時間（第２図１，）
遅れ、信号φ．がローレベルに変化する。信号φ１とφ
．はＮＡＮＤゲートＡ１に供給される。ＮＡＮＤゲート
Ａ１の出力はインバータ１、４によって反転され、ラッ
チ回路３の一方の入力端子にセット信号φ４として供給
される。このセット信号φ．は、第２図に示すようにｔ
３のパルス幅をもっている。ラッチ回路３の一方の入力
端子に十分なパルス幅ｔ３をもつセット信号φ４が供給
されると、ラッチ回路３がセットされ、ＮＯＲゲートＲ
．の出力信号φ．がローレベル、ＮＯＲゲーｈＲ，の出
力信号φ，がハイレベルに変化する。ＮＯＲゲートＲ１
の出力信号、すなわち、ラッチ回路３の出力信号φ，が
ハイレベルになると発振回路１のＭＯＳトランジスタＱ
．がオンし、スタンバイ状態となる。
一方、インバータｌ．の出力信号は、更にインバータ１
，〜１１，で遅延され、第２図に示すタイミングでロー
レベルからハイレベル（ｖ０。）に変化し、この信号が
入力端子Ａに供給される。
，〜１１，で遅延され、第２図に示すタイミングでロー
レベルからハイレベル（ｖ０。）に変化し、この信号が
入力端子Ａに供給される。
入力端子Ａの電位がローレベルからハイレベルに変化す
ると、第１３図に示した従来の高電圧発生回路と同様に
、インバータ１，ｉ．によってＭＯＳトランジスタＱ．
，Ｑ．がオン、インバータｉ！によってＭＯＳトランジ
スタＱ．がオフし、出力端子Ｂの電位はＶ０。−ＶＴ，
，となる。一方、ＭＯＳトランジスタＱ１がオンするこ
とによって（前述の通りＭＯＳｈランジスタＱ．はラッ
チ回路３の出力信号φ，によって既にオンしている）、
インバータ１４〜１１ＭＯＳｈランジスタＱ．． Ｑ．
からなる発振回路１が発振動作を開始し、ノードＣには
第２図に示すような発振出力が現われる。
ると、第１３図に示した従来の高電圧発生回路と同様に
、インバータ１，ｉ．によってＭＯＳトランジスタＱ．
，Ｑ．がオン、インバータｉ！によってＭＯＳトランジ
スタＱ．がオフし、出力端子Ｂの電位はＶ０。−ＶＴ，
，となる。一方、ＭＯＳトランジスタＱ１がオンするこ
とによって（前述の通りＭＯＳｈランジスタＱ．はラッ
チ回路３の出力信号φ，によって既にオンしている）、
インバータ１４〜１１ＭＯＳｈランジスタＱ．． Ｑ．
からなる発振回路１が発振動作を開始し、ノードＣには
第２図に示すような発振出力が現われる。
キャパシタＣ１、ダイオードｄ，，ｄ，がらなるチャー
ジポンプ回路２のノードＤは、従来例と同様に、ノード
Ｃに現われる発振出力によってポンプアップされ、ノー
ドＥの電位を電源電位ｖ０。より高い電位に昇圧する。
ジポンプ回路２のノードＤは、従来例と同様に、ノード
Ｃに現われる発振出力によってポンプアップされ、ノー
ドＥの電位を電源電位ｖ０。より高い電位に昇圧する。
その結果、出力端子Ｂの電位が上昇し、メモリセル４へ
のデータ書き込み動作の安定化を図ることができる。
のデータ書き込み動作の安定化を図ることができる。
以上が、入力端子φ１の電位がローレベルからハイレベ
ルに変化したときの動作である。
ルに変化したときの動作である。
次に、入力端子φ１の電位がハイレベルからローレベル
に変化したときの動作を説明する。入力端子φ１の電位
がハイレベルからローレベルに変化すると、一定時間遅
れてインバータｉ，の出力信号φヨがローレベルからハ
イレベルに変化する。
に変化したときの動作を説明する。入力端子φ１の電位
がハイレベルからローレベルに変化すると、一定時間遅
れてインバータｉ，の出力信号φヨがローレベルからハ
イレベルに変化する。
一方、入力端子Ａの電位は、入力端子φ．の電位がハイ
レベルからローレベルに変化した後、インバータｉヤ〜
１１１の遅延時間だけ，遅れてハイレベルからローレベ
ルに変化する、信号φ３と入力端子Ａの電位は、ＮＡＮ
ＤゲートＡ３の２つの入力端子にそれぞれ供給される。
レベルからローレベルに変化した後、インバータｉヤ〜
１１１の遅延時間だけ，遅れてハイレベルからローレベ
ルに変化する、信号φ３と入力端子Ａの電位は、ＮＡＮ
ＤゲートＡ３の２つの入力端子にそれぞれ供給される。
ＮＡＮＤゲートＡ，の出力はインバータｉ１１によって
反転され、ラッチ回路３のもう一方の入力端子にリセッ
ト信号φ．とじて供給される。このリセット信号φ．は
、第２図に示すようにｔ４のパルス幅をもっている。
反転され、ラッチ回路３のもう一方の入力端子にリセッ
ト信号φ．とじて供給される。このリセット信号φ．は
、第２図に示すようにｔ４のパルス幅をもっている。
第２図から明らかなように、リセット信号φ．のパルス
幅ｔ４は、セット信号φ．のパルス幅ｔ３より広くなる
ように設定されている。ラッチ回路３に十分なパルス幅
ｔ．をもつリセット信号φ．が供給されると、ＮＯＲゲ
ートＲ１の出力信号φ８がハイレベルに、ＮＯＲゲート
Ｒ３の出力信号φ，がローレベルに変化する。すなわち
、信号φ１がローレベルからハイレベルに変化した後、
ｔ．だけ遅れてラッチ回路３の出力信号φ，がハイレベ
ルからローレベルに変化する。その結果、ＭＯＳトラン
ジスタＱ．がオフし、発振回路１が停止する。
幅ｔ４は、セット信号φ．のパルス幅ｔ３より広くなる
ように設定されている。ラッチ回路３に十分なパルス幅
ｔ．をもつリセット信号φ．が供給されると、ＮＯＲゲ
ートＲ１の出力信号φ８がハイレベルに、ＮＯＲゲート
Ｒ３の出力信号φ，がローレベルに変化する。すなわち
、信号φ１がローレベルからハイレベルに変化した後、
ｔ．だけ遅れてラッチ回路３の出力信号φ，がハイレベ
ルからローレベルに変化する。その結果、ＭＯＳトラン
ジスタＱ．がオフし、発振回路１が停止する。
次に、第１図の光電圧発生回路において、標準の電源電
位を超える過大な電源電位が供給された場合の動作を説
明する。前述のとおり、半導体集積回路装置に標準の電
源電位を超える電源電位が供給されると、ゲート酸化膜
破壊等を引き起こす危険性があるが、第１図の高電圧発
生回路によれば、そのような高電圧を効果的に抑制する
ことができる。その動作を第１図，第３図，第４図によ
って説明する。第３図は最大定格電圧に近い過大な電源
電圧が供給されたときの第１図の各ノードの電圧を示す
タイミングチャートであり、第４図は第１図に示したイ
ンバータの動作を説明するための回路図である。
位を超える過大な電源電位が供給された場合の動作を説
明する。前述のとおり、半導体集積回路装置に標準の電
源電位を超える電源電位が供給されると、ゲート酸化膜
破壊等を引き起こす危険性があるが、第１図の高電圧発
生回路によれば、そのような高電圧を効果的に抑制する
ことができる。その動作を第１図，第３図，第４図によ
って説明する。第３図は最大定格電圧に近い過大な電源
電圧が供給されたときの第１図の各ノードの電圧を示す
タイミングチャートであり、第４図は第１図に示したイ
ンバータの動作を説明するための回路図である。
まず、第４図に従ってインバータの動作を説明する。周
知のようにインバータは、Ｐチャネル型ＭＯＳトランジ
スタＱ，とＮチャネル型ＭＯＳトランジスタＱ．とを、
電源電位Ｖ０。と接地電位（Ｏ Ｖ）の間に接続するこ
とによって構成される。
知のようにインバータは、Ｐチャネル型ＭＯＳトランジ
スタＱ，とＮチャネル型ＭＯＳトランジスタＱ．とを、
電源電位Ｖ０。と接地電位（Ｏ Ｖ）の間に接続するこ
とによって構成される。
より具体的には、各インバータの出力端子と接地間には
所定の容量値をもつ負荷容量ＣＲが接続されている。こ
こで、仮に入力端子φ，の電位がハイレベルからローレ
ベルに変化すると、Ｐチャネル型ＭＯＳトランジスタＱ
ｒがオン、Ｎチャネル型ＭＯＳトランジスタＱＮがオフ
し、電源電位ｖ０。からＰチャネル型ＭＯＳトランジス
タＱｒおよび負荷容量Ｃ１を介して接地電位に電流が流
れる。その結果、インバータ１，の出力端子の電位がロ
ーレベルからハイレベルへ変化する。後段のインバータ
ｉ，，ｉ，等についても同様である。
所定の容量値をもつ負荷容量ＣＲが接続されている。こ
こで、仮に入力端子φ，の電位がハイレベルからローレ
ベルに変化すると、Ｐチャネル型ＭＯＳトランジスタＱ
ｒがオン、Ｎチャネル型ＭＯＳトランジスタＱＮがオフ
し、電源電位ｖ０。からＰチャネル型ＭＯＳトランジス
タＱｒおよび負荷容量Ｃ１を介して接地電位に電流が流
れる。その結果、インバータ１，の出力端子の電位がロ
ーレベルからハイレベルへ変化する。後段のインバータ
ｉ，，ｉ，等についても同様である。
今、第１図の高電圧発生回路に最大定格電圧に近い過大
な電源電圧が供給されると、その電源電位が第４図の各
インバータｉ，〜ｉ，の電源端子に供給される。負荷容
量ＣＲの値はほぼ一定であるから、各インバータｉ，〜
１．の電源端子に通常の電源電位Ｖ。０が供給されてい
るときより、電源電位Ｖ。。より更に高い電位が供給さ
れたときの方が、Ｐチャネル型トランジスタＱ，を流れ
る電流が大きくなる。その結果、インバータｉ，のスイ
ッチング動作が速くなり、インバータｉ，による遅延時
間が短くなる。後段のインバータ１．〜ｉ．についても
同様である。
な電源電圧が供給されると、その電源電位が第４図の各
インバータｉ，〜ｉ，の電源端子に供給される。負荷容
量ＣＲの値はほぼ一定であるから、各インバータｉ，〜
１．の電源端子に通常の電源電位Ｖ。０が供給されてい
るときより、電源電位Ｖ。。より更に高い電位が供給さ
れたときの方が、Ｐチャネル型トランジスタＱ，を流れ
る電流が大きくなる。その結果、インバータｉ，のスイ
ッチング動作が速くなり、インバータｉ，による遅延時
間が短くなる。後段のインバータ１．〜ｉ．についても
同様である。
すなわち、第１図において、電源電位が標準の電流電位
ＶＣＣを超えた高電位になると、入力端子φ１の電位が
ローレベルからハイレベルへ変化した後、信号φ，およ
びφ．がハイレベルからローレベルに変化するまでの時
間が短くなる。（第３図におけるｔ１′が、第２図にお
けるｔ１より短くなる。）その結果、ラッチ回路３のセ
ット信号φ４のパルス幅（第３図のｔ．′）も、第２図
におけるパルス幅ｔ３に比べて短くなる。セット信号φ
．のパルス幅ｔ．′が短くなると、ラッチ回路３のＮＯ
Ｒゲ−トＲ，の出力信号φ，が、第４図に破線で示すよ
うにローレベルからハイレベルに変化する以前に、ＮＯ
ＲゲートＲ１の出力信号φ．の電位が第３図に実線で示
すようにハイレベルとなる。このためラッチ回路３の出
力信号φ７は第３図に実線で示すようにローレベルのま
まとなる。その結果、ＭＯＳトランジスタＱ．がオフし
、発振回路１の動作が停止する。このため、出力端子Ｂ
の電位は、第３図に実線で示すように、電源電位Ｖ０。
ＶＣＣを超えた高電位になると、入力端子φ１の電位が
ローレベルからハイレベルへ変化した後、信号φ，およ
びφ．がハイレベルからローレベルに変化するまでの時
間が短くなる。（第３図におけるｔ１′が、第２図にお
けるｔ１より短くなる。）その結果、ラッチ回路３のセ
ット信号φ４のパルス幅（第３図のｔ．′）も、第２図
におけるパルス幅ｔ３に比べて短くなる。セット信号φ
．のパルス幅ｔ．′が短くなると、ラッチ回路３のＮＯ
Ｒゲ−トＲ，の出力信号φ，が、第４図に破線で示すよ
うにローレベルからハイレベルに変化する以前に、ＮＯ
ＲゲートＲ１の出力信号φ．の電位が第３図に実線で示
すようにハイレベルとなる。このためラッチ回路３の出
力信号φ７は第３図に実線で示すようにローレベルのま
まとなる。その結果、ＭＯＳトランジスタＱ．がオフし
、発振回路１の動作が停止する。このため、出力端子Ｂ
の電位は、第３図に実線で示すように、電源電位Ｖ０。
よりもＭＯＳトランジスタＱ１のしきい値電圧Ｖ７ｇ，
だけ低い電位（ Ｖ Ｃ。一”ＴＱ．）に保たれる。
だけ低い電位（ Ｖ Ｃ。一”ＴＱ．）に保たれる。
このようにして、第１図の実施例によれば、標準の電源
電位を超える過大な電源電位が供給されたときは、ラッ
チ回路３の出力信号φ，を利用し？発振回路ｌの動作を
停止させることにより、出力端子Ｂの電位が極端に高く
なることを制御することができる。その結果、ＭＯＳト
ランジスタＱ４のゲート酸化膜等に強電界がかかるのを
抑制し、ゲート酸化膜の破壊等を確実に防止することが
できる。
電位を超える過大な電源電位が供給されたときは、ラッ
チ回路３の出力信号φ，を利用し？発振回路ｌの動作を
停止させることにより、出力端子Ｂの電位が極端に高く
なることを制御することができる。その結果、ＭＯＳト
ランジスタＱ４のゲート酸化膜等に強電界がかかるのを
抑制し、ゲート酸化膜の破壊等を確実に防止することが
できる。
なお、入力端子φ８の電位がハイレベルからローレベル
に変化した場合にも、インバータｉ，〜１１■の遅延時
間が短いため、第３図のｔ１およびｔ４′は第２図のｔ
．およびｔ４に比べて短くなる。
に変化した場合にも、インバータｉ，〜１１■の遅延時
間が短いため、第３図のｔ１およびｔ４′は第２図のｔ
．およびｔ４に比べて短くなる。
しかし、第２図で説明したように、もともとラッチ回路
３のリセット信号φ６のパルス幅ｔ４は、セット信号φ
４のパルス幅ｔ，より長く設定されている。このため、
第３図のリセット信号φ．のバルス幅ｔ．′は、第２図
のｔ４に比べると短くなるが、ラッチ回路３をリセット
するには十分なパルス幅をもっている。したがってリセ
ット信号φ，のパルス（第３図のｔ４′）によってラッ
チ回路３がリセットされ、ラッチ回路３の出力信号φ，
がローレベルに変化する。
３のリセット信号φ６のパルス幅ｔ４は、セット信号φ
４のパルス幅ｔ，より長く設定されている。このため、
第３図のリセット信号φ．のバルス幅ｔ．′は、第２図
のｔ４に比べると短くなるが、ラッチ回路３をリセット
するには十分なパルス幅をもっている。したがってリセ
ット信号φ，のパルス（第３図のｔ４′）によってラッ
チ回路３がリセットされ、ラッチ回路３の出力信号φ，
がローレベルに変化する。
このようにラッチ回路３のリセット信号φ，のパルス幅
（第２図のｔ４，第３図のｔ４′）をセット信号φ４の
パルス幅（第２図のｔｕｔ第３図のｔ，′）より長く設
定することは、第１図の高電圧発生回路を安定に動作さ
せるためにきわめて有効な手段である。
（第２図のｔ４，第３図のｔ４′）をセット信号φ４の
パルス幅（第２図のｔｕｔ第３図のｔ，′）より長く設
定することは、第１図の高電圧発生回路を安定に動作さ
せるためにきわめて有効な手段である。
すなわち、入力信号φ，がローレベルからハイレベルに
変化し、再びローレベルに復帰するまでの間に電源電位
が最大定格電圧に近い値に変化すると、リセット信号φ
．のパルス幅（第２図の１，）が第３図のｔ４′のよう
に小さくなる。このため、もし標準の電源電位供給時リ
セット信号φ。のパルス幅（第２図の１，）が小さいと
、過度の電源電位供給時のパルス幅（第３図のｔ４′）
が極端に小さくなり、ラッチ回路３をリセットすること
ができなくなる場合がある。ラッチ回路３をリセットす
ることができない（すなわち出力信号φ，がハイレベル
のままである）と、次のサイクルまで発振回路１が動作
し続け、出力端子Ｂの電位が極端に高くなってしまう。
変化し、再びローレベルに復帰するまでの間に電源電位
が最大定格電圧に近い値に変化すると、リセット信号φ
．のパルス幅（第２図の１，）が第３図のｔ４′のよう
に小さくなる。このため、もし標準の電源電位供給時リ
セット信号φ。のパルス幅（第２図の１，）が小さいと
、過度の電源電位供給時のパルス幅（第３図のｔ４′）
が極端に小さくなり、ラッチ回路３をリセットすること
ができなくなる場合がある。ラッチ回路３をリセットす
ることができない（すなわち出力信号φ，がハイレベル
のままである）と、次のサイクルまで発振回路１が動作
し続け、出力端子Ｂの電位が極端に高くなってしまう。
第１図〜第３図に示す実施例においては、このような問
題を解決するために、リセット信号φ．のパルス幅ｔ４
， ｔ，’を、セット信号φ．のバルス幅ｔｕｔ ｔ
，’より大きく設定し、仮に電源電位が高くなっても、
入力端子φ１の電位がハイレベルからローレベルに変化
した時点で必ずリセットがかかるようにされている。
題を解決するために、リセット信号φ．のパルス幅ｔ４
， ｔ，’を、セット信号φ．のバルス幅ｔｕｔ ｔ
，’より大きく設定し、仮に電源電位が高くなっても、
入力端子φ１の電位がハイレベルからローレベルに変化
した時点で必ずリセットがかかるようにされている。
第５図は本発明の第２の実施例における半導体集積回路
装置を示す回路図である。第５図は接地電位以下の低電
圧を発生する基板電圧発生回路を示している。第６図は
第５図の各ノードの電圧波形を示すタイミングチャート
である。第７図は第５図におけるエンハンスメント型Ｍ
ＯＳキャパシタの構造を模式的に示す断面図である。
装置を示す回路図である。第５図は接地電位以下の低電
圧を発生する基板電圧発生回路を示している。第６図は
第５図の各ノードの電圧波形を示すタイミングチャート
である。第７図は第５図におけるエンハンスメント型Ｍ
ＯＳキャパシタの構造を模式的に示す断面図である。
以下、第５図〜第７図にしたがってその動作を説明する
。
。
第５図において、ループ状に接続されたインバータｊ１
〜Ｊ．は自励の発振回路を構成している。
〜Ｊ．は自励の発振回路を構成している。
各インバータｊ１〜ｊ４の出力端子にはエンハンスメン
ト型ＭＯＳキャパシタＣα〜Ｃδの一端Ｆが接続されて
いる。一方、入力端子φ７には、第１図のラッチ回路３
の出力信号φ，が供給される。
ト型ＭＯＳキャパシタＣα〜Ｃδの一端Ｆが接続されて
いる。一方、入力端子φ７には、第１図のラッチ回路３
の出力信号φ，が供給される。
信号φ，はインバータｊ．で反転された後、エンハンス
メント型ＭＯＳキャパシタＣα〜Ｃδの他端Ｇに供給さ
れる。
メント型ＭＯＳキャパシタＣα〜Ｃδの他端Ｇに供給さ
れる。
エンハンスメント型ＭＯＳキャパシタＣα〜Ｃδは第７
図に示すように構成されている。第７図において、Ｎ型
の半導体基板５の表面領域にはＰ型の不純物拡散領域６
が形成されており、そのＰＮ接合によってＭＯＳキャパ
シタが構成される。
図に示すように構成されている。第７図において、Ｎ型
の半導体基板５の表面領域にはＰ型の不純物拡散領域６
が形成されており、そのＰＮ接合によってＭＯＳキャパ
シタが構成される。
不純物拡散領域６に隣接する半導体基板５の表面にはゲ
ート酸化膜７およびゲート電極８が形成されている。Ｍ
ＯＳキャパシタの一方の端子Ｆは不純物拡散領域６に接
続され、もう一方の端子Ｇはゲート電極８に接続されて
いる。
ート酸化膜７およびゲート電極８が形成されている。Ｍ
ＯＳキャパシタの一方の端子Ｆは不純物拡散領域６に接
続され、もう一方の端子Ｇはゲート電極８に接続されて
いる。
ここで、端子Ｇが接地電位（ＯＶ）であるときには、ゲ
ート酸化膜７の直下の領域９と不純物拡散領域６とが電
気的に導通しない。このためキャパシタとして動作しな
い。一方、端子Ｇに電源電位（ＶＣ。）が印加されると
、ゲート酸化膜７の直下の領域９と不純物拡散領域６が
電気的に導通する。
ート酸化膜７の直下の領域９と不純物拡散領域６とが電
気的に導通しない。このためキャパシタとして動作しな
い。一方、端子Ｇに電源電位（ＶＣ。）が印加されると
、ゲート酸化膜７の直下の領域９と不純物拡散領域６が
電気的に導通する。
その結果、端子Ｆ，Ｇ間に所定の容量が形成される。端
子Ｇに標準の電源電位（■。。）以上の高電位が印加さ
れると、それに応じて容量値も大きくなる。
子Ｇに標準の電源電位（■。。）以上の高電位が印加さ
れると、それに応じて容量値も大きくなる。
第５図の実施例は、このようなエンハンスメント型ＭＯ
ＳキャパシタＣα〜Ｃδを利用することにより、電源電
圧に応じて発振周波数を変化させ、それによって過度の
低電圧が発生するのを制御するものである。
ＳキャパシタＣα〜Ｃδを利用することにより、電源電
圧に応じて発振周波数を変化させ、それによって過度の
低電圧が発生するのを制御するものである。
すなわち、低い電源電位で動作しているときには、第１
図に示すラッチ回路３の出力信号φ，がハイレベルであ
る。このためエンハンスメント型ＭＯＳキャパシタＣα
〜Ｃδの端子Ｇにはローレベル（Ｏ Ｖ）の電位が加え
られる。したがってＭＯＳキャパシタＣα〜Ｃδは、キ
ャパシタとして機能しない。その結果、ノードＸには、
第６図の左半分に示すようにインバータＪ１〜ｊ．の遅
延時間の合計値で決まるパルス幅の発振出力が得られる
。この発振出力によって、キャパシタＣ ＋Ｉ ＋、ダ
イオードＤ，， Ｄ，からなるチャージポンプがボンプ
アップされ、第１５図に示した従来例と同様に、ノード
Ｚには接地電位より低い平均電圧■えが得られる。この
平均電圧ＶＡは基板電圧として半導体基板に印加される
。
図に示すラッチ回路３の出力信号φ，がハイレベルであ
る。このためエンハンスメント型ＭＯＳキャパシタＣα
〜Ｃδの端子Ｇにはローレベル（Ｏ Ｖ）の電位が加え
られる。したがってＭＯＳキャパシタＣα〜Ｃδは、キ
ャパシタとして機能しない。その結果、ノードＸには、
第６図の左半分に示すようにインバータＪ１〜ｊ．の遅
延時間の合計値で決まるパルス幅の発振出力が得られる
。この発振出力によって、キャパシタＣ ＋Ｉ ＋、ダ
イオードＤ，， Ｄ，からなるチャージポンプがボンプ
アップされ、第１５図に示した従来例と同様に、ノード
Ｚには接地電位より低い平均電圧■えが得られる。この
平均電圧ＶＡは基板電圧として半導体基板に印加される
。
一方、電源電位を超える過大な高電圧が供給されたとき
は、第３図で説明したように、ラッチ回路３の出力信号
φ，はローレベルのままとなる。
は、第３図で説明したように、ラッチ回路３の出力信号
φ，はローレベルのままとなる。
このため第５図のＭＯＳキャパシタＣα〜Ｃδの一端Ｇ
にはハイレベルの電位が印加される。すると、第７図に
示したゲート酸化膜７の直下の領域９と不純物拡散領域
６とが電気的に導通し（いわゆるデプレツション化され
）、所定の大きさの容量値をもつようになる。ＭＯＳキ
ャパシタＣα〜Ｃδが容量値をもつと、発振回路を構成
する各インバータｊ１〜ｊ．の遅延時間が長くなる。そ
の結果、ノードＸに現われる発振出力のパルス幅が第６
図の右半分に示すように大きくなり、発振周波数が低下
する。発振周波数が低下すると、チャージポンプによる
電圧の引下げ能力が低下し、ノードＺの電位は、前の平
均電圧ＶＡより高い平均電圧ＶＢとなる。この平均電圧
ｖ８が基板電圧として半導体基板に印加される。
にはハイレベルの電位が印加される。すると、第７図に
示したゲート酸化膜７の直下の領域９と不純物拡散領域
６とが電気的に導通し（いわゆるデプレツション化され
）、所定の大きさの容量値をもつようになる。ＭＯＳキ
ャパシタＣα〜Ｃδが容量値をもつと、発振回路を構成
する各インバータｊ１〜ｊ．の遅延時間が長くなる。そ
の結果、ノードＸに現われる発振出力のパルス幅が第６
図の右半分に示すように大きくなり、発振周波数が低下
する。発振周波数が低下すると、チャージポンプによる
電圧の引下げ能力が低下し、ノードＺの電位は、前の平
均電圧ＶＡより高い平均電圧ＶＢとなる。この平均電圧
ｖ８が基板電圧として半導体基板に印加される。
このように、第５図の実施例によれば、標準の電源電位
を超える過大な高電圧が供給されたときに、基板電位が
過度に低くなるのを自動的に抑制することができる。し
たがって、半導体基板に極端な低電圧が加わることによ
る酸化膜破壊等を確実に防止することができる。
を超える過大な高電圧が供給されたときに、基板電位が
過度に低くなるのを自動的に抑制することができる。し
たがって、半導体基板に極端な低電圧が加わることによ
る酸化膜破壊等を確実に防止することができる。
なお、エンハンスメント型ＭＯＳキャパシタは、ゲート
電極８に加わる電位の大きさに応じて容量値が変化する
。このため、供給される電源電位が高くなればなるほど
容量値が大きくなり、それに応じて発振周波数が低下し
基板電圧も接地電位（Ｏ Ｖ）に近くなる。したがって
、第５図の実施例によれば、供給される電源電位の大き
さに応じて、常に最適の基板電圧を自動的に発生させる
ことができる。
電極８に加わる電位の大きさに応じて容量値が変化する
。このため、供給される電源電位が高くなればなるほど
容量値が大きくなり、それに応じて発振周波数が低下し
基板電圧も接地電位（Ｏ Ｖ）に近くなる。したがって
、第５図の実施例によれば、供給される電源電位の大き
さに応じて、常に最適の基板電圧を自動的に発生させる
ことができる。
第８図は本発明の第３の実施例における半導体集積回路
接地を示すものであり、電源電位（ｖｃＪを超える高電
圧を発生する回路を示している。第８図の実施例と第１
図の実施例とは、発振回路１の構成が異なっている。第
８図においては、発振回路１を構成する各インバータ１
４〜ｉ．の出力端子にそれぞれエンハンスメント型ＭＯ
ＳキャパシタＣα，Ｃβ，Ｃγの一端が接続され、ラッ
チ回路３の出力信号φ，がインバータＩＩＢを介して各
ＭＯＳキャパシタＣα，Ｃβ，Ｃγの他端に印加される
。
接地を示すものであり、電源電位（ｖｃＪを超える高電
圧を発生する回路を示している。第８図の実施例と第１
図の実施例とは、発振回路１の構成が異なっている。第
８図においては、発振回路１を構成する各インバータ１
４〜ｉ．の出力端子にそれぞれエンハンスメント型ＭＯ
ＳキャパシタＣα，Ｃβ，Ｃγの一端が接続され、ラッ
チ回路３の出力信号φ，がインバータＩＩＢを介して各
ＭＯＳキャパシタＣα，Ｃβ，Ｃγの他端に印加される
。
このように構成すれば、最大定格電圧に近い過大な電源
電位が供給されたとき、ラッチ回路３の出力信号φ，が
ローレベルになるため、エンハンスメント型ＭＯＳキャ
パシタＣα，Ｃβ，Ｃγの容量値が大きくなる。その結
果、発振回路１の発振周波数が低くなり、出力端子Ｂの
電位が極端に高くなるのを抑制することができる。
電位が供給されたとき、ラッチ回路３の出力信号φ，が
ローレベルになるため、エンハンスメント型ＭＯＳキャ
パシタＣα，Ｃβ，Ｃγの容量値が大きくなる。その結
果、発振回路１の発振周波数が低くなり、出力端子Ｂの
電位が極端に高くなるのを抑制することができる。
第９図は本発明の第４の実施例における半導体集積回路
装置を示すものであり、電源電位（■。Ｃ）を超える高
電圧を発生する回路を示している。第９図の実施例と第
１図の実施例とは、入力信号の加え方が異なっている。
装置を示すものであり、電源電位（■。Ｃ）を超える高
電圧を発生する回路を示している。第９図の実施例と第
１図の実施例とは、入力信号の加え方が異なっている。
第９図においては、インバータｉ，〜ｌ．がループ状に
接続され、自励の発振回路を構成しいる。そして入力端
子ＡにＲＡＳあるいはチップイネーブル信号と呼ばれる
クロック信号が直接供給される。
接続され、自励の発振回路を構成しいる。そして入力端
子ＡにＲＡＳあるいはチップイネーブル信号と呼ばれる
クロック信号が直接供給される。
このようにすれば、電源電位が高くなったとき、インバ
ータｉ，〜１．３のスイッチング速度が高くなり（遅延
時間が短くなり）、発振周波数が高くなる。このため内
部信号φ．，φ．，φ３，φ．の時間差が小さくなり、
ラッチ回路３の出力信号φ，がローレベルのままとなる
。その結果、発振回路１が停止し、電源電位が過度に高
くなるのを抑制することができる。
ータｉ，〜１．３のスイッチング速度が高くなり（遅延
時間が短くなり）、発振周波数が高くなる。このため内
部信号φ．，φ．，φ３，φ．の時間差が小さくなり、
ラッチ回路３の出力信号φ，がローレベルのままとなる
。その結果、発振回路１が停止し、電源電位が過度に高
くなるのを抑制することができる。
第１０図は本発明の第５の実施例における半導体集積回
路装置を示すものであり、第８図の実施例と第９図の実
施例を組合せたものである。このようにしても本発明の
目的が達せられることは云うまでもない。
路装置を示すものであり、第８図の実施例と第９図の実
施例を組合せたものである。このようにしても本発明の
目的が達せられることは云うまでもない。
第１１図は本発明の第６の実施例における半導体集積回
路装置を示すものであり、接地電位より低い基板電圧を
発生する回路を示している。第１２図は第１１図の各ノ
ードにおける電圧波形を示すタイミングチャートである
。
路装置を示すものであり、接地電位より低い基板電圧を
発生する回路を示している。第１２図は第１１図の各ノ
ードにおける電圧波形を示すタイミングチャートである
。
第１１図の実施例においては、インバータＪ１〜ｊＩで
構成される発振回路の一部にＭＯＳトランジスタＱ．を
接続し、そのゲート電極に第１図に示したラッチ回路３
の出力信号φ，を加えるようにしたものである。
構成される発振回路の一部にＭＯＳトランジスタＱ．を
接続し、そのゲート電極に第１図に示したラッチ回路３
の出力信号φ，を加えるようにしたものである。
第１１図において、電源電位が低いときは、出力信号φ
ヤがハイレベルであり、ＭＯＳトランジスタＱ．がオン
であるから、発振回路が動作し、ノードＺには第１２図
の左半分に示すような平均電圧ｖＡが現われる。
ヤがハイレベルであり、ＭＯＳトランジスタＱ．がオン
であるから、発振回路が動作し、ノードＺには第１２図
の左半分に示すような平均電圧ｖＡが現われる。
一方、電源電位が高くなると、出力信号φ，がローレベ
ルのままとなる。このため、ＭＯＳトランジスタＱ．が
オフとなり、発振回路が停止する。
ルのままとなる。このため、ＭＯＳトランジスタＱ．が
オフとなり、発振回路が停止する。
その結果、ノードＺ電位は接地電位（ＯＶ）となり、半
導体基板に極端な低電圧が加わるのを防止することがで
きる。
導体基板に極端な低電圧が加わるのを防止することがで
きる。
なお、以上の実施例ではメモリ回路を例にとったが、本
発明がメモリ回路以外の半導体集積回路装置にも応用で
きることはいうまでもない。
発明がメモリ回路以外の半導体集積回路装置にも応用で
きることはいうまでもない。
（発明の効果）
本発明は上記実施例から明らかなように、半導体集積回
路装置は、電源電位と接地電位の間の電圧範囲を超える
高電圧あるいは低電圧を発生する回路と、外部から供給
される電源電位が高くなったときに複数の内部信号間相
互の遷移タイミングの時間差が小さくなるような複数の
内部信号を発生する回路を備え、上記複数の内部信号を
用いて上記高電圧あるいは低電圧の絶対値を小さくする
ように構成しているので、標準の電源電位を超える最大
定格電位に近い過大な電源電位が外部から供給されたと
き、自動的に高電圧あるいは低電圧の絶対値を小さくす
ることができる。その結果、ＰＮ接合に強電界が加わる
ことによる動作不良やゲート酸化膜の破壊等を確実に防
止し、半導体集積回路装置の信頼性を高めることができ
るという効果を有する。
路装置は、電源電位と接地電位の間の電圧範囲を超える
高電圧あるいは低電圧を発生する回路と、外部から供給
される電源電位が高くなったときに複数の内部信号間相
互の遷移タイミングの時間差が小さくなるような複数の
内部信号を発生する回路を備え、上記複数の内部信号を
用いて上記高電圧あるいは低電圧の絶対値を小さくする
ように構成しているので、標準の電源電位を超える最大
定格電位に近い過大な電源電位が外部から供給されたと
き、自動的に高電圧あるいは低電圧の絶対値を小さくす
ることができる。その結果、ＰＮ接合に強電界が加わる
ことによる動作不良やゲート酸化膜の破壊等を確実に防
止し、半導体集積回路装置の信頼性を高めることができ
るという効果を有する。
第１図は本発明の第１の実施例における半導体集積回路
装置の回路図、第２図は電源電圧が低いときの第１図の
各ノードの電圧波形を示すタイミングチャート、第３図
は電源電圧が高いときの第１図の各ノードの電圧波形を
示すタイミングチャート、第４図はインバータの動作を
説明するための回路図、第５図は本発明の第２の実施例
における半導体集積回路装置の回路図、第６図は第５図
の各ノードの電圧波形を示すタイミングチャート、第７
図はエンハンスメント型ＭＯＳキャパシタの構造を示す
断面図、第８図は本発明の第３の実施例における半導体
集積回路装置の回路図、第９図は本発明の第４の実施例
における半導体集積回路装置の回路図、第１０図は本発
明の第５の実施例における半導体集積回路装置の回路図
、第１１図は本発明の第６の実施例における半導体集積
回路装置の回路図、第１２図は第１１図の各ノードの電
圧波形を示すタイミングチャート、第１３図は従来の半
導体集積回路装置の回路図、第１４図は第１３図の各ノ
ードの電圧波形を示すタイミングチャート、第１５図は
従来の半導体集積回路装置の回路図、第１６図？第１５
図の各ノードの電圧波形を示すタイミングチャートであ
る。 １，２１・・・発振回路、 ２，２２・・・チャージポ
ンプ回路、 ３・・・ラッチ回路、 ４，２３・・
・メモリセル、 ５・・・半導体基板、６・・・不純
物拡散領域、 ７・・・ゲート酸化膜、 ８・・・ゲー
ト電極、 ９・・・ゲート酸化膜直下の領域、 ｉ，
〜１１１１ １１１〜１１１１ Ｊｌ〜Ｊ＊ｔｊｔ
＋〜Ｊ ＊ｉ”’インバータ、 Ｑ，〜Ｑ＃ｌＱＩＩ〜
Ｑ １ ４・・・ＭＯＳトランジスタ、 ＱＰ・・・Ｐ
チャネル型ＭＯＳトランジスタ、 Ｑ１・・Ｎチャネル
型ＭＯＳトランジスタ、 ｄ，〜ｄｓｔＤ＋＋Ｄｔ＋
ｄ＊＋〜ｄ ＊ ＊ ＋ Ｄ ｍ ＋ ｔ Ｄ ＊ ＊
・・ダイオード、Ｃ ＩＩ ＣＭＩ Ｃ＠９ ｃ
，，， ＣＪＭｍＶ Ｃ■，０．１・・・容量、 Ｃ
α，Ｃｌ９，Ｃγ，Ｃδ・・・エンハンスメントＭＯＳ
容量、 Ａ１，Ａ１・・ＮＡＮＤゲート、 Ｒ，，Ｒ
，・・・ＮＯＲゲート。 第 ２ 図 綺■ 第 ３ 図 ？時閉 第 ４ 図 ら，↓８，ｔ９−・−イン八′一タ Ｑｐ・−・ Ｐ九ネｂ型 ＭＯＳ トランジスタＯＮ・
・− Ｎ知′３４む型ＭＯＳ｝−ランジスタ第 ７ 図 Ｆ Ｇ ザ Ｙ ２ Ｖａ：− Ｖの− 第 １２ 図 第 １３ 図 ０２１〜Ｑ２４゜゛ ＭＯＳ｝クゾジスタ６２１〜１２
ｓ ．．．インハ一タ ｄ２＋ 〜ｄ２３ ・・ダイオード Ｃ２１，Ｃ２２．．． ｔ？童 Ａ ・・・人》嬌｝ 日 ・・・ 頷ｐ炙１＋２ｒ 第 １４ 図 第 １５ 図 ｊｚ＋ 〜ｊｚｓ ・・・インノマータＣ０２１・・
・番量 Ｄ２１，Ｄ２２・・・ グイオート゛ ｒ２＋・・・Ｊへ机 第 １６ 図 Ｖｃｃ 一 Ｙ Ｖｃｃ 一 ２
装置の回路図、第２図は電源電圧が低いときの第１図の
各ノードの電圧波形を示すタイミングチャート、第３図
は電源電圧が高いときの第１図の各ノードの電圧波形を
示すタイミングチャート、第４図はインバータの動作を
説明するための回路図、第５図は本発明の第２の実施例
における半導体集積回路装置の回路図、第６図は第５図
の各ノードの電圧波形を示すタイミングチャート、第７
図はエンハンスメント型ＭＯＳキャパシタの構造を示す
断面図、第８図は本発明の第３の実施例における半導体
集積回路装置の回路図、第９図は本発明の第４の実施例
における半導体集積回路装置の回路図、第１０図は本発
明の第５の実施例における半導体集積回路装置の回路図
、第１１図は本発明の第６の実施例における半導体集積
回路装置の回路図、第１２図は第１１図の各ノードの電
圧波形を示すタイミングチャート、第１３図は従来の半
導体集積回路装置の回路図、第１４図は第１３図の各ノ
ードの電圧波形を示すタイミングチャート、第１５図は
従来の半導体集積回路装置の回路図、第１６図？第１５
図の各ノードの電圧波形を示すタイミングチャートであ
る。 １，２１・・・発振回路、 ２，２２・・・チャージポ
ンプ回路、 ３・・・ラッチ回路、 ４，２３・・
・メモリセル、 ５・・・半導体基板、６・・・不純
物拡散領域、 ７・・・ゲート酸化膜、 ８・・・ゲー
ト電極、 ９・・・ゲート酸化膜直下の領域、 ｉ，
〜１１１１ １１１〜１１１１ Ｊｌ〜Ｊ＊ｔｊｔ
＋〜Ｊ ＊ｉ”’インバータ、 Ｑ，〜Ｑ＃ｌＱＩＩ〜
Ｑ １ ４・・・ＭＯＳトランジスタ、 ＱＰ・・・Ｐ
チャネル型ＭＯＳトランジスタ、 Ｑ１・・Ｎチャネル
型ＭＯＳトランジスタ、 ｄ，〜ｄｓｔＤ＋＋Ｄｔ＋
ｄ＊＋〜ｄ ＊ ＊ ＋ Ｄ ｍ ＋ ｔ Ｄ ＊ ＊
・・ダイオード、Ｃ ＩＩ ＣＭＩ Ｃ＠９ ｃ
，，， ＣＪＭｍＶ Ｃ■，０．１・・・容量、 Ｃ
α，Ｃｌ９，Ｃγ，Ｃδ・・・エンハンスメントＭＯＳ
容量、 Ａ１，Ａ１・・ＮＡＮＤゲート、 Ｒ，，Ｒ
，・・・ＮＯＲゲート。 第 ２ 図 綺■ 第 ３ 図 ？時閉 第 ４ 図 ら，↓８，ｔ９−・−イン八′一タ Ｑｐ・−・ Ｐ九ネｂ型 ＭＯＳ トランジスタＯＮ・
・− Ｎ知′３４む型ＭＯＳ｝−ランジスタ第 ７ 図 Ｆ Ｇ ザ Ｙ ２ Ｖａ：− Ｖの− 第 １２ 図 第 １３ 図 ０２１〜Ｑ２４゜゛ ＭＯＳ｝クゾジスタ６２１〜１２
ｓ ．．．インハ一タ ｄ２＋ 〜ｄ２３ ・・ダイオード Ｃ２１，Ｃ２２．．． ｔ？童 Ａ ・・・人》嬌｝ 日 ・・・ 頷ｐ炙１＋２ｒ 第 １４ 図 第 １５ 図 ｊｚ＋ 〜ｊｚｓ ・・・インノマータＣ０２１・・
・番量 Ｄ２１，Ｄ２２・・・ グイオート゛ ｒ２＋・・・Ｊへ机 第 １６ 図 Ｖｃｃ 一 Ｙ Ｖｃｃ 一 ２
Claims (14)
- （１）電源電位と接地電位の間の電圧範囲を超える電圧
を発生する第１の回路手段と、 外部から供給される電源電位と接地電位の差が大きくな
るにつれて、複数の内部信号間相互の遷移タイミングの
時間差が小さくなるような複数の内部信号を発生する内
部信号発生手段と、 前記複数の内部信号を用いて前記第１の回路手段が発生
する電圧の絶対値を小さくする第２の回路手段、 とを備えた半導体集積回路装置。 - （２）第１の回路手段が、 接地電位、または接地電位と電源電位の間の接地電位に
近い第１の電位と、電源電位、または接地電位と電源電
位の間の電源電位に近い第２の電位の２つの電位状態を
発生する第１の手段と、前記第１の手段が前記第２の電
位を発生する状態において電源電位を超える電位を発生
する第２の手段、 とで構成されていることを特徴とする請求項（１）記載
の半導体集積回路装置。 - （３）第１の回路手段は、発振回路と前記発振回路で駆
動されるチャージポンプ回路とで構成され、第２の回路
手段は、前記発振回路を停止させる手段または前記発振
回路の発振周波数を低下させる手段のうちいずれか一方
の手段であることを特徴とする請求項（１）記載の半導
体集積回路装置。 - （４）内部信号発生手段を、縦続接続された複数のイン
バータで構成し、初段のインバータの入力端子に供給さ
れるクロック信号と、２段目以降のインバータの出力信
号を内部信号として用いることを特徴とする請求項（１
）記載の半導体集積回路装置。 - （５）内部信号発生手段を、ループ状に接続された複数
のインバータで構成し、前記複数のインバータの出力信
号を内部信号として用いることを特徴とする請求項（１
）記載の半導体集積回路装置。 - （６）第２の手段は、発振回路と前記発振回路で駆動さ
れるチャージポンプ回路で構成され、第２の回路手段は
、前記発振回路を停止させる手段または前記発振回路の
発振周波数を低下させる手段のうちいずれか一方の手段
であることを特徴とする請求項（２）記載の半導体集積
回路装置。 - （７）発振回路の発振周波数を低下させる手段が、ルー
プ状に接続された複数のインバータの各出力端子にそれ
ぞれ一端が接続された複徴のエンハンスメント型ＭＯＳ
キャパシタと、 前記複数のエンハンスメント型ＭＯＳキャパシタの他端
に制御電圧を印加し、前記複数のエンハンスメント型Ｍ
ＯＳキャパシタの容量値を制御する手段、 とで構成されていることを特徴とする請求項（３）記載
の半導体集積回路装置。 - （８）発振回路の発振周波数を低下させる手段が、ルー
プ状に接続された複数のインバータの各出力端子にそれ
ぞれ一端が接続された複数のエンハンスメント型ＭＯＳ
キャパシタと、 前記複数のエンハンスメント型ＭＯＳキャパシタの他端
に制御電圧を供給し、前記複数のエンハンスメント型Ｍ
ＯＳキャパシタの容量値を制御する手段、 とで構成されていることを特徴とする請求項（６）記載
の半導体集積回路装置。 - （９）発振回路およびこの発振回路で駆動されるチャー
ジポンプ回路を含み、電源電位を超える高電圧を発生す
る高電圧発生手段と、 外部から標準の電源電位を超える過大な電源電位が供給
されたとき、複数の内部信号間相互の遷移タイミングの
時間差が小さくなるような複数の内部信号を発生する内
部信号発生手段と、 外部から前記標準の電源電位が供給されたときには前記
複数の内部信号によってセットおよびリセットされ、外
部から前記標準の電源電位を超える過大な電源電位が供
給されたときには前記複数の内部信号によってはセット
されずリセットのみされるラッチ回路と、 前記ラッチ回路の出力信号によって前記発振回路を停止
させるかまたは前記発振回路の発振周波数を低下させる
かのいずれかを行う手段、 とを備えた半導体集積回路装置。 - （１０）ラッチ回路のリセット信号のパルス幅を、セッ
ト信号のパルス幅より大きくしたことを特徴とする請求
項（９）記載の半導体集積回路装置。 - （１１）発振回路およびこの発振回路で駆動されるチャ
ージポンプ回路を含み、接地電位を超える低電位を発生
する基板電圧発生手段と、 外部から標準の電源電位を超える過大な電源電位が供給
されたとき、複数の内部信号相互間の遷移タイミングの
時間差が小さくなるような複数の内部信号を発生する内
部信号発生手段と、 外部から前記標準の電源電位が供給されたときには前記
複数の内部信号によってセットおよびリセットされ、外
部から前記標準の電源電位を超える過大な電源電位が供
給されたときには前記複数の内部信号によってはセット
されずリセットのみされるような回路と、 前記ラッチ回路の出力信号によって前記発振回路を停止
させるかまたは前記発振回路の発振周波数を低下させる
かのいずれかを行う手段、 とを備えた半導体集積回路装置。 - （１２）ラッチ回路のリセット信号のパルス幅を、セッ
ト信号のパルス幅より大きくしたことを特徴とする請求
項（１１）記載の半導体集積回路装置。 - （１３）発振回路およびこの発振回路で駆動されるチャ
ージポンプ回路を含み、電源電位を超える高電圧を発生
する高電圧発生手段と、 発振回路およびこの発振回路で駆動されるチャージポン
プ回路を含み、接地電位を超える低電圧を発生する基板
電圧発生手段と、 外部から標準の電源電位を超える過大な電源電位が供給
されたとき、複数の内部信号間相互の遷移タイミングの
時間差が小さくなるような複数の内部信号を発生する内
部信号発生手段と、 外部から前記標準の電源電位が供給されたときには前記
複数の内部信号によってセットおよびリセットされ、外
部から前記標準の電源電位を超える過大な電源電位が供
給されたときには前記複数の内部信号によってはセット
されずリセットのみされるラッチ回路と、 前記ラッチ回路の出力信号によって前記高電圧発生手段
および前記基板電圧発生手段の各発振回路を停止させる
かまたは前記発振回路の発振周波数を低下させるかのい
ずれかを行う手段、 とを備えた半導体集積回路装置。 - （１４）ラッチ回路のリセット信号のパルス幅を、セッ
ト信号のパルス幅より大きくしたことを特徴とする請求
項（１３）記載の半導体集積回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-274514 | 1989-10-21 | ||
| JP27451489 | 1989-10-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03205683A true JPH03205683A (ja) | 1991-09-09 |
| JP2704459B2 JP2704459B2 (ja) | 1998-01-26 |
Family
ID=17542761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2280676A Expired - Fee Related JP2704459B2 (ja) | 1989-10-21 | 1990-10-19 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5124574A (ja) |
| JP (1) | JP2704459B2 (ja) |
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| JP2019029991A (ja) * | 2017-07-25 | 2019-02-21 | 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． | リップル補償器とそれを含むデータ駆動回路及び半導体装置 |
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| JP2823361B2 (ja) * | 1990-12-13 | 1998-11-11 | 株式会社東芝 | 半導体集積回路装置 |
| JPH0519914A (ja) * | 1991-07-17 | 1993-01-29 | Sharp Corp | 半導体装置の内部降圧回路 |
| JPH0564424A (ja) * | 1991-08-28 | 1993-03-12 | Sharp Corp | 半導体装置の電圧降下回路 |
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