JP2823361B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
する。
する。
【０００２】
【従来の技術】データ保持ノードＮD と、所定の電位に
プリチャージされるデータ線ＤＬと、このデータ線ＤＬ
に接続されるセンスアンプと、ソース，ドレインが各々
データ保持ノードＮD 、データ線ＤＬに接続されるＮＭ
ＯＳトランジスタ（以下、転送トランジスタともいう）
と、このＮＭＯＳトランジスタのゲートに接続される昇
圧回路とを備えている半導体集積回路装置はよく知られ
ている。この集積回路装置においては、ノードＮD と、
データ線ＤＬとの間のデータ転送が以下の手順で行われ
ている。
プリチャージされるデータ線ＤＬと、このデータ線ＤＬ
に接続されるセンスアンプと、ソース，ドレインが各々
データ保持ノードＮD 、データ線ＤＬに接続されるＮＭ
ＯＳトランジスタ（以下、転送トランジスタともいう）
と、このＮＭＯＳトランジスタのゲートに接続される昇
圧回路とを備えている半導体集積回路装置はよく知られ
ている。この集積回路装置においては、ノードＮD と、
データ線ＤＬとの間のデータ転送が以下の手順で行われ
ている。
【０００３】まず、ノードＮD のデータをデータ線ＤＬ
に出力するために、動作初期０Ｖであったトランジスタ
のゲートを昇圧回路により高電位にすると、トランジス
タがオンしてノードＮD とデータ線ＤＬは電気的につな
がる。これによりノードＮD のデータによりデータ線Ｄ
Ｌの電位がプリチャージ電位より変化する。次にセンス
アンプを活性化しデータ線のレベル変化を増幅しデータ
線をハイあるいはロウに確定する。この状態でノードＮ
D からデータ線ＤＬへとデータが出力されたことにな
る。
に出力するために、動作初期０Ｖであったトランジスタ
のゲートを昇圧回路により高電位にすると、トランジス
タがオンしてノードＮD とデータ線ＤＬは電気的につな
がる。これによりノードＮD のデータによりデータ線Ｄ
Ｌの電位がプリチャージ電位より変化する。次にセンス
アンプを活性化しデータ線のレベル変化を増幅しデータ
線をハイあるいはロウに確定する。この状態でノードＮ
D からデータ線ＤＬへとデータが出力されたことにな
る。
【０００４】次にデータ線ＤＬを通じてノードＮD へデ
ータを入力する。トランジスタのゲートをそのまま高電
位に保てば、ノードＮD とデータ線ＤＬは転送トランジ
タにより電気的につながっているのでノードＮD のデー
タはデータ線ＤＬと同一になる。データ線ＤＬのデータ
を反転しなければ、先の転送でノードＮD からデータ線
ＤＬへ出力されたデータと同一のものがデータ線ＤＬか
らノードＮD へ転送され、データ線ＤＬのデータをある
入力回路で反転すれば逆データがノードＮD へ送られ
る。最後に転送動作を終了する時は、ゲート電圧を０Ｖ
にし転送トランジスタをオフし、ノードＮD とデータ線
ＤＬを電気的に遮断，またデータ線ＤＬを所定の電位に
充電し次のデータ転送へ備える。
ータを入力する。トランジスタのゲートをそのまま高電
位に保てば、ノードＮD とデータ線ＤＬは転送トランジ
タにより電気的につながっているのでノードＮD のデー
タはデータ線ＤＬと同一になる。データ線ＤＬのデータ
を反転しなければ、先の転送でノードＮD からデータ線
ＤＬへ出力されたデータと同一のものがデータ線ＤＬか
らノードＮD へ転送され、データ線ＤＬのデータをある
入力回路で反転すれば逆データがノードＮD へ送られ
る。最後に転送動作を終了する時は、ゲート電圧を０Ｖ
にし転送トランジスタをオフし、ノードＮD とデータ線
ＤＬを電気的に遮断，またデータ線ＤＬを所定の電位に
充電し次のデータ転送へ備える。
【０００５】以上述べたような転送トランジスタの典型
はＤＲＡＭのメモリセルトランジスタである。以下これ
を例にして説明する。図５に従来の半導体集積回路装置
を示す。この半導体集積回路装置はＤＲＡＭであり、説
明を簡単にするために２行１列分のメモリセルしか持た
ない。メモリセルは１つのトランジスタと１つのキャパ
シタからなっており、それぞれのメモリセルをＭＣ０，
ＭＣ１と呼び、さらに各々メモリセルを構成するトラン
ジスタ，キャパシタをそれぞれＴＭ０，ＣＭ０，ＴＭ
１，ＣＭ１と呼ぶ。メモリセルトランジスタＴＭ０はゲ
ートがワード線ＷＬ０に、ソース，ドレインがビット線
ＢＬ０−キャパシタＣＭ０間に接続されている。同様に
メモリセルトランジスタＴＭ１はゲートがワード線ＷＬ
１に、ソース，ドレインがビット線ＢＢＬ０−キャパシ
タＣＭ１間に接続されている。ビット線ＢＬ０，ＢＢＬ
０はセンスアンプＳＡに、ワード線ＷＬ０，ＷＬ１はデ
コーダＤＣを介してワード線昇圧回路ＷＬＤＶの出力ノ
ードＷＤに接続されている。ワード線昇圧回路ＷＬＤＶ
はソース，ドレインのいずれか一方をプラスの電源Ｖｃ
ｃに、他方をワード線昇圧回路ＷＬＤＶの出力ノードＷ
Ｄに接続しゲートにアクティブ信号φA を入力したトラ
ンジスタＴ１０と、ソース，ドレインのいずれか一方を
グランドに、他方をワード線昇圧回路ＷＬＤＶの出力ノ
ードＷＤに接続しゲートにリセット信号φR を入力した
トランジスタＴ２０を持つ。アクティブ信号φA は遅延
回路ＤＬＹを通りインバータＩＮＶ１に伝達され、イン
バータＩＮＶ１の出力はインバータＩＮＶ２を介し昇圧
用キャパシタＣＢ１の片極φA ′に供給される。昇圧用
キャパシタＣＢ１のもう一方の極はワード線昇圧回路Ｗ
ＬＤＶの出力ノードＷＤに接続されている。
はＤＲＡＭのメモリセルトランジスタである。以下これ
を例にして説明する。図５に従来の半導体集積回路装置
を示す。この半導体集積回路装置はＤＲＡＭであり、説
明を簡単にするために２行１列分のメモリセルしか持た
ない。メモリセルは１つのトランジスタと１つのキャパ
シタからなっており、それぞれのメモリセルをＭＣ０，
ＭＣ１と呼び、さらに各々メモリセルを構成するトラン
ジスタ，キャパシタをそれぞれＴＭ０，ＣＭ０，ＴＭ
１，ＣＭ１と呼ぶ。メモリセルトランジスタＴＭ０はゲ
ートがワード線ＷＬ０に、ソース，ドレインがビット線
ＢＬ０−キャパシタＣＭ０間に接続されている。同様に
メモリセルトランジスタＴＭ１はゲートがワード線ＷＬ
１に、ソース，ドレインがビット線ＢＢＬ０−キャパシ
タＣＭ１間に接続されている。ビット線ＢＬ０，ＢＢＬ
０はセンスアンプＳＡに、ワード線ＷＬ０，ＷＬ１はデ
コーダＤＣを介してワード線昇圧回路ＷＬＤＶの出力ノ
ードＷＤに接続されている。ワード線昇圧回路ＷＬＤＶ
はソース，ドレインのいずれか一方をプラスの電源Ｖｃ
ｃに、他方をワード線昇圧回路ＷＬＤＶの出力ノードＷ
Ｄに接続しゲートにアクティブ信号φA を入力したトラ
ンジスタＴ１０と、ソース，ドレインのいずれか一方を
グランドに、他方をワード線昇圧回路ＷＬＤＶの出力ノ
ードＷＤに接続しゲートにリセット信号φR を入力した
トランジスタＴ２０を持つ。アクティブ信号φA は遅延
回路ＤＬＹを通りインバータＩＮＶ１に伝達され、イン
バータＩＮＶ１の出力はインバータＩＮＶ２を介し昇圧
用キャパシタＣＢ１の片極φA ′に供給される。昇圧用
キャパシタＣＢ１のもう一方の極はワード線昇圧回路Ｗ
ＬＤＶの出力ノードＷＤに接続されている。
【０００６】図５に示したＤＲＡＭのメモリセルＭＣ０
のデータを転送トランジスタＴＭ０を介しビット線に出
力するまでの動作を説明する。ここではメモリセルＭＣ
０にロウデータが記憶されているものとし、ビット線Ｂ
Ｌ０，ＢＢＬ０は動作電圧Ｖｃｃの１／２のレベルにプ
リチャージされているものとする。動作の大まかな流れ
はまず活性化したいメモリセルＭＣ０につながっている
ワード線ＷＬ０をグランドレベルから動作電圧Ｖｃｃレ
ベル以上にする。するとメモリセルトランジスタＴＭ０
が導通しキャパシタＣＭ０に蓄えてあった電荷がビット
線ＢＬ０に流れ、ビット線ＢＬ０の電位を若干下げる。
そのわずかな電位変化をセンスアンプＳＡで増幅する
と、その結果ビット線ＢＬ０がグランドレベルになりセ
ルデータが読みだされる。
のデータを転送トランジスタＴＭ０を介しビット線に出
力するまでの動作を説明する。ここではメモリセルＭＣ
０にロウデータが記憶されているものとし、ビット線Ｂ
Ｌ０，ＢＢＬ０は動作電圧Ｖｃｃの１／２のレベルにプ
リチャージされているものとする。動作の大まかな流れ
はまず活性化したいメモリセルＭＣ０につながっている
ワード線ＷＬ０をグランドレベルから動作電圧Ｖｃｃレ
ベル以上にする。するとメモリセルトランジスタＴＭ０
が導通しキャパシタＣＭ０に蓄えてあった電荷がビット
線ＢＬ０に流れ、ビット線ＢＬ０の電位を若干下げる。
そのわずかな電位変化をセンスアンプＳＡで増幅する
と、その結果ビット線ＢＬ０がグランドレベルになりセ
ルデータが読みだされる。
【０００７】読みだし動作の始めは、ワード線昇圧回路
ＷＬＤＶでＶｃｃレベル以上の電位をつくり、ワード線
昇圧回路ＷＬＤＶの出力ＷＤをデコーダＤＣがアドレス
Ａを受けて目的のワード線ＷＬ０に伝達することであ
る。リセット信号φR をロウにしアクティブ信号φA を
ＶｃｃレベルにすることによりトランジスタＴ１０がオ
ン、Ｔ２０がオフし、ワード線昇圧回路ＷＬＤＶの出力
ＷＤがＶｃｃ−Ｖｔのレベルとなる（図６の期間ｔ１参
照）。ここでＶｔとはトランジスタＴ１０のしきい値で
ある。アクティブ信号φA は遅延回路ＤＬＹおよびイン
バータＩＮＶ１，ＩＮＶ２を介し昇圧用キャパシタＣＢ
１の片極に伝わり、遅延を持ってφA ′がハイに変わ
る。するとワード線昇圧回路ＷＬＤＶの出力ＷＤはキャ
パシタＣＢ１のカップリングにより、図６の期間ｔ２で
充電されたレベルから高電位に昇圧される。その動作に
並行してデコーダＤＣがアドレスＡを受けワード線ＷＬ
０を選択し、ワード線昇圧回路ＷＬＤＶの出力ＷＤがワ
ード線に伝達され、ワード線ＷＬ０は昇圧レベルＶｂと
なる（図６の期間ｔ２参照）。
ＷＬＤＶでＶｃｃレベル以上の電位をつくり、ワード線
昇圧回路ＷＬＤＶの出力ＷＤをデコーダＤＣがアドレス
Ａを受けて目的のワード線ＷＬ０に伝達することであ
る。リセット信号φR をロウにしアクティブ信号φA を
ＶｃｃレベルにすることによりトランジスタＴ１０がオ
ン、Ｔ２０がオフし、ワード線昇圧回路ＷＬＤＶの出力
ＷＤがＶｃｃ−Ｖｔのレベルとなる（図６の期間ｔ１参
照）。ここでＶｔとはトランジスタＴ１０のしきい値で
ある。アクティブ信号φA は遅延回路ＤＬＹおよびイン
バータＩＮＶ１，ＩＮＶ２を介し昇圧用キャパシタＣＢ
１の片極に伝わり、遅延を持ってφA ′がハイに変わ
る。するとワード線昇圧回路ＷＬＤＶの出力ＷＤはキャ
パシタＣＢ１のカップリングにより、図６の期間ｔ２で
充電されたレベルから高電位に昇圧される。その動作に
並行してデコーダＤＣがアドレスＡを受けワード線ＷＬ
０を選択し、ワード線昇圧回路ＷＬＤＶの出力ＷＤがワ
ード線に伝達され、ワード線ＷＬ０は昇圧レベルＶｂと
なる（図６の期間ｔ２参照）。
【０００８】ワード線ＷＬ０のレベルがメモリセルトラ
ンジスタＴＭ０のしきい値を越えるとトランジスタＴＭ
０がオンしてキャパシタＣＭ０に蓄えてあったデータが
ビット線ＢＬ０へ流れ、ビット線ＢＬ０の電位がプリチ
ャージレベルＶｃｃ／２から若干下がる。次にセンスア
ンプＳＡをセンスアンプ活性化信号φSAをハイにして活
性化し、ビット線ＢＬ０のレベル変化を増幅してグラン
ドレベルに（ＢＢＬ０をＶｃｃレベルに）する。この状
態でセルデータがビット線へ読み出されたことになる
（図６の期間ｔ３参照）。
ンジスタＴＭ０のしきい値を越えるとトランジスタＴＭ
０がオンしてキャパシタＣＭ０に蓄えてあったデータが
ビット線ＢＬ０へ流れ、ビット線ＢＬ０の電位がプリチ
ャージレベルＶｃｃ／２から若干下がる。次にセンスア
ンプＳＡをセンスアンプ活性化信号φSAをハイにして活
性化し、ビット線ＢＬ０のレベル変化を増幅してグラン
ドレベルに（ＢＢＬ０をＶｃｃレベルに）する。この状
態でセルデータがビット線へ読み出されたことになる
（図６の期間ｔ３参照）。
【０００９】セルトランジスタのゲート（ワード線ＷＬ
０）は高電位に保たれているので、ビット線ＢＬ０の電
位がセルトランジスタを通じ、セルキャパシタＣＭ０へ
書き込まれる。ビット線ＢＬ０のデータを反転しなけれ
ばロウのデータが、ビット線ＢＬ０のデータをある入力
回路で反転すればハイのデータがセルキャパシタＣＭ０
に書き込まれる。
０）は高電位に保たれているので、ビット線ＢＬ０の電
位がセルトランジスタを通じ、セルキャパシタＣＭ０へ
書き込まれる。ビット線ＢＬ０のデータを反転しなけれ
ばロウのデータが、ビット線ＢＬ０のデータをある入力
回路で反転すればハイのデータがセルキャパシタＣＭ０
に書き込まれる。
【００１０】リセット動作において、アクティブ信号φ
A をグランドレベルにするとトランジスタＴ１０がオフ
する。またアクティブ信号φA がロウになったのを受け
て遅延を持ちφA ′がロウになり、キャパシタＣＢ１の
カップリングにより、ワード線ＷＬ０、出力ＷＤのレベ
ルがＶｃｃ付近に下がる。同時にリセット信号φR をハ
イにすると、ワード線ＷＬ０、出力ノードＷＤのレベル
はグランドになり、メモリセルトランジスタＴＭ０はオ
フしてビット線ＢＬ０、セルキャバシタＣＭ０は互いに
電気的に遮断された状態となる（図６の期間ｔ４参
照）。
A をグランドレベルにするとトランジスタＴ１０がオフ
する。またアクティブ信号φA がロウになったのを受け
て遅延を持ちφA ′がロウになり、キャパシタＣＢ１の
カップリングにより、ワード線ＷＬ０、出力ＷＤのレベ
ルがＶｃｃ付近に下がる。同時にリセット信号φR をハ
イにすると、ワード線ＷＬ０、出力ノードＷＤのレベル
はグランドになり、メモリセルトランジスタＴＭ０はオ
フしてビット線ＢＬ０、セルキャバシタＣＭ０は互いに
電気的に遮断された状態となる（図６の期間ｔ４参
照）。
【００１１】ここでの説明では転送トランジスタがＮＭ
ＯＳトランジスタであるとしているが、当然ＰＭＯＳト
ランジスタである場合も考えられる。しかし、ＮＭＯＳ
トランジスタを例にして説明すればＰＭＯＳトランジス
タの場合は自明であるから説明を省略する。以下の文に
おいてもＮＭＯＳトランジスタのみを例にして説明する
が同様の理由からであり、本発明がＮＭＯＳトランジス
タを使った転送トランジスタのみにしか応用できないと
いうわけではない。
ＯＳトランジスタであるとしているが、当然ＰＭＯＳト
ランジスタである場合も考えられる。しかし、ＮＭＯＳ
トランジスタを例にして説明すればＰＭＯＳトランジス
タの場合は自明であるから説明を省略する。以下の文に
おいてもＮＭＯＳトランジスタのみを例にして説明する
が同様の理由からであり、本発明がＮＭＯＳトランジス
タを使った転送トランジスタのみにしか応用できないと
いうわけではない。
【００１２】
【発明が解決しようとする課題】転送トランジスタはプ
リチャージされたデータ線になるべく速くデータを転送
しなくてはならない。そのためにはゲートに付加する昇
圧電位はできるだけ高電位にするのがよい。しかしこの
レベルはトランジスタのゲート酸化膜が破壊されない程
度に抑える必要がある。
リチャージされたデータ線になるべく速くデータを転送
しなくてはならない。そのためにはゲートに付加する昇
圧電位はできるだけ高電位にするのがよい。しかしこの
レベルはトランジスタのゲート酸化膜が破壊されない程
度に抑える必要がある。
【００１３】さて、転送トランジスタのゲート酸化膜に
高電圧がかかるのはどんな時か図５に示したＤＲＡＭを
例に考えてみる。ワード線ＷＬ０が昇圧レベルＶｂにな
るとセルデータがビット線ＢＬ０に出力される（図６の
期間ｔ２参照）。この時、セルトランジスタＴＭ０のゲ
ート−ソース間電圧Ｖｇｓは、Ｖｇｓ＝Ｖｂ−Ｖｃｃ／
２である。ゲートが高電位に昇圧されてもビット線のプ
リチャージ電位によって転送トランジスタにかかる電位
が緩和されている。続いてセンスアンプを活性化しビッ
ト線レベル変化を増幅すると（図６の期間ｔ３）、最悪
の場合、つまりロウデータが出力されている時、Ｖｇｓ
＝Ｖｂ−０となり、転送トランジスタのゲート−ソース
間に昇圧レベルがそのままかかりこの期間ゲート酸化膜
に最も高い電界が付加される。
高電圧がかかるのはどんな時か図５に示したＤＲＡＭを
例に考えてみる。ワード線ＷＬ０が昇圧レベルＶｂにな
るとセルデータがビット線ＢＬ０に出力される（図６の
期間ｔ２参照）。この時、セルトランジスタＴＭ０のゲ
ート−ソース間電圧Ｖｇｓは、Ｖｇｓ＝Ｖｂ−Ｖｃｃ／
２である。ゲートが高電位に昇圧されてもビット線のプ
リチャージ電位によって転送トランジスタにかかる電位
が緩和されている。続いてセンスアンプを活性化しビッ
ト線レベル変化を増幅すると（図６の期間ｔ３）、最悪
の場合、つまりロウデータが出力されている時、Ｖｇｓ
＝Ｖｂ−０となり、転送トランジスタのゲート−ソース
間に昇圧レベルがそのままかかりこの期間ゲート酸化膜
に最も高い電界が付加される。
【００１４】一方、図６の期間ｔ２においてはワード線
昇圧レベルをできるだけ高電位にし転送トランジタのコ
ンダクタンスをあげ、セルデータをビット線に高速に出
力することが望まれる。しかし、従来の半導体集積回路
装置においては上述のようにセンスアンプの活性化後、
高電位差が生じるために、昇圧レベルを抑えざるを得な
かった。すなわちゲート酸化膜破壊をおそれ、転送効率
を十分にあげることができなかったのである。
昇圧レベルをできるだけ高電位にし転送トランジタのコ
ンダクタンスをあげ、セルデータをビット線に高速に出
力することが望まれる。しかし、従来の半導体集積回路
装置においては上述のようにセンスアンプの活性化後、
高電位差が生じるために、昇圧レベルを抑えざるを得な
かった。すなわちゲート酸化膜破壊をおそれ、転送効率
を十分にあげることができなかったのである。
【００１５】本発明は転送トランジスタのゲート電圧を
センスアンプの活性化前十分に昇圧し、センスアンプ活
性化後にはそのレベルを降圧することにより、転送効率
が高く、しかもゲート酸化膜破壊もおこさない半導体集
積回路装置を提供することを目的とする。
センスアンプの活性化前十分に昇圧し、センスアンプ活
性化後にはそのレベルを降圧することにより、転送効率
が高く、しかもゲート酸化膜破壊もおこさない半導体集
積回路装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明の半導体集積回路
装置は、データ保持ノードと、所定の電位にプリチャー
ジされたデータ線と、ソース，ドレインをデータ線、デ
ータ保持ノードに夫々接続したＭＯＳトランジスタと、
このＭＯＳトランジスタを介しデータ線に転送されたデ
ータを増幅するセンスアンプと、ＭＯＳトランジスタの
ゲートに絶対値で比較してドレイン電圧以上である電圧
を与える昇圧回路と、センスアンプの活性化をきっかけ
として、ＭＯＳトランジスタのゲート電圧の絶対値を小
さくする手段を備えていることを特徴とする。
装置は、データ保持ノードと、所定の電位にプリチャー
ジされたデータ線と、ソース，ドレインをデータ線、デ
ータ保持ノードに夫々接続したＭＯＳトランジスタと、
このＭＯＳトランジスタを介しデータ線に転送されたデ
ータを増幅するセンスアンプと、ＭＯＳトランジスタの
ゲートに絶対値で比較してドレイン電圧以上である電圧
を与える昇圧回路と、センスアンプの活性化をきっかけ
として、ＭＯＳトランジスタのゲート電圧の絶対値を小
さくする手段を備えていることを特徴とする。
【００１７】
【作用】このように構成された本発明の半導体集積回路
装置によれば、センスアンプの活性化をきっかけとして
ＭＯＳトランジスタのゲート電圧の絶対値が小さくな
る。これにより、転送効率を高くすることができるとと
もに、ゲート酸化膜破壊が生じるのを防止することがで
きる。
装置によれば、センスアンプの活性化をきっかけとして
ＭＯＳトランジスタのゲート電圧の絶対値が小さくな
る。これにより、転送効率を高くすることができるとと
もに、ゲート酸化膜破壊が生じるのを防止することがで
きる。
【００１８】
【実施例】図１に本発明による半導体集積回路装置の第
１実施例を示す。この半導体集積回路装置は、図５に示
した半導体集積回路装置とワード線昇圧回路ＷＬＤＶの
構造が異なり、さらにワード線昇圧回路ＷＬＤＶの出力
ノードＷＤにセンスアンプ活性化のタイミングで降圧す
る降圧回路ＤＷＮを付加してある。
１実施例を示す。この半導体集積回路装置は、図５に示
した半導体集積回路装置とワード線昇圧回路ＷＬＤＶの
構造が異なり、さらにワード線昇圧回路ＷＬＤＶの出力
ノードＷＤにセンスアンプ活性化のタイミングで降圧す
る降圧回路ＤＷＮを付加してある。
【００１９】ワード線昇圧回路ＷＬＤＶは図５に示した
従来の回路と同じく電源Ｖｃｃと電源Ｖｓｓの間に直列
接続され、ゲートにそれぞれアクティブ信号φA 、リセ
ット信号φR を入力しているＮＭＯＳトランジスタＴ１
０，Ｔ２０を持ち、Ｔ１０，Ｔ２０を互いに接続してい
るノードＷＤを出力とする。そして遅延回路ＤＬＹ１，
ＤＬＹ２によってアクティブ信号φA を遅らせた信号φ
A ′をつくり、昇圧用キャパシタＣＢ１の片極に付加し
ている。キャパシタＣＢ１の他極は出力ＷＤに接続して
ある。遅延回路ＤＬＹ２は３段のインバータＩＮＶ１，
ＩＮＶ２，ＩＮＶ３と、電源Ｖｃｃと電源Ｖｓｓの間に
直列接続されたＰＭＯＳトランジスタＴ３０，ＮＭＯＳ
トランジスタＴ３１，Ｔ３２からなる。トランジスタＴ
３０のゲートはインバータＩＮＶ１の出力ノードＮ２
に、トランジスタＴ３１，Ｔ３２のゲートはインバータ
ＩＮＶ３の出力ノードＮ４に接続されている。
従来の回路と同じく電源Ｖｃｃと電源Ｖｓｓの間に直列
接続され、ゲートにそれぞれアクティブ信号φA 、リセ
ット信号φR を入力しているＮＭＯＳトランジスタＴ１
０，Ｔ２０を持ち、Ｔ１０，Ｔ２０を互いに接続してい
るノードＷＤを出力とする。そして遅延回路ＤＬＹ１，
ＤＬＹ２によってアクティブ信号φA を遅らせた信号φ
A ′をつくり、昇圧用キャパシタＣＢ１の片極に付加し
ている。キャパシタＣＢ１の他極は出力ＷＤに接続して
ある。遅延回路ＤＬＹ２は３段のインバータＩＮＶ１，
ＩＮＶ２，ＩＮＶ３と、電源Ｖｃｃと電源Ｖｓｓの間に
直列接続されたＰＭＯＳトランジスタＴ３０，ＮＭＯＳ
トランジスタＴ３１，Ｔ３２からなる。トランジスタＴ
３０のゲートはインバータＩＮＶ１の出力ノードＮ２
に、トランジスタＴ３１，Ｔ３２のゲートはインバータ
ＩＮＶ３の出力ノードＮ４に接続されている。
【００２０】降圧回路ＤＷＮはセンスアンプ活性化信号
φSAとインバータＩＮＶ１の出力ノードＮ２を入力とし
ノードＮ５に出力するＮＯＲ回路ＮＯＲ１と、ＮＯＲ回
路ＮＯＲ１の出力をうけるインバータＩＮＶ４と、電源
Ｖｃｃと電源Ｖｓｓの間に直列接続されたＰＭＯＳトラ
ンジスタＴ４０，ＮＭＯＳトランジスタＴ４１，Ｔ４２
とを有する。トランジスタＴ４０，Ｔ４１のゲートはイ
ンバータＩＮＶ４の出力Ｎ６に接続され、トランジスタ
Ｔ４２のゲートは遅延回路ＤＬＹ１の出力Ｎ１に接続さ
れている。さらにワード線昇圧回路ＷＬＤＶの出力ＷＤ
とトランジスタＴ４０，Ｔ４１を互いに接続しているノ
ードφD の間に接続された降圧用キャパシタＣＢ２と、
ゲートをノードＮ２にソース、ドレインをφA ′−φD
間に接続したＮＭＯＳトランジスタＴ５０と、ゲート、
ドレインを電源Ｖｓｓに、ソースをノードφD に接続し
たＮＭＯＳトランジスタＴ６０を備えている。
φSAとインバータＩＮＶ１の出力ノードＮ２を入力とし
ノードＮ５に出力するＮＯＲ回路ＮＯＲ１と、ＮＯＲ回
路ＮＯＲ１の出力をうけるインバータＩＮＶ４と、電源
Ｖｃｃと電源Ｖｓｓの間に直列接続されたＰＭＯＳトラ
ンジスタＴ４０，ＮＭＯＳトランジスタＴ４１，Ｔ４２
とを有する。トランジスタＴ４０，Ｔ４１のゲートはイ
ンバータＩＮＶ４の出力Ｎ６に接続され、トランジスタ
Ｔ４２のゲートは遅延回路ＤＬＹ１の出力Ｎ１に接続さ
れている。さらにワード線昇圧回路ＷＬＤＶの出力ＷＤ
とトランジスタＴ４０，Ｔ４１を互いに接続しているノ
ードφD の間に接続された降圧用キャパシタＣＢ２と、
ゲートをノードＮ２にソース、ドレインをφA ′−φD
間に接続したＮＭＯＳトランジスタＴ５０と、ゲート、
ドレインを電源Ｖｓｓに、ソースをノードφD に接続し
たＮＭＯＳトランジスタＴ６０を備えている。
【００２１】以下、図１の半導体集積回路装置の動作を
説明する。アクティブ信号φA がグランドレベルからＶ
ｃｃレベルになり、リセット信号φR がグランドレベル
になるとトランジスタＴ１０がオン、Ｔ２０がオフして
ワード線昇圧回路ＷＬＤＶの出力ノードＷＤがＶｃｃ−
Ｖｔのレベルまで充電される（図２の期間ｔ１）。ここ
でＶｔとはトランジスタＴ１０のしきい値である。出力
ノードＷＤが充電されている時並行してアクティブ信号
φA の遅延信号φA ′，φD がつくられる。アクティブ
信号φA がハイになると、遅延回路ＤＬＹ１による遅延
をともなってノードＮ１がハイになる。ノードＮ１がハ
イに変わるとインバータＩＮＶ１によってノードＮ２が
ロウになる。この時点でトランジスタＴ３０，Ｔ４２は
オンしトランジスタＴ３０，Ｔ３１，Ｔ３２およびＴ４
０，Ｔ４１，Ｔ４２はそれぞれインバータを形成し、ま
たトランジスタＴ５０はオフしている。そしてセンスア
ンプ活性化信号φSAはハイになっていないからＮＯＲ回
路ＮＯＲ１はインバータと等価であり、ノードＮ２がロ
ウに変わるとインバータ３段分の遅延で遅延信号φD が
ほぼ同時にハイになる。この時キャパシタＣＢ１，ＣＢ
２の片極が０ＶからＶｃｃレベルへと電圧が変化するか
ら、ワード線昇圧回路ＷＬＤＶの出力ＷＤはカップリン
グでＶｂ１レベルへと昇圧される。そしてデコーダＤＣ
がアドレスＡを受けて選択したワード線、たとえばＷＬ
０に昇圧レベルを伝達する（図２の期間ｔ２）。
説明する。アクティブ信号φA がグランドレベルからＶ
ｃｃレベルになり、リセット信号φR がグランドレベル
になるとトランジスタＴ１０がオン、Ｔ２０がオフして
ワード線昇圧回路ＷＬＤＶの出力ノードＷＤがＶｃｃ−
Ｖｔのレベルまで充電される（図２の期間ｔ１）。ここ
でＶｔとはトランジスタＴ１０のしきい値である。出力
ノードＷＤが充電されている時並行してアクティブ信号
φA の遅延信号φA ′，φD がつくられる。アクティブ
信号φA がハイになると、遅延回路ＤＬＹ１による遅延
をともなってノードＮ１がハイになる。ノードＮ１がハ
イに変わるとインバータＩＮＶ１によってノードＮ２が
ロウになる。この時点でトランジスタＴ３０，Ｔ４２は
オンしトランジスタＴ３０，Ｔ３１，Ｔ３２およびＴ４
０，Ｔ４１，Ｔ４２はそれぞれインバータを形成し、ま
たトランジスタＴ５０はオフしている。そしてセンスア
ンプ活性化信号φSAはハイになっていないからＮＯＲ回
路ＮＯＲ１はインバータと等価であり、ノードＮ２がロ
ウに変わるとインバータ３段分の遅延で遅延信号φD が
ほぼ同時にハイになる。この時キャパシタＣＢ１，ＣＢ
２の片極が０ＶからＶｃｃレベルへと電圧が変化するか
ら、ワード線昇圧回路ＷＬＤＶの出力ＷＤはカップリン
グでＶｂ１レベルへと昇圧される。そしてデコーダＤＣ
がアドレスＡを受けて選択したワード線、たとえばＷＬ
０に昇圧レベルを伝達する（図２の期間ｔ２）。
【００２２】ワード線ＷＬ０のレベルがＶｂ１となれば
メモリセルトランジスタＴＭ０がオンしメモリセルキャ
パシタＣＭ０に蓄えてあった電荷がビット線ＢＬ０へ流
れる。そのデータがＬＯＷであるとすればビット線ＢＬ
０はプリチャージレベルＶｃｃ／２から若干下がる。続
いてセンスアンプをφSAをハイにして活性化するとビッ
ト線ＢＬ０はグランドレベルに、ビット線ＢＢＬ０はＶ
ｃｃレベルになる。またＮＯＲ回路ＮＯＲ１の出力ノー
ドＮ５がロウになり、インバータ２段を経て降圧信号φ
D がロウに変わる。これを受けてノードＷＤはキャパシ
タＣＢ２のカップリングでＶｂ１からＶｂ２のレベルへ
おし下げられる（図２の期間ｔ３）。この時Ｖｂ２のレ
ベルは、Ｖｃｃ（データがハイのレベル）とトランジス
タＴＭ０のしきい値の和以上に設定し、ビット線ＢＬ０
の電位をセルトランジスタＴＭ０を通じセルキャパシタ
ＣＭ０に書き込みできるようにしておく。
メモリセルトランジスタＴＭ０がオンしメモリセルキャ
パシタＣＭ０に蓄えてあった電荷がビット線ＢＬ０へ流
れる。そのデータがＬＯＷであるとすればビット線ＢＬ
０はプリチャージレベルＶｃｃ／２から若干下がる。続
いてセンスアンプをφSAをハイにして活性化するとビッ
ト線ＢＬ０はグランドレベルに、ビット線ＢＢＬ０はＶ
ｃｃレベルになる。またＮＯＲ回路ＮＯＲ１の出力ノー
ドＮ５がロウになり、インバータ２段を経て降圧信号φ
D がロウに変わる。これを受けてノードＷＤはキャパシ
タＣＢ２のカップリングでＶｂ１からＶｂ２のレベルへ
おし下げられる（図２の期間ｔ３）。この時Ｖｂ２のレ
ベルは、Ｖｃｃ（データがハイのレベル）とトランジス
タＴＭ０のしきい値の和以上に設定し、ビット線ＢＬ０
の電位をセルトランジスタＴＭ０を通じセルキャパシタ
ＣＭ０に書き込みできるようにしておく。
【００２３】ワード線がＶｂ２というレベルに保たれて
いるから、ビット線ＢＬ０の電位がセルトランジスタＴ
Ｍ０を通じ、セルキャパシタＣＭ０へと書き込まれる。
ビット線ＢＬ０のデータがある入力回路によって反転さ
れなければロウデータが、反転されればハイデータが書
き込まれる。
いるから、ビット線ＢＬ０の電位がセルトランジスタＴ
Ｍ０を通じ、セルキャパシタＣＭ０へと書き込まれる。
ビット線ＢＬ０のデータがある入力回路によって反転さ
れなければロウデータが、反転されればハイデータが書
き込まれる。
【００２４】リセット動作において、アクティブ信号φ
A をロウにすると遅延回路ＤＬＹ１により遅延をともな
ってノードＮ１がロウになる。それを受けてノードＮ２
がハイになり、この時点でトランジスタＴ３０、Ｔ４２
は共にオフ、トランジスタＴ５０はオンする。よって一
度ロウになっていたノードφD が遅延信号φA ′によっ
てプラスの電位に充電される。ノードＮ２がハイに変わ
った後、ノードＮ４がインバータ２段の遅延でハイにな
りトランジスタＴ３２がオンしノードφA ′がロウ、ま
たノードφD がロウになる。
A をロウにすると遅延回路ＤＬＹ１により遅延をともな
ってノードＮ１がロウになる。それを受けてノードＮ２
がハイになり、この時点でトランジスタＴ３０、Ｔ４２
は共にオフ、トランジスタＴ５０はオンする。よって一
度ロウになっていたノードφD が遅延信号φA ′によっ
てプラスの電位に充電される。ノードＮ２がハイに変わ
った後、ノードＮ４がインバータ２段の遅延でハイにな
りトランジスタＴ３２がオンしノードφA ′がロウ、ま
たノードφD がロウになる。
【００２５】一度０ＶになっていたノードφD をトラン
ジスタＴ５０によって充電したのはノードＷＤを０Ｖに
放電する際にキャパシタＣＢ２のカップリングにより、
ノードφD がマイナスの電位になるのを防ぐためで、ト
ランジスタＴ６０も同様の目的で接続されている。
ジスタＴ５０によって充電したのはノードＷＤを０Ｖに
放電する際にキャパシタＣＢ２のカップリングにより、
ノードφD がマイナスの電位になるのを防ぐためで、ト
ランジスタＴ６０も同様の目的で接続されている。
【００２６】ノードφA ′がロウになるとキャパシタＣ
Ｂ１のカップリングでノードＷＤがＶｃｃレベル付近ま
で下がり、リセット信号φR をハイにするとトランジス
タＴ２０がオンしてノードＷＤ、ワード線ＷＬ０がグラ
ンドレベルになる。ワード線ＷＬ０がロウになるとメモ
リセルトランジスタＴＭ０はオフしキャパシタＣＭ０は
ビット線ＢＬ０から電気的に遮断される。
Ｂ１のカップリングでノードＷＤがＶｃｃレベル付近ま
で下がり、リセット信号φR をハイにするとトランジス
タＴ２０がオンしてノードＷＤ、ワード線ＷＬ０がグラ
ンドレベルになる。ワード線ＷＬ０がロウになるとメモ
リセルトランジスタＴＭ０はオフしキャパシタＣＭ０は
ビット線ＢＬ０から電気的に遮断される。
【００２７】従来の半導体集積回路装置においてはワー
ド線の昇圧レベルはＶｂという一つのレベルで、このレ
ベルはセンスアンプ活性化後、セルトランジスタにかか
る高電界を考慮し、ゲート酸化膜を破壊しない程度に抑
えられたものであった。この実施例の半導体集積回路装
置ではワード線レベルをセンスアンプ活性化の前後でＶ
ｂ１，Ｖｂ２という２つのレベルに分けて設定した。こ
れによりＶｂ２のレベルをゲート酸化膜を破壊しないレ
ベルにすれば、Ｖｂ１は十分高く（Ｖｂ１＞Ｖｂ：従来
のレベルより高い）設定できるため、信頼性をおとさず
に転送効率をあげることができる。
ド線の昇圧レベルはＶｂという一つのレベルで、このレ
ベルはセンスアンプ活性化後、セルトランジスタにかか
る高電界を考慮し、ゲート酸化膜を破壊しない程度に抑
えられたものであった。この実施例の半導体集積回路装
置ではワード線レベルをセンスアンプ活性化の前後でＶ
ｂ１，Ｖｂ２という２つのレベルに分けて設定した。こ
れによりＶｂ２のレベルをゲート酸化膜を破壊しないレ
ベルにすれば、Ｖｂ１は十分高く（Ｖｂ１＞Ｖｂ：従来
のレベルより高い）設定できるため、信頼性をおとさず
に転送効率をあげることができる。
【００２８】次に本発明による半導体集積回路装置の第
２実施例を図３及び図４を用いて説明する。この第２実
施例の半導体集積回路装置は図５に示した従来の半導体
集積回路装置に図３の降圧回路ＤＷＮ２を付加したもの
である。この降圧回路ＤＷＮ２はワード線昇圧回路ＷＬ
ＤＶの出力ノードＷＤに接続されセンスアンプ活性化信
号φSAを入力としている。以下にこの回路がどのよう
に、センスアンプ活性化のタイミングで、転送トランジ
スタのゲート電圧を下げるのかを説明する。
２実施例を図３及び図４を用いて説明する。この第２実
施例の半導体集積回路装置は図５に示した従来の半導体
集積回路装置に図３の降圧回路ＤＷＮ２を付加したもの
である。この降圧回路ＤＷＮ２はワード線昇圧回路ＷＬ
ＤＶの出力ノードＷＤに接続されセンスアンプ活性化信
号φSAを入力としている。以下にこの回路がどのよう
に、センスアンプ活性化のタイミングで、転送トランジ
スタのゲート電圧を下げるのかを説明する。
【００２９】降圧回路ＤＷＮ２はソースを電源Ｖｃｃに
接続しゲート、ドレインをともにノードＮａに接続した
ＮＭＯＳトランジスタＴ７０と、Ｔ７０と同様にゲー
ト、ドレインを共通に接続しノードＮａ、ノードＷＤ間
に直列接続されたＮＭＯＳトランジスタＴ７１、Ｔ７２
を持つ。トランジスタＴ７１、Ｔ７２は出力ノードＷＤ
からノードＮａに向かって電流が流れるように接続され
ており、トランジスタＴ７２のゲート、ドレインがノー
ドＷＤにつながっている。またノードＮａ、ノードＷＤ
間にソース、ドレインを接続しているＮＭＯＳトランジ
スタＴ７３、Ｔ７４があり、トランジスタＴ７３のゲー
トは電源Ｖｃｃに、トランジスタＴ７４のゲートはノー
ドＮｂに接続されている。そしてノードＮｂにはキャパ
シタＣＤの片極が接続され、キャパシタＣＤのもう一方
の極にはセンスアンプ活性化信号φSAが入力してある。
そしてノードＮｂ、ノードＷＤ間にソース、ドレインを
接続したＮＭＯＳトランジスタＴ７５、Ｔ７６があり、
トランジスタＴ７５のゲートはノードＷＤ、トランジス
タＴ７６のゲートはＶｃｃに接続されている。
接続しゲート、ドレインをともにノードＮａに接続した
ＮＭＯＳトランジスタＴ７０と、Ｔ７０と同様にゲー
ト、ドレインを共通に接続しノードＮａ、ノードＷＤ間
に直列接続されたＮＭＯＳトランジスタＴ７１、Ｔ７２
を持つ。トランジスタＴ７１、Ｔ７２は出力ノードＷＤ
からノードＮａに向かって電流が流れるように接続され
ており、トランジスタＴ７２のゲート、ドレインがノー
ドＷＤにつながっている。またノードＮａ、ノードＷＤ
間にソース、ドレインを接続しているＮＭＯＳトランジ
スタＴ７３、Ｔ７４があり、トランジスタＴ７３のゲー
トは電源Ｖｃｃに、トランジスタＴ７４のゲートはノー
ドＮｂに接続されている。そしてノードＮｂにはキャパ
シタＣＤの片極が接続され、キャパシタＣＤのもう一方
の極にはセンスアンプ活性化信号φSAが入力してある。
そしてノードＮｂ、ノードＷＤ間にソース、ドレインを
接続したＮＭＯＳトランジスタＴ７５、Ｔ７６があり、
トランジスタＴ７５のゲートはノードＷＤ、トランジス
タＴ７６のゲートはＶｃｃに接続されている。
【００３０】図４のタイムチャートでこの降圧回路ＤＷ
Ｎ２の動作を説明する。ここで簡単のため降圧回路ＤＷ
Ｎ２を構成するトランジスタのしきい値はすべて同一の
値Ｖｔｎであるとする。まず期間ｔ１を経て、期間ｔ２
にノードＷＤが昇圧されると、そのレベルは電源Ｖｃｃ
とノードＷＤの間に直列接続されたＭＯＳダイオードに
よって決められた上限値、Ｖｃｃ＋３Ｖｔｎのレベルま
であがる。すると、ノードＮｂは動作初期トランジスタ
Ｔ７６によってノードＷＤと同レベルの０Ｖにあったの
だが、トランジスタＴ７５により、Ｖｃｃ＋２Ｖｔｎの
レベルまで充電される（図４の期間ｔ２）。次にセンス
アンプ活性化信号φSAをハイにするとキャパシタＣＤの
カップリングにより、ノードＮｂの電位がＶｓ（ここ
で、Ｖｓ＞＞Ｖｔｎ）程持ちあがり、トランジスタＴ７
４がオンする。これにより、電源ＶｃｃとノードＷＤの
間にトランジスタＴ７０、Ｔ７４を通る電流経路がで
き、ノードＷＤはＶｃｃ＋Ｖｔｎのレベルまで放電され
る（図４の期間ｔ３）。
Ｎ２の動作を説明する。ここで簡単のため降圧回路ＤＷ
Ｎ２を構成するトランジスタのしきい値はすべて同一の
値Ｖｔｎであるとする。まず期間ｔ１を経て、期間ｔ２
にノードＷＤが昇圧されると、そのレベルは電源Ｖｃｃ
とノードＷＤの間に直列接続されたＭＯＳダイオードに
よって決められた上限値、Ｖｃｃ＋３Ｖｔｎのレベルま
であがる。すると、ノードＮｂは動作初期トランジスタ
Ｔ７６によってノードＷＤと同レベルの０Ｖにあったの
だが、トランジスタＴ７５により、Ｖｃｃ＋２Ｖｔｎの
レベルまで充電される（図４の期間ｔ２）。次にセンス
アンプ活性化信号φSAをハイにするとキャパシタＣＤの
カップリングにより、ノードＮｂの電位がＶｓ（ここ
で、Ｖｓ＞＞Ｖｔｎ）程持ちあがり、トランジスタＴ７
４がオンする。これにより、電源ＶｃｃとノードＷＤの
間にトランジスタＴ７０、Ｔ７４を通る電流経路がで
き、ノードＷＤはＶｃｃ＋Ｖｔｎのレベルまで放電され
る（図４の期間ｔ３）。
【００３１】動作の終わりに図５の半導体集積回路装置
で説明したのと同様に、ノードＷＤを昇圧レベルから０
Ｖまで下げると、ノードＮａ，Ｎｂはそれぞれトランジ
スタＴ７３，Ｔ７６により０Ｖとなり次の動作に備える
（図４の期間ｔ４）。トランジスタＴ７３，Ｔ７６は、
つまりノードＮａ，Ｎｂの初期電圧を０Ｖにするための
ものである。
で説明したのと同様に、ノードＷＤを昇圧レベルから０
Ｖまで下げると、ノードＮａ，Ｎｂはそれぞれトランジ
スタＴ７３，Ｔ７６により０Ｖとなり次の動作に備える
（図４の期間ｔ４）。トランジスタＴ７３，Ｔ７６は、
つまりノードＮａ，Ｎｂの初期電圧を０Ｖにするための
ものである。
【００３２】以上のように第２実施例によれば、センス
アンプ活性化後はワード線をＶｃｃ＋Ｖｔｎのレベルを
設定し、転送トランジスタの酸化膜に高電界が付加され
るのを防止、そしてセンスアンプ活性化までのワード線
はＶｃｃ＋３Ｖｔｎという高レベルに昇圧し転送トラン
ジタのコンダクタンスを積極的に高くした。よって信頼
性をおとすことなく高速にデータを転送する半導体集積
回路装置を実現できる。
アンプ活性化後はワード線をＶｃｃ＋Ｖｔｎのレベルを
設定し、転送トランジスタの酸化膜に高電界が付加され
るのを防止、そしてセンスアンプ活性化までのワード線
はＶｃｃ＋３Ｖｔｎという高レベルに昇圧し転送トラン
ジタのコンダクタンスを積極的に高くした。よって信頼
性をおとすことなく高速にデータを転送する半導体集積
回路装置を実現できる。
【００３３】
【発明の効果】本発明によれば転送トランジスタのゲー
ト電圧をセンスアンプ活性化前に十分昇圧し、センスア
ンプ活性化後にはそのレベルを降圧することにより、転
送効率を高くすることができるとともに、ゲート酸化膜
の破壊が生じるのを防止することができる。
ト電圧をセンスアンプ活性化前に十分昇圧し、センスア
ンプ活性化後にはそのレベルを降圧することにより、転
送効率を高くすることができるとともに、ゲート酸化膜
の破壊が生じるのを防止することができる。
【図１】本発明の第１実施例を示すブロック図。
【図２】第１実施例の動作を説明するためのタイムチャ
ート。
ート。
【図３】第２実施例にかかる降圧回路を示すブロック
図。
図。
【図４】第２実施例の動作を説明するためのタイムチャ
ート。
ート。
【図５】従来の半導体集積回路装置を示すブロック図。
【図６】従来の半導体集積回路装置の動作を説明するた
めのタイムチャート。
めのタイムチャート。
ＷＬ０ ワード線 ＷＬ１ ワード線 ＭＣ０ メモリセル ＭＣ１ メモリセル ＢＬ０ ビット線 ＢＢＬ０ ビット線 ＣＭ１ セルキャパシタ ＣＭ１ セルキャパシタ ＣＢ１ 昇圧用キャパシタ ＣＢ２ 昇圧用キャパシタ ＣＤ 昇圧用キャパシタ Ｔ10〜Ｔ42 トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鯉 沼 弘 之 神奈川県川崎市幸区堀川町580番地１号 株式会社東芝 半導体システム技術セ ンター内 (56)参考文献 特開 平２−247892（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/409
Claims (1)
- 【請求項１】データ保持ノードと、 データを転送するために所定の電位にプリチャージさ
れ、前記データ保持ノードにデータを転送したり前記デ
ータ保持ノードからデータを受けるためのデータ線と、 前記データ線に接続されたソースと、前記データ保持ノ
ードに接続されたドレインとを有するＭＯＳトランジス
タと、 前記ＭＯＳトランジスタを介し前記データ保持ノードか
ら前記データ線に転送された前記データを増幅し、この
増幅された電位に前記データ線を保持するセンスアンプ
と、 前記ＭＯＳトランジスタのゲート電位を第１の昇圧電位
にする昇圧手段と、 前記センスアンプの活性化のタイミングで前記ＭＯＳト
ランジスタのゲート電位を、前記第１の昇圧電位から第
２の昇圧電位に変化させる降圧手段と、 を備え、前記第２の昇圧電位は、前記ＭＯＳトランジス
タが、前記データ線の前記増幅された電位の全てを前記
データ保持ノードに転送できる電位であり、前記第２の
昇圧電位の絶対値は前記第１の昇圧電位の絶対値よりも
小さいことを特徴とする半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2402053A JP2823361B2 (ja) | 1990-12-13 | 1990-12-13 | 半導体集積回路装置 |
| KR1019910022528A KR960000715B1 (ko) | 1990-12-13 | 1991-12-10 | 반도체 집적회로장치 |
| US07/805,560 US5274592A (en) | 1990-12-13 | 1991-12-13 | Semiconductor integrated circuit device for high-speed transmission of data and for improving reliability of transfer transistor, applicable to DRAM with voltage-raised word lines |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2402053A JP2823361B2 (ja) | 1990-12-13 | 1990-12-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
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