JPH0383371A - 不揮発性半導体記憶装置の昇圧回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、電気的に書換え可能な不揮発性半導体記憶
装置のしきい値電圧を変えるため高電圧を発生させる昇
圧回路に関するものである。

［従来の技術］ 従来、電気的に書換え可能な不揮発性半導体記憶装置と
して、Ｅ　Ｅ　Ｐ　ＲＯＭ　（ｅｌｅｃｔｒｉｃａｌｌ
ｙｅｒａｓａｂｌｅ　ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯ
Ｍ　）やＥＡＲＯＭ（ｅｌｅｃｔｒｉｃａｌｙ　ａｌｔ
ｅｒａｂｌｅ　ＲＯＭ）などがあり。

例えば上記ＥＥＰＲＯＭを書き換える場合に、上記Ｅ　
Ｅ　Ｐ　ＲＯＭを構成するメモリセルのしきい値電圧を
変化させるために、上記メモリセルに高電圧をかける必
要がある。この高電圧は通常１５Ｖ〜２０Ｖ程度であり
、この電圧を発生させるために昇圧回路が用いられる。

この不揮発性半導体記憶装置の昇圧回路を第３図乃至第
８図を用いて説明する。図において、１はＥＥＰＲＯＭ
、２は上記ＥＥＰＲＯＭＩのアドレス列を指定するデコ
ーダ、３は上記ＥＥＰＲＯＭＩに高電圧をかける昇圧回
路である。上記ＥＥＰＲＯＭＩは、トランジスタからな
る複数のメモリセル１ａからなり、第７図に示すように
、基板１７上に形成されたソースドレイン１８と、フロ
ーティングゲート１６と、コントロールゲート１５とか
ら構威されている。上記昇圧回路３は、高速のクロック
を出力する発振回路１０と、上記クロックを反転させる
インバータ２０ａ〜２０ｃを奇数段（３段）に接続して
構成する第１インバータ列回路２０と、上記インバータ
２０ｂ、２０ｃを偶数段（２段）に接続して構成する第
２インバータ列回路２１と、上記第１インバータ列回路
２０と第２インバータ列＠＠２Ｌに交互にキャパシタ４
０を介してゲートが接続されたＮＭＯＳトランジスタ３
０ａを従属接続して構威し、上記第１．第２インバータ
列回路２０．２１からの出力により上記トランジスタ３
０ａが交互にオンされるトランジスタ列回路３０とから
なる。上記インバータ２０ａ〜２０ｃは、第３図に示す
ように、クロックｇがゲートに入力され順次オンし、高
電位電源線に接続されたＰチャンネル（Ｐｃｈ）　ｈラ
ンジスタ２００と、低電位型ｇ線に接続されたＮチャン
ネル（Ｎｃｈ）　トランジスタ２０１とから構成されて
いる。

次に動作について説明する。発振回路１０からのクロッ
クｇは第１．第２インバータ列回路２０゜２１により位
相が反転され、この位相の反転した高速のクロックがト
ランジスタ列回路３０に入力されてトランジスタ３０ａ
を交互にオンし、前段のトランジスタ３０ａによってゲ
ートにかかる電圧が上昇してトランジスタ３０ａを流れ
る電圧が昇圧される。すなわち、ブートストラップの原
理に従ってトランジスタ３０ａのドレインにかかる電圧
は５第４図に示すように徐々に昇圧されていく。このた
め、昇圧するためには高速クロックパルス（数ＭＨｚ）
が必要となる。この昇圧回路３から発生された高電圧は
、デコーダ２を介してＥＥＦＲＯＭＩの指定アドレス列
に加えられ、データが書き換えられる。

上記第１．第２インバータ列回路２０．２１は、第６図
に示すように、前段のインバータ２０ｂの出力ｅの電位
がクロックｇに基づきＬｏｗレベルからＨｉｇｈレベル
に立ち上がるとき、出力ｅがＮｃｈトランジスタのＶＴ
Ｈより低い期間（１＋からｔｚ）はＰｃｈトランジスタ
２００ｃのみオン状態となり、出力ｆはＨｉｇｈレベル
を出力する０次に、出力ｅの電位がＮｃｈトランジスタ
のＶＴ９より高くがっＰｃｈトランジスタのｖＴ□より
も低い期間Ｄｚからｔｓ）はＰｃｈトランジスタ２００
ｃ、Ｎｃｈｈランジスタ２０１ｃともにオン状態となり
、上記ＰｃｈトランジスタとＮｃｈトランジスタのオン
抵抗の分割比による電圧が出力ｆより出力される。次に
上記出力ｅの電位がＰｃｈトランジスタのｖｌＮより高
い期間（ｔ、以降）はＰｃｈｈランジスタ２００ｃがオ
フ状態となり、出力ｆはＬｏｗレベルを出力する。

また、上記出力ｅの電位がＨｉｇｈレベルからＬｏｗレ
ベルに立ち上がるときは、以上述べた逆の順序で状態が
遷移する。

しかし、上記インバータ２０ｃのＰ、Ｎｃｈトランジス
タ２００ｃ、２０１ｃは、同時にオン状態となる期間が
存在し、このときに大きな貫通電流が流れる。この貫通
電流を防止するため、特開昭６３−３８２５０号公報に
記載されているように、前段のインバータ２０ｂのＰｃ
ｈｈランジスタ２００ｂのドレインとＮｃｈトランジス
タ２０１ｂのドレインとの間に抵抗素子２０２を設け、
この抵抗素子２０２の両端を次段のインバータ２０ｃの
Ｐ、Ｎｃｈトランジスタ２００ｃ、２０１ｃのゲートに
接続して構威し、上記抵抗素子２０２による電圧降下に
よりＰｃｈトランジスタ２００ｃとＮｃｈｈランジスタ
２０１ｃとが同時にオン状態となる期間を短くし、上記
貫通電流を抑えることができる。

［発明が解決しようとする課題］ 従来の不揮発性半導体記憶装置の昇圧回路は以上のよう
に構成されているので、高電圧を発生させてトランジス
タのしきい値を変えるメモリセルにおいては、上記昇圧
回路３に上記インバータ２０ａ〜２０ｃを用いた場合に
発生する貫通電流が、急激に流れることによって電磁波
のエネルギーが生じる。この電磁波のエネルギーが、メ
モリのキャリアのやりとりが行われる場所（例えば、フ
ローティングゲートと基板間）に吸収され、電子−正孔
対が発生したり、自由なキャリアを発生させる。これに
より大きな貫通電流が流れる書き込み時には、トンネル
効果によって定まる、ある一定のしきい値の変化が乱れ
る可能性がある。これは、メモリトランジスタの単位当
たりのセル面積が小さくなるほど、すなわちメモリ容量
が大きくなるほど、その影響が大きくなり、また貫通電
流そのものもノイズの原因となるなどの問題点があった
。

また、上記貫通電流を抑えるために前段のインバータ２
０ｂに抵抗素子２０２を設けた場合、上記インバータ列
回路２０．２１をチップ上に成形するときに上記抵抗素
子２０２が大きく、回路全体を小さくできないなどの問
題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、インバータの貫通電流を抑えることにより、
不揮発性半導体記憶装置の書換え時の余分なノイズを防
止するとともに、回路全体を小さくできる不揮発性半導
体記憶装置の昇圧回路を得ることを目的とする。

［課題を解決するための手段］ この発明に係る不揮発性半導体記憶装置の昇圧回路は、
高速のクロックを出力する発振回路と。

上記クロックを反転させるインバータを、奇数段に接続
して構成する第１インバータ列回路および偶数段に接続
して構成する第２インバータ列回路と、上記各インバー
タ列回路からの出力により交互にオンされるトランジス
タを従属接続して構成されるトランジスタ列回路とから
なり、上記インバータは、クロックがゲートに入力され
順次オンされるＰチャンネルトランジスタとＮチャンネ
ルトランジスタとから構成されるとともに、上記第１、
第２インバータ列回路の最終段の前段のインバータは、
上記ＰチャンネルトランジスタのドレインとＮチャンネ
ルトランジスタのドレインとをトランスミッションゲー
トを介して接続し、上記トランスミッションゲートの両
端を最終段のインバータのＰチャンネルトランジスタ及
びＮチャンネルトランジスタのゲートにそれぞれ接続す
るものである。

［作用］ この発明における不揮発性半導体記憶装置の昇圧回路は
、発振回路からのクロックにより最終段の前段のインバ
ータにおけるＰｃｈｈランジスタ及びＮｃｈトランジス
タがオン状態になる電位となり、最終段のＰｃｈトラン
ジスタがオン状態となっても。

トランスミッションゲートにより最終段のインバータの
Ｎｃｈトランジスタはオン状態とならず、さらに上記ク
ロックの電位が上昇してＰｃｈトランジスタがオフ状態
となり、かつトランスミッションゲートがオン状態とな
ったとき、上記最終段のＮｃｈトランジスタがオン状態
となる。

［実施例］ 以下、この発明の一実施例である不揮発性半導体記憶装
置の昇圧回路を第１図乃至第２図を用いて説明する。な
お、第３図乃至第８図と同じものは同一の符号を用いて
説明を省略する。図において、２２は昇圧回路３のイン
バータ列回路、２０ｄは最終段の前段のインバータ、２
０ｃは最終段のインバータ、２０３は上記インバータ２
０ｄのＰｃｈトランジスタ２００ｄのドレインとＮｃｈ
ｈランジスタ２０１ｄのドレインとの間に接続されたト
ランスミッションゲートであり、このトランスミッショ
ンゲート２０３の両端は最終段のインバータ２０ｃのＰ
、Ｎｃｈｈランジスタ２００ｃ、２０１ｃのゲートにそ
れぞれ接続されている。

次に動作について第２図を用いて説明する。発振回路１
０からのクロックｇの電位が最初向ｇｈレベルからＬｏ
ｗレベルに変化する場合において、クロックｇの電位が
Ｐｃｈトランジスタのｖ７Ｈより低下すると、最終段の
前段のＰｃｈトランジスタ２００ｄがオフ状態からオン
状態となり、かつトランスミッションゲート２０３がオ
フ状態であ巧ので、最終段のＰｃｈトランジスタ２００
ｃへのη位すはＨ４ｇｈレベルに立ち上がり、上記Ｐｃ
ｈトラニジスタ２００ｃはオン状態からオフ状態となる
。

しかし最終段のＮｃｈトランジスタ２０１への重含〇は
、トランスミッションゲート２０３がオフ動態であるの
でＬｏｗレベルのままであり、クロッ乙ｇの電位がトラ
ンスミッションゲート２０３の２ン状態となる電位、す
なわちＮｃｈトランジス６２０１ｄがオフ状態となる電
位までつづき、最奈段のＮｃｈトランジスタ２０１ｃは
オフ状態から袈化しない。次にクロックｇの電位がＮｃ
ｈｈランシスタのＶＴＨより降下したとき、前段のＮｃ
ｈトラニジスタ２０１ｄはオフ状態となり、かつトラン
クミッションゲート２０３はオン状態となって上言ｉ電
位Ｃが立ち上がり、最終段のＮｃｈトランジスタ２０１
ｃがオフ状態からオン状態となり、出力ｆは降下する。

このとき最終段のＰｃｈトランジスタ２００ｃはオフ状
態であるので、貫通電流は流力ない。

上記クロックｇの電位がり、ｏｗレベルからＨｉｇｈレ
ベルに変化するときも上記のような原理に従い電位す及
び電位Ｃは第２図のように遷移するので、クロックｇの
電位がＨｉｇｈレベルからＬｏｗレベルに変化するとき
と同様に貫通電流は流れない。

また、上記トランスミッションゲート２０３は、チップ
上に成形するときに抵抗素子２０２と比べて小さくなる
。

［発明の効果コ 以上のように、この発明によれば、不揮発性半導体記憶
装置の昇圧回路を、クロックが最終段のＰチャンネルト
ランジスタとＮチャンネルトランジスタとが同時にオン
状態となる電位となっても前段のトランスミッションゲ
ートにより上記各トランジスタを順次オン状態とするよ
うにしたので、インバータの貫通電流を抑えることがで
き、不揮発性半導体記憶装置の書換え時の余分なノイズ
を防止するとともに、抵抗素子を不要とでき、かつ上記
トランスミッションゲートはチップ上に小さく成形でき
るので、回路全体を小さくすることが可能となる。

【図面の簡単な説明】

第１図及び第２図はこの発明の一実施例である不揮発性
半導体記憶装置の昇圧回路におけるインバータ列回路の
回路図及び動作説明図、第３図及び第４図は従来の不揮
発性半導体記憶装置の昇圧回路のブロック図及び動作説
明図、第５図及び第６図は従来の昇圧回路におけるイン
バータ列回路の回路図及び動作説明図、第７図は他の従
来例のインバータ列回路のブロック図、第８図はメモリ
セルの断面図である。 １・・・Ｅ　Ｅ　Ｐ　ＲＯＭ、２・・・デコーダ、３・
・・昇圧回路、１０・・・発振回路、２０〜２２・・・
インバータ列回路、２０８〜２０ｄ・・・インバータ、
３０・・・トランジスタ列回路、２００・・・Ｐｃｈｈ
ランジスタ、２０１・・・Ｎｃｔ＋トランジスタ、２０
３・・・トランスミッションゲート。 なお１図中、同一符号は同一、又は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 高速のクロックを出力する発振回路と、上記クロックを
   反転させるインバータを、奇数段に接続して構成する第
   １インバータ列回路および偶数段に接続して構成する第
   ２インバータ列回路と、上記各インバータ列回路からの
   出力により交互にオンされるトランジスタを従属接続し
   て構成されるトランジスタ列回路とからなり、上記イン
   バータは、クロックがゲートに入力され順次オンされる
   ＰチャンネルトランジスタとＮチャンネルトランジスタ
   とから構成された不揮発性半導体記憶装置の昇圧回路に
   おいて、 上記第１、第２インバータ列回路の最終段の前段のイン
   バータは、上記Ｐチャンネルトランジスタのドレインと
   Ｎチャンネルトランジスタのドレインとをトランスミッ
   ションゲートを介して接続し、上記トランスミッション
   ゲートの両端を最終段のインバータのＰチャンネルトラ
   ンジスタ及びＮチャンネルトランジスタのゲートにそれ
   ぞれ接続することを特徴とする不揮発性半導体記憶装置
   の昇圧回路。