KR970063278A - 반도체 메모리 - Google Patents

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Abstract

본 발명은 2개의 칼럼과 행 라인의 보호가 가능한 반도체 메모리에 관한 것이다. 본 발명의 반도체 메모리는 (N+2)개의 메모리 셀 그룹, 어드레스 디코더, 제1선택신호 출력회로, 제1전환회로, 및 제2전환회로로 구성된다.
(N+2)개의 메모리 셀 그룹은 첫번째 내지 (N+2)번째 제어신호라인에 각각 접속된다. 어드레스 디코더는 N개의 메모리 셀 그룹을 제어하기 위해 첫번째 내지 N번째 제어신호를 출력한다.
제1선택신호 출력회로는 제1신호레벨 신호를 첫번째 내지 P번째 제1선택신호로서 출력하고, 제2신호레벨 신호를 (P+1)번째 내지 N번째 제1선택신호로서 출력한다. 제1선택신호 출력회로는 P값이 설정가능하도록 구성된다. Q값 설정이 가능한 제2선택신호 출력회로는 제1신호레벨 신호를 첫번째 내지 Q번째 제2선택신호로 구성된다. Q값이 설정이 가능한 제1선택신호 출력회로는 제1신호레벨 신호를 첫번째 내지 Q번째 제2선택신호로서 출력하고, 제2신호레벨 신호를 (Q+1)번째 내지 (N+1)번째 제2선택 신호로서 출력한다.
제1전환회로는 첫번째 내지 (N+1)번째 제1제어신호 출력노드 및 첫번째 내지 N번째 제어신호가 어드레스 로부터 입력되는 첫번째 내지 N번째 제1제어신호 출력노드를 갖는다. 제1전환회로는 제1선택신호 출력회로로 부터의 첫번째 내지 N번째 제1선택신호에 따라서, 첫번째 내지 P번째 제1제어신호 입력노드를 상기 첫번재 내지 P번째 제1제어신호 출력노드에 전기적으로 접속시킨다. 게다가, 제1전환회로는 (P+1)번째 내지 N번째 제1제어신호 노드를 각각 (P+2)번째 내지 (N+1)번째 제1제어신호 출력노드에 전기적으로 접속시킨다.
제2전환회로는 첫번째 내지 (N+2)번째 제어신호 라인에 접속된 첫번째 내지(N+2)번째 제1제어신호 출력 노드 및 제1전환회로의 첫번째 내지 (N+1)번째 제1제어신호 출력노드에 접속된 첫번째 내지 (N+1)번째 제어신호 입력노드를 갖는다. 제2전환회로는 첫번째 내지 Q번째 제2제어신호 입력노드를 각각 첫번째 내지 Q번재 제어신호 출력노드에 전기적으로 접속시키고, (Q+1)번째 내지 (N+1)번째 제2제어신호 입력노드를 각각 (Q+2)번째 내지 (N+2)번째 제2제어신호 출력노드에 전기적으로 접속시킨다.

Description

반도체 메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 실시예1에서 반도체 메모리에 제공된 용장회로를 나타낸 회로 다이아그램.

Claims (5)

  1. 제1퍼텐셜 레벨 신호가 첫번째 내지(N+2)번째 제어신호 라인에 제공되는 경우에 각각이 온으로 전환되는(N+2) 개의 메모리 셀 그룹, 입력된 어드레스 신호를 기초로 하여, 첫번째 내지 N번째 제어신호를 출력하며, 그 중 하나는 첫번째 퍼텐셜 레벨을 취하고, 그 중 나머지는 제2퍼텐셜 레벨을 취하는 어드레스 디코더, 제1신호레벨 신호를 첫번째 내지 P번째 제1선택신호로 출력하고, 제2신호레벨 신호를 (P+1)번째 내지 N번째 제1선택신호 출력하며, P값 설정이 가능한 제1선택신호 출력회로, 제1신호레벨 신호를 첫번째 내지 Q번째 제2선택신호로서 출력하며, 제2신호레벨 신호를 (Q+1)번째 내지 (N+1)번째 제2선택신호로서 출력하며, Q값 설정이 가능한 제2선택신호 출력회로, 첫번째 내지 (N+1)번째 제1제어신호 출력노드와 첫번째 내지 N번째 제어신호가 상기 어드레스 디코더로부터 입력되는 첫번째 내지 N번째 제1제어신호 입력노드를 가지며, 첫번째 내지 P번째 제1제어신호 입력노드 각각을 상기 첫번째 내지 P번째 제1제어신호 출력노드에 전기적으로 접속하며, 상기 (P+1)번째 내지 N번째 제1제어신호 노드 각각을 상기 (P+2) 번째 내지 (N+1) 번째 제1제어신호 출력노드에 전기적으로 접속하고, 상기 제1선택신호 출력회로로부터의 첫번째 내지 N번째 제1선택신호에 따라서, 제2퍼텐션 레벨신호를 상기 (P+1)번째 제1제어신호 출력노드로 출력하는, 제1전환 회로, 및 첫번째 내지 (N+2)번째 제2제어신호라인에 접속된 첫번째 내지 (N+2)번째 제2제어신호 출력노드및 제2전환회로의 첫번째 내지 (N+1)번째 제1제어신호 출력노드에 접속된 첫번째 내지(N+1)번째 제2제어신호 입력노드를 가지며, 상기 첫번째 내지 Q번째 제2제어신호 입력노드 각각을 상기 첫번째 내지 Q번째 제어신호 출력노드에 전기적으로 접속하며, 상기 (Q+1)번째 내지 (N+1)번째 제2제어신호 입력노드 각각을 상기 (Q+2)번째 내지 (N+2)번째 제1제어신호 출력노드에 전기적으로 접속하고, 상기 제2선택신호 출력회로로부터의 첫번째 내지 (N+1)번째 제2선택신호에 따라서, 제2퍼텐셜 레벨신호를 상기 (Q+1)번째 제2제어신호 출력노드로 출력하는, 제2전환희로를 포함하는 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 제1전환회로가 제1신호레벨을 갖는 첫번째 내지 N번째 제1선택신호가 각각 제공되는 경우, 첫번째 내지 N번째 제1제어신호 입력노드를 첫번째 내지 N번째 제1제어신호 출력노드에 전기적으로 접속하는 첫번째 내지 N번째 정규 NMOS, 및 제2신호레벨을 갖는 첫번째 내지 N번째 제1선택신호가 각각 제공되는 경우, 첫번째 내지 N번째 제1제어신호 입력노드를 두번째 내지 (N+1)번째 제1제어신호 출력노드에 전기적으로 접속하는 첫번째 내지 N번째 용장 NMOS를 포함하고, 상기 제2전환회로가 제2신호레벨을 갖는 첫번째 내지 (N+1)번째 제2선택신호가 각각 제공되는 경우, 첫번째 내지 (N+1)번째 제2제어신호 입력노드를 첫번째 내지 (N+1)번째 제2제어신호 출력노드에 전기적으로 접속하는 첫번째 내지 (N+1)번째 정규 NMOS,및 제2신호레벨을 갖는 첫번째 내지 (N+1)번째 제1선택신호가 각각 제공되는 경우, 첫번째 내지 (N+1)번째 제1제어신호 입력노드를 첫번째 내지(N+2)번째 제1제어신호 출력노드에 전기적으로 접속하는 첫번째 내지 (N+1)번째 용장 NMOS를 포함하는 것을 특징으로 하는 반도체 메모리.
  3. 제2항에 있어서, 상기 제1선택신호 출력회로가 직렬로 접속된 첫번째 내지 N번째 제1퓨즈로 구성되며, 그 레벨이 시간에 따라 변하는 선택신호 발생신호가 상기 첫번째 제1퓨즈의 측면으로부터 입력되는 제1퓨즈회로, 및 상기 제1퓨즈 회로의 상기 N번째 제1퓨즈에 접속되어 선택신호 발생신호가 입력되며, 상기 첫번째 내지 N번째 제1퓨즈가 단로되는 경우, 상기 N번째 제1퓨즈에 제2신호레벨 신호를 출력하고, 상기 첫번째 내지 N번째 제1퓨즈가 여전히 단로되지 않는 경우 상기 N번째 제1퓨즈에 선택신호 발생신호와 같은 레벨의 신호를 출력하는 제1래치회로를 구비하고, 상기 첫번째 내지 N번째 제1선택신호가 상기 첫번째 내지 N번째 제1퓨즈의 단자들로부터, 상기 제1래치회로의 측면에 인출하며, 상기 제2선택신호 출력회로가 직렬로 접속된 첫번째 내지 (N+1)번째 제2퓨즈로 구성되며, 선택신호 발생신호가 상기 첫번째 제1퓨즈의 측면으로부터 입력되는 제2퓨즈회로, 및 상기 제1퓨즈 회로의 상기 (N+1)번째 제2퓨즈에 접속되어 선택신호 발생신호가 입력되며 상기 첫번째 내지 (N+1)번째 제1퓨즈가 여전히 단로되는 경우, 상기 (N+1)번째 제2퓨즈에 제2신호레벨 신호를 출력하고, 상기 첫번째 내지 (N+1) 번째 제1퓨즈가 여전히 단로되지 않는 경우, 상기 (N+1)번째 제1퓨즈에 선택신호 발생신호와 같은 레벨의 신호를 출력하는 제2래치회로를 구비하고, 상기 첫번째 내지 (N+1)번째 제1선택 신호가 상기 첫번째 내지 (N+1)번째 제2퓨즈의 단자들로부터, 상기 제1래치회로의 측면에 인출하는 것을 특징으로 하는 반도체 메모리.
  4. 제2항에 있어서, 상기 제1전환회로가 상기 첫번째 내지 N번째 정규 NMOS의 소오스와 드레인에 접속된 드레인과 게이트를 갖고, 제1신호레벨을 갖는 첫번째 내지 N번째 제1선택신호가 각각 제공되는 경우, 온-상태로 되는 첫번째 내지 N번째 정규 PMOS, 및 상기 첫번째 내지 N번째 용장 NMOS의 소오스와 드레인에 접속된 드레인과 게이트를 갖고, 제2신호레벨을 갖는 첫번째 내지 N번째 제1선택신호가 각각 제공되는 경우, 온-상태로 되는 첫번째 내지 N번째 용장 PMSO를 더 포함하는 것을 특징으로 하는 반도체 메모리.
  5. 제4항에 있어서, 상기 제2전환회로가 상기 첫번째 내지 (N+1)번째 정규 NMOS의 소오스와 드레인에 접속된 드레인과 게이트를 갖고, 제1신호레벨을 갖는 첫번째 내지(N+1)번째 제1선택신호가 각각 제공되는 경우, 온-상태로 되는 첫번째 내지 (N+1)번째 정규 PMOS, 및 상기 첫번째 내지 (N+1)번째 용장 NMOS의소오스와 드레인에 접속된 드레인과 게이트를 갖고, 제2신호레벨을 갖는 첫번째 내지 (N+1)번째 제1선택신호가 각각 제공되는 경우, 온-상태로 되는 첫번째 내지 (N+1)번째 용장 PMOS를 더 포함하는 것을 특징으로 하는 반도체 메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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