JPH09231790A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH09231790A JPH09231790A JP8036189A JP3618996A JPH09231790A JP H09231790 A JPH09231790 A JP H09231790A JP 8036189 A JP8036189 A JP 8036189A JP 3618996 A JP3618996 A JP 3618996A JP H09231790 A JPH09231790 A JP H09231790A
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- pmos
- node
- circuit
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G—PHYSICS
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
- G11C29/808—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout using a flexible replacement scheme
-
- G—PHYSICS
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/848—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by adjacent switching
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 シフト型冗長構成によって半導体記憶装置の
２個のカラム線の不良セル等を救済する。 【解決手段】 ２個のカラム線冗長ＲＣＬ１及びＲＣＬ
２、２組の直列接続ヒューズＨＡ１〜ＨＡｎ及びＨＢ１
〜ＨＢｎ＋１、並びに２組のカラム線切替回路ＳＨＡ及
びＳＨＢを設け、未使用カラム線Ｌｎ及びＬｎ−２に応
じて直列ヒューズの各１個のヒューズＨＡｎ−２及びＨ
Ｂｎを切断し、その切断点以降の冗長側のアドレスレコ
ード信号を、各カラム線切替回路ＳＨＡ及びＳＨＢにお
いて冗長側へ１段シフトした出力端ＳＡｎ−１〜ＳＡｎ
＋１及びＳＢｎ＋１〜ＳＢｎ＋２に切り替えて出力させ
る。この構成により２個のカラム線の不良セル等を救済
することができる。
２個のカラム線の不良セル等を救済する。 【解決手段】 ２個のカラム線冗長ＲＣＬ１及びＲＣＬ
２、２組の直列接続ヒューズＨＡ１〜ＨＡｎ及びＨＢ１
〜ＨＢｎ＋１、並びに２組のカラム線切替回路ＳＨＡ及
びＳＨＢを設け、未使用カラム線Ｌｎ及びＬｎ−２に応
じて直列ヒューズの各１個のヒューズＨＡｎ−２及びＨ
Ｂｎを切断し、その切断点以降の冗長側のアドレスレコ
ード信号を、各カラム線切替回路ＳＨＡ及びＳＨＢにお
いて冗長側へ１段シフトした出力端ＳＡｎ−１〜ＳＡｎ
＋１及びＳＢｎ＋１〜ＳＢｎ＋２に切り替えて出力させ
る。この構成により２個のカラム線の不良セル等を救済
することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、不良セル等を救済
して製造歩留まりの向上を図るための冗長回路を設けて
構成される半導体記憶装置に関する。
して製造歩留まりの向上を図るための冗長回路を設けて
構成される半導体記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ(dynamic random access memor
y)等、半導体記憶装置では、製造歩留まりを向上させる
ために冗長回路を設けている。この冗長回路の中でもＡ
ＴＤ(address transfer detector)を使用したカラム冗
長回路では、カラム線が立ち上がるまでに時間がかか
り、回路も複雑なものになる。そこで、ＡＴＤを使用せ
ず、回路が簡単化でき、さらにカラム線の立ち上がりの
高速化が可能なシフト型回路が使用されている。
y)等、半導体記憶装置では、製造歩留まりを向上させる
ために冗長回路を設けている。この冗長回路の中でもＡ
ＴＤ(address transfer detector)を使用したカラム冗
長回路では、カラム線が立ち上がるまでに時間がかか
り、回路も複雑なものになる。そこで、ＡＴＤを使用せ
ず、回路が簡単化でき、さらにカラム線の立ち上がりの
高速化が可能なシフト型回路が使用されている。
【０００３】図９に従来のシフト型冗長回路の構成を示
す。従来のシフト型冗長回路は、ｎ個直列接続されて一
端からブロック選択信号（以下ＢＳＥＬという）が与え
られるヒューズ１〜３、１つのヒューズを切断したとき
にＢＳＥＬから切り離されたヒューズがフローティング
にならないようにするラッチ回路４、Ｙアドレスデコー
ダ（但し図９にはそのＮＯＲゲート５〜７を示す）、カ
ラム線切替回路８、カラムドライバー９で構成される。
す。従来のシフト型冗長回路は、ｎ個直列接続されて一
端からブロック選択信号（以下ＢＳＥＬという）が与え
られるヒューズ１〜３、１つのヒューズを切断したとき
にＢＳＥＬから切り離されたヒューズがフローティング
にならないようにするラッチ回路４、Ｙアドレスデコー
ダ（但し図９にはそのＮＯＲゲート５〜７を示す）、カ
ラム線切替回路８、カラムドライバー９で構成される。
【０００４】ここで、カラム線切替回路８は、Ｐチャン
ネルＭＯＳトランジスタ（以下ＰＭＯＳという）１０〜
１７、ＮチャンネルＭＯＳトランジスタ（以下ＮＭＯＳ
という）１８〜２３、及びインバータ２４〜２９からな
り、カラムドライバー９はＰＭＯＳ３０〜３３及びイン
バータ３４〜３７からなり、ラッチ回路４はインバータ
３８及び４１並びにＰＭＯＳ３９及び４０からなり、ま
た、ＢＳＥＬはリセット時は電源電位ＶＣＣの“Ｈ”レ
ベル（ハイレベル）であり、セット時に接地電位の
“Ｌ”レベル（ローレベル）を取り、ラッチ回路４はＢ
ＳＥＬから切り離されたヒューズへセット時に“Ｈ”レ
ベルを与える。なお、図において、ＰＭＯＳのソースの
矢印は電源電位ＶＣＣに接続されることを示している。
ネルＭＯＳトランジスタ（以下ＰＭＯＳという）１０〜
１７、ＮチャンネルＭＯＳトランジスタ（以下ＮＭＯＳ
という）１８〜２３、及びインバータ２４〜２９からな
り、カラムドライバー９はＰＭＯＳ３０〜３３及びイン
バータ３４〜３７からなり、ラッチ回路４はインバータ
３８及び４１並びにＰＭＯＳ３９及び４０からなり、ま
た、ＢＳＥＬはリセット時は電源電位ＶＣＣの“Ｈ”レ
ベル（ハイレベル）であり、セット時に接地電位の
“Ｌ”レベル（ローレベル）を取り、ラッチ回路４はＢ
ＳＥＬから切り離されたヒューズへセット時に“Ｈ”レ
ベルを与える。なお、図において、ＰＭＯＳのソースの
矢印は電源電位ＶＣＣに接続されることを示している。
【０００５】冗長未使用時においては、選択されたＢＳ
ＥＬは“Ｈ”から“Ｌ”になり、例えばＮＯＲゲート５
に着目すると、ノードａも“Ｈ”から“Ｌ”になり、Ｎ
ＭＯＳ１９がＯＦＦ且つＮＭＯＳ１８がＯＮしてＮＯＲ
ゲート５の出力信号（セット時は“Ｌ”）はノードｂに
伝達され、実線の経路をたどってカラム線ＣＬ１を立ち
上げる。
ＥＬは“Ｈ”から“Ｌ”になり、例えばＮＯＲゲート５
に着目すると、ノードａも“Ｈ”から“Ｌ”になり、Ｎ
ＭＯＳ１９がＯＦＦ且つＮＭＯＳ１８がＯＮしてＮＯＲ
ゲート５の出力信号（セット時は“Ｌ”）はノードｂに
伝達され、実線の経路をたどってカラム線ＣＬ１を立ち
上げる。
【０００６】冗長使用時においては、例えばカラム線Ｃ
Ｌｎ−１が不良である場合、ＣＬｎ−１の切り替え用の
ヒューズ２を切断する。そうするとラッチ回路４につな
がっているノードｃは“Ｈ”のままになりＰＭＯＳ１３
がＯＮし、ノードｄは“Ｈ”のままになり、ＣＬｎ−１
は“Ｌ”になるので使用されなくなる。
Ｌｎ−１が不良である場合、ＣＬｎ−１の切り替え用の
ヒューズ２を切断する。そうするとラッチ回路４につな
がっているノードｃは“Ｈ”のままになりＰＭＯＳ１３
がＯＮし、ノードｄは“Ｈ”のままになり、ＣＬｎ−１
は“Ｌ”になるので使用されなくなる。
【０００７】またＮＭＯＳ２０とＮＭＯＳ２２はＯＦ
Ｆ、ＮＭＯＳ２１とＮＯＭＯＳ２３がＯＮして，ＮＯＲ
ゲート６の出力信号はノードｆへ、ＮＯＲゲート７の出
力信号はノードｇへ伝達され、点線の経路をたどってカ
ラム線ＣＬｎとＲＣＬを立ち上げる。よって、カラム線
ＣＬｎ−１はＣＬｎへ、ＣＬｎは冗長カラム線ＲＣＬへ
と、隣接したカラム線にシフトして置き換えられる。
Ｆ、ＮＭＯＳ２１とＮＯＭＯＳ２３がＯＮして，ＮＯＲ
ゲート６の出力信号はノードｆへ、ＮＯＲゲート７の出
力信号はノードｇへ伝達され、点線の経路をたどってカ
ラム線ＣＬｎとＲＣＬを立ち上げる。よって、カラム線
ＣＬｎ−１はＣＬｎへ、ＣＬｎは冗長カラム線ＲＣＬへ
と、隣接したカラム線にシフトして置き換えられる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記構
成の冗長回路では１つのブロックで１つのカラム線しか
冗長救済できないのでカラム線ショート等による２カラ
ム線以上の不良が冗長救済できず、救済の自由度が低
い、という問題があった。
成の冗長回路では１つのブロックで１つのカラム線しか
冗長救済できないのでカラム線ショート等による２カラ
ム線以上の不良が冗長救済できず、救済の自由度が低
い、という問題があった。
【０００９】
【課題を解決するための手段】本発明は、本発明の概念
を示した図１を参照するに、ｎ個の出力ノード（ＤＥ１
〜ＤＥｎ）からそれぞれのアドレスデコード信号を出力
するアドレスデコーダ（ＤＥＣ）と、少なくともｎ＋２
個の入力ノードとそれと同数の出力ノードを有してその
出力ノードに接続されたｎ個のカラム線又はロウ線（Ｌ
１〜Ｌｎ）と少なくとも２個の冗長線（ＲＬ１及びＲＬ
２）とを駆動するドライバー（ＤＲ）とを有する。
を示した図１を参照するに、ｎ個の出力ノード（ＤＥ１
〜ＤＥｎ）からそれぞれのアドレスデコード信号を出力
するアドレスデコーダ（ＤＥＣ）と、少なくともｎ＋２
個の入力ノードとそれと同数の出力ノードを有してその
出力ノードに接続されたｎ個のカラム線又はロウ線（Ｌ
１〜Ｌｎ）と少なくとも２個の冗長線（ＲＬ１及びＲＬ
２）とを駆動するドライバー（ＤＲ）とを有する。
【００１０】さらに、直列にｎ個接続されたヒューズ
（ＨＡ１〜ＨＡｎ）を有して冗長線使用時にヒューズの
１つを切断して使用するヒューズ回路であって、セット
時にこのヒューズ回路の第１端から第１電位レベル
（Ｌ）の信号が与えられ且つこのヒューズ回路の第２端
から第２電位レベル（Ｈ）の信号が与えられる第１ヒュ
ーズ回路とを有する。
（ＨＡ１〜ＨＡｎ）を有して冗長線使用時にヒューズの
１つを切断して使用するヒューズ回路であって、セット
時にこのヒューズ回路の第１端から第１電位レベル
（Ｌ）の信号が与えられ且つこのヒューズ回路の第２端
から第２電位レベル（Ｈ）の信号が与えられる第１ヒュ
ーズ回路とを有する。
【００１１】さらに、ｎ個の入力ノードとｎ＋１個の出
力ノードを有する第１切替回路（ＳＨＡ）であって、こ
の切替回路の各入力ノードがアドレスデコーダの対応し
た各出力ノード（ＤＥ１〜ＤＥｎ）へ接続され、第１か
ら第ｎ−１の当該入力ノードと前記第１ヒューズ回路に
おける第１から第ｎ−１のヒューズ間接続点とを１対１
で対応させ且つ第ｎの当該入力ノードを前記第１ヒュー
ズ回路における第２端に対応させて第１電位レベル
（Ｌ）及び第２電位レベル（Ｈ）の信号が当該切替回路
の制御信号として与えられ、切断されたヒューズを境に
して、第１電位レベル（Ｌ）の制御信号に対応した入力
ノードから与えられたアドレスデコード信号をこの入力
ノードに対応した出力ノード（ＳＡ１〜ＳＡｎ）から出
力し、第２電位レベル（Ｈ）の制御信号に対応した入力
ノードから与えられたアドレスデコード信号を冗長線側
へ１つシフトした出力ノード（ＳＡ２〜ＳＡｎ＋１）か
ら出力する第１切替回路（ＳＨＡ）を有する。
力ノードを有する第１切替回路（ＳＨＡ）であって、こ
の切替回路の各入力ノードがアドレスデコーダの対応し
た各出力ノード（ＤＥ１〜ＤＥｎ）へ接続され、第１か
ら第ｎ−１の当該入力ノードと前記第１ヒューズ回路に
おける第１から第ｎ−１のヒューズ間接続点とを１対１
で対応させ且つ第ｎの当該入力ノードを前記第１ヒュー
ズ回路における第２端に対応させて第１電位レベル
（Ｌ）及び第２電位レベル（Ｈ）の信号が当該切替回路
の制御信号として与えられ、切断されたヒューズを境に
して、第１電位レベル（Ｌ）の制御信号に対応した入力
ノードから与えられたアドレスデコード信号をこの入力
ノードに対応した出力ノード（ＳＡ１〜ＳＡｎ）から出
力し、第２電位レベル（Ｈ）の制御信号に対応した入力
ノードから与えられたアドレスデコード信号を冗長線側
へ１つシフトした出力ノード（ＳＡ２〜ＳＡｎ＋１）か
ら出力する第１切替回路（ＳＨＡ）を有する。
【００１２】さらに、直列にｎ＋１個接続されたヒュー
ズ（ＨＢ１〜ＨＢｎ＋１）を有して冗長線使用時に当該
ヒューズの１つを切断して使用する第２ヒューズ回路で
あって、切断したヒューズを境にして、セット時にこの
第２ヒューズ回路の第１端から第１電位レベル（Ｌ）の
信号が与えられ且つ第２ヒューズ回路の第２端から第２
電位レベル（Ｈ）の信号が与えられる第２ヒューズ回路
を有する。
ズ（ＨＢ１〜ＨＢｎ＋１）を有して冗長線使用時に当該
ヒューズの１つを切断して使用する第２ヒューズ回路で
あって、切断したヒューズを境にして、セット時にこの
第２ヒューズ回路の第１端から第１電位レベル（Ｌ）の
信号が与えられ且つ第２ヒューズ回路の第２端から第２
電位レベル（Ｈ）の信号が与えられる第２ヒューズ回路
を有する。
【００１３】さらに、ｎ＋１個の入力ノードとｎ＋２個
の出力ノード（ＳＢ１〜ＳＢｎ＋２）を有する第２切替
回路（ＳＨＢ）であって、この第２切替回路の各入力ノ
ードが第１切替回路（ＳＨＡ）の対応した各出力ノード
（ＳＡ１〜ＳＡｎ＋１）へ接続され、第１から第ｎの当
該入力ノードと第２ヒューズ回路における第１から第ｎ
のヒューズ間接続点とを１対１で対応させ、且つ第ｎ＋
１の当該入力ノードを第２ヒューズ回路における前記第
２端に対応させて第１電位レベル（Ｌ）及び第２電位レ
ベル（Ｈ）の信号が当該第２切替回路の制御信号として
与えられ、切断されたヒューズを境にして、第１電位レ
ベル（Ｌ）の制御信号に対応した入力ノードから与えら
れたアドレスデコード信号を当該入力ノードに対応した
出力ノード（ＳＢ１〜ＳＢｎ＋１）からドライバー（Ｄ
Ｒ）へ出力し、第２レベル（Ｈ）の制御信号に対応した
入力ノードから与えられたアドレスデコード信号（ＤＥ
１〜ＤＥｎ）を冗長線側へ１つシフトした出力ノード
（ＳＢ２〜ＳＢｎ＋２）からドライバー（ＤＲ）へ出力
する第２切替回路を有する。
の出力ノード（ＳＢ１〜ＳＢｎ＋２）を有する第２切替
回路（ＳＨＢ）であって、この第２切替回路の各入力ノ
ードが第１切替回路（ＳＨＡ）の対応した各出力ノード
（ＳＡ１〜ＳＡｎ＋１）へ接続され、第１から第ｎの当
該入力ノードと第２ヒューズ回路における第１から第ｎ
のヒューズ間接続点とを１対１で対応させ、且つ第ｎ＋
１の当該入力ノードを第２ヒューズ回路における前記第
２端に対応させて第１電位レベル（Ｌ）及び第２電位レ
ベル（Ｈ）の信号が当該第２切替回路の制御信号として
与えられ、切断されたヒューズを境にして、第１電位レ
ベル（Ｌ）の制御信号に対応した入力ノードから与えら
れたアドレスデコード信号を当該入力ノードに対応した
出力ノード（ＳＢ１〜ＳＢｎ＋１）からドライバー（Ｄ
Ｒ）へ出力し、第２レベル（Ｈ）の制御信号に対応した
入力ノードから与えられたアドレスデコード信号（ＤＥ
１〜ＤＥｎ）を冗長線側へ１つシフトした出力ノード
（ＳＢ２〜ＳＢｎ＋２）からドライバー（ＤＲ）へ出力
する第２切替回路を有する。
【００１４】この構成において、カラム又はロウ線Ｌｎ
−２及びＬｎが不良であることが判明した場合、ヒュー
ズＨＡｎ−２、ＨＢｎを切断して使用する。そうする
と、セット時には、ヒューズＨＡ１〜ＨＡｎ−３及びＨ
Ｂ１〜ＨＢｎ−１には第１電位レベル“Ｌ”が与えら
れ、ヒューズＨＡｎ−２〜ＨＡｎ及びＨＢｎ〜ＨＢｎ＋
１には第２電位レベル“Ｈ”が与えられる。
−２及びＬｎが不良であることが判明した場合、ヒュー
ズＨＡｎ−２、ＨＢｎを切断して使用する。そうする
と、セット時には、ヒューズＨＡ１〜ＨＡｎ−３及びＨ
Ｂ１〜ＨＢｎ−１には第１電位レベル“Ｌ”が与えら
れ、ヒューズＨＡｎ−２〜ＨＡｎ及びＨＢｎ〜ＨＢｎ＋
１には第２電位レベル“Ｈ”が与えられる。
【００１５】従って、第１切替回路ＳＨＡでは、アドレ
スデコーダＤＥＣの出力ノードＤＥ１〜ＤＥｎ−３に対
応して第１電位レベル“Ｌ”の制御信号が与えられ、出
力ノードＤＥｎ−２〜ＤＥｎに対応して第２電位レベル
“Ｈ”の制御信号が与えられ、また、第２切替回路ＳＨ
Ｂでは、第１切替回路ＳＨＡの出力ノードＳＡ１〜ＳＡ
ｎ−１に対応して第１電位レベル“Ｌ”の制御信号が与
えられ、出力ノードＳＡｎ〜ＳＡｎ＋１に対応して第２
電位レベル“Ｈ”の制御信号が与えられる。
スデコーダＤＥＣの出力ノードＤＥ１〜ＤＥｎ−３に対
応して第１電位レベル“Ｌ”の制御信号が与えられ、出
力ノードＤＥｎ−２〜ＤＥｎに対応して第２電位レベル
“Ｈ”の制御信号が与えられ、また、第２切替回路ＳＨ
Ｂでは、第１切替回路ＳＨＡの出力ノードＳＡ１〜ＳＡ
ｎ−１に対応して第１電位レベル“Ｌ”の制御信号が与
えられ、出力ノードＳＡｎ〜ＳＡｎ＋１に対応して第２
電位レベル“Ｈ”の制御信号が与えられる。
【００１６】そのため、第１切替回路ＳＨＡは、アドレ
スデコーダＤＥＣの出力ノードＤＥ１〜ＤＥｎ−３から
与えられたアドレスデコード信号を対応した出力ノード
ＳＡ１〜ＳＡｎ−３から出力し、出力ノードＤＥｎ−２
〜ＤＥｎから与えられたアドレスデコード信号を冗長側
へ１つシフトした出力ノードＳＡｎ−１〜ＳＡｎ＋１か
ら出力する。
スデコーダＤＥＣの出力ノードＤＥ１〜ＤＥｎ−３から
与えられたアドレスデコード信号を対応した出力ノード
ＳＡ１〜ＳＡｎ−３から出力し、出力ノードＤＥｎ−２
〜ＤＥｎから与えられたアドレスデコード信号を冗長側
へ１つシフトした出力ノードＳＡｎ−１〜ＳＡｎ＋１か
ら出力する。
【００１７】また、第２切替回路ＳＨＢは、第１切替回
路ＳＨＡの出力ノードＳＡ１〜ＳＡｎ−３から与えられ
た出力信号を対応した出力ノードＳＢ１〜ＳＢｎ−３か
ら出力し、出力ノードＳＡｎ−１から与えられた出力信
号を対応した出力ノードＳＢｎ−１から出力し、出力ノ
ードＳＡｎとＳＡｎ＋１から与えられた出力信号を冗長
側へ１つシフトした出力ノードＳＢｎ＋１とＳＢｎ＋２
から出力する。
路ＳＨＡの出力ノードＳＡ１〜ＳＡｎ−３から与えられ
た出力信号を対応した出力ノードＳＢ１〜ＳＢｎ−３か
ら出力し、出力ノードＳＡｎ−１から与えられた出力信
号を対応した出力ノードＳＢｎ−１から出力し、出力ノ
ードＳＡｎとＳＡｎ＋１から与えられた出力信号を冗長
側へ１つシフトした出力ノードＳＢｎ＋１とＳＢｎ＋２
から出力する。
【００１８】従って、アドレスデコード信号は、第２切
替回路ＳＨＢの出力ノードＳＢ１〜ＳＢｎ−３、ＳＢｎ
−１、ＳＢｎ＋１、ＳＢｎ＋２からドライバーＤＲに与
えられる。よって、Ｌｎ−２はＬｎ−１に、Ｌｎ−１は
ＲＬ１に、ＬｎはＲＬ２に置き換わり、不良のカラム又
はロウ線Ｌｎ−１とＬｎは未使用となり、カラム又はロ
ウ線の不良を２個救済することが出来る。
替回路ＳＨＢの出力ノードＳＢ１〜ＳＢｎ−３、ＳＢｎ
−１、ＳＢｎ＋１、ＳＢｎ＋２からドライバーＤＲに与
えられる。よって、Ｌｎ−２はＬｎ−１に、Ｌｎ−１は
ＲＬ１に、ＬｎはＲＬ２に置き換わり、不良のカラム又
はロウ線Ｌｎ−１とＬｎは未使用となり、カラム又はロ
ウ線の不良を２個救済することが出来る。
【００１９】なお、図１では２個の冗長線を用いる場合
を示しているが、ｎ＋２個直列接続したヒューズ回路と
ｎ＋３個の単位回路を有する切替回路との組を設けるこ
とによって、３個のカラム線又はロウ線に関する不良を
救済することができ、さらにヒューズ回路と切替回路と
の組を追加することによって任意の個数の不良を救済す
ることもできる。
を示しているが、ｎ＋２個直列接続したヒューズ回路と
ｎ＋３個の単位回路を有する切替回路との組を設けるこ
とによって、３個のカラム線又はロウ線に関する不良を
救済することができ、さらにヒューズ回路と切替回路と
の組を追加することによって任意の個数の不良を救済す
ることもできる。
【００２０】
【発明の実施の形態】図２はこの発明の第１の実施形態
を示す回路図であり、また、冗長を１つだけ使用する場
合の動作を示すものであり、図３は図２の回路構成にお
いて冗長を２つ使用する場合の動作を示すものである。
を示す回路図であり、また、冗長を１つだけ使用する場
合の動作を示すものであり、図３は図２の回路構成にお
いて冗長を２つ使用する場合の動作を示すものである。
【００２１】本発明の第１の実施形態は、図２を参照す
るに、ヒューズ１〜３及び４２〜４４、ラッチ回路４及
び４５、Ｙアドレスデコーダ（但しそのＮＯＲゲート４
６〜４７を示す）、カラム線切替回路８及び４８、カラ
ムドライバー９並びに冗長カラム線ＲＣＬ１及びＲＣＬ
２Ｌから構成され、従来回路に、ヒューズ４２〜４４、
ラッチ回路４５、カラム線切替回路４８、及び冗長カラ
ム線ＲＣＬ２からなるものをもう１組追加した構成とし
てある。
るに、ヒューズ１〜３及び４２〜４４、ラッチ回路４及
び４５、Ｙアドレスデコーダ（但しそのＮＯＲゲート４
６〜４７を示す）、カラム線切替回路８及び４８、カラ
ムドライバー９並びに冗長カラム線ＲＣＬ１及びＲＣＬ
２Ｌから構成され、従来回路に、ヒューズ４２〜４４、
ラッチ回路４５、カラム線切替回路４８、及び冗長カラ
ム線ＲＣＬ２からなるものをもう１組追加した構成とし
てある。
【００２２】ヒューズ１〜３は従来と同様にｎ個直列接
続され、ヒューズ４２〜４４はｎ＋１個直列に接続さ
れ、それぞれの一端からＢＳＥＬが与えられ、他端には
１つのヒューズを切断したときにＢＳＥＬから切り離さ
れたヒューズがフローティングにならないようにするラ
ッチ回路４及び４５が接続されている。
続され、ヒューズ４２〜４４はｎ＋１個直列に接続さ
れ、それぞれの一端からＢＳＥＬが与えられ、他端には
１つのヒューズを切断したときにＢＳＥＬから切り離さ
れたヒューズがフローティングにならないようにするラ
ッチ回路４及び４５が接続されている。
【００２３】なお、従来と同様に、ＢＳＥＬはリセット
時は“Ｈ”でありセット時に“Ｌ”を取り、ラッチ回路
４及び４５はＢＳＥＬから切り離されたヒューズへセッ
ト時に“Ｈ”を与える。
時は“Ｈ”でありセット時に“Ｌ”を取り、ラッチ回路
４及び４５はＢＳＥＬから切り離されたヒューズへセッ
ト時に“Ｈ”を与える。
【００２４】ＮＯＲ回路４６、４７は、従来と同様に、
アドレスデコード信号ＡＹ２３４、ＡＹ５６７を出力す
る２つのデコーダ（図示せず）とともにＹアドレスデコ
ーダを構成し、駆動すべきカラム線のカラムドライバー
に“Ｌ”を与える。
アドレスデコード信号ＡＹ２３４、ＡＹ５６７を出力す
る２つのデコーダ（図示せず）とともにＹアドレスデコ
ーダを構成し、駆動すべきカラム線のカラムドライバー
に“Ｌ”を与える。
【００２５】カラム線切替回路８は、従来と同様に、２
個のＰＭＯＳ、２個のＮＭＯＳ、及び２個のインバータ
からなる組を単位として、各Ｙアドレスデコーダの各出
力信号に対応して計ｎ組設けてあり、また、各単位に対
応して、ヒューズ１〜３間の接続点ノード又はラッチ回
路４の出力端のノードから“Ｈ”又は“Ｌ”が制御信号
として与えられるようなっている。
個のＰＭＯＳ、２個のＮＭＯＳ、及び２個のインバータ
からなる組を単位として、各Ｙアドレスデコーダの各出
力信号に対応して計ｎ組設けてあり、また、各単位に対
応して、ヒューズ１〜３間の接続点ノード又はラッチ回
路４の出力端のノードから“Ｈ”又は“Ｌ”が制御信号
として与えられるようなっている。
【００２６】ここで、各単位回路は、例えばＮＯＲ回路
４７に対応した単位では、ＮＭＯＳ２２及び２３のソー
スがＮＯＲ回路４７の出力端のノードに接続され、ＮＭ
ＯＳ２２及びＰＭＯＳ１５のドレインが対応した出力端
のノードｍに接続され、ＮＭＯＳ２３のドレインが冗長
側に１つシフトした次段単位の出力端のノードｑに接続
され、ＰＭＯＳ１５のソースが前段単位のＰＭＯＳ１４
のドレインに接続され、ＰＭＯＳ１６のソースが電源電
位ＶＣＣにドレインが次段単位のＰＭＯＳ１７のソース
に接続され、インバータ２８の入力ノードがラッチ回路
４の出力端のノードｌに接続され、インバータ２８の出
力ノードがＮＭＯＳ２２及びＰＭＯＳ１５のゲート並び
にインバータ２９の入力ノードに接続され、インバータ
２９の出力ノードがＮＭＯＳ２３及びＰＭＯＳ１６のゲ
ートに接続されて構成してある。
４７に対応した単位では、ＮＭＯＳ２２及び２３のソー
スがＮＯＲ回路４７の出力端のノードに接続され、ＮＭ
ＯＳ２２及びＰＭＯＳ１５のドレインが対応した出力端
のノードｍに接続され、ＮＭＯＳ２３のドレインが冗長
側に１つシフトした次段単位の出力端のノードｑに接続
され、ＰＭＯＳ１５のソースが前段単位のＰＭＯＳ１４
のドレインに接続され、ＰＭＯＳ１６のソースが電源電
位ＶＣＣにドレインが次段単位のＰＭＯＳ１７のソース
に接続され、インバータ２８の入力ノードがラッチ回路
４の出力端のノードｌに接続され、インバータ２８の出
力ノードがＮＭＯＳ２２及びＰＭＯＳ１５のゲート並び
にインバータ２９の入力ノードに接続され、インバータ
２９の出力ノードがＮＭＯＳ２３及びＰＭＯＳ１６のゲ
ートに接続されて構成してある。
【００２７】カラム線切替回路４８は、ＰＭＯＳ４９〜
５６、ＮＭＯＳ５７〜６２、及びインバータ６３〜６８
をもって、カラム線切替回路８と同様に、２個のＰＭＯ
Ｓ、２個のＮＭＯＳ、及び２個のインバータからなる組
を単位として構成し、カラム線切替回路８の各出力端の
ノードに対応して計ｎ＋１組設けてあり、また、各単位
に対応して、ヒューズ４２〜４４間の接続点ノード又は
ラッチ回路５４の出力ノードから“Ｈ”又は“Ｌ”が制
御信号として与えられるようなっている。
５６、ＮＭＯＳ５７〜６２、及びインバータ６３〜６８
をもって、カラム線切替回路８と同様に、２個のＰＭＯ
Ｓ、２個のＮＭＯＳ、及び２個のインバータからなる組
を単位として構成し、カラム線切替回路８の各出力端の
ノードに対応して計ｎ＋１組設けてあり、また、各単位
に対応して、ヒューズ４２〜４４間の接続点ノード又は
ラッチ回路５４の出力ノードから“Ｈ”又は“Ｌ”が制
御信号として与えられるようなっている。
【００２８】ここで、各単位回路は、例えばカラム線切
替回路８の出力端のノードｍに対応した単位では、ＮＭ
ＯＳ５９及び６０のソースがノードｍに接続され、ＮＭ
ＯＳ５９及びＰＭＯＳ５２のドレインがカラムドライバ
９の対応した入力端のノードｏに接続され、ＮＭＯＳ６
０のドレインが冗長側に１つシフトした次段単位の入力
端のノードｒに接続され、ＰＭＯＳ５２のソースが前段
単位のＰＭＯＳ５１のドレインに接続され、ＰＭＯＳ５
３のソースが電源電位ＶＣＣにドレインが次段単位のＰ
ＭＯＳ５６のソースに接続され、インバータ６５の入力
ノードがヒューズ４３と４４との間の接続点ノードｎに
接続され、インバータ６５の出力ノードがＮＭＯＳ５９
及びＰＭＯＳ５２のゲート並びにインバータ６６の入力
ノードに接続され、インバータ６６の出力ノードがＮＭ
ＯＳ６０及びＰＭＯＳ５３のゲートに接続されて構成し
てある。
替回路８の出力端のノードｍに対応した単位では、ＮＭ
ＯＳ５９及び６０のソースがノードｍに接続され、ＮＭ
ＯＳ５９及びＰＭＯＳ５２のドレインがカラムドライバ
９の対応した入力端のノードｏに接続され、ＮＭＯＳ６
０のドレインが冗長側に１つシフトした次段単位の入力
端のノードｒに接続され、ＰＭＯＳ５２のソースが前段
単位のＰＭＯＳ５１のドレインに接続され、ＰＭＯＳ５
３のソースが電源電位ＶＣＣにドレインが次段単位のＰ
ＭＯＳ５６のソースに接続され、インバータ６５の入力
ノードがヒューズ４３と４４との間の接続点ノードｎに
接続され、インバータ６５の出力ノードがＮＭＯＳ５９
及びＰＭＯＳ５２のゲート並びにインバータ６６の入力
ノードに接続され、インバータ６６の出力ノードがＮＭ
ＯＳ６０及びＰＭＯＳ５３のゲートに接続されて構成し
てある。
【００２９】図２の構成において、まず、冗長未使用の
時の動作について、図４（Ａ）のタイミングチャートを
参照して説明する。
時の動作について、図４（Ａ）のタイミングチャートを
参照して説明する。
【００３０】冗長未使用時においては、選択されたＢＳ
ＥＬは電源電位ＶＣＣの“Ｈ”から接地電位０ボルトの
“Ｌ”になり、Ｙアドレスデコーダの例えばＮＯＲゲー
ト４６がセットされたとすると、ヒューズ接続点のノー
ドｈも“Ｈ”から“Ｌ”になり、インバータ２４を介し
ＮＭＯＳ１９がＯＦＦ且つＮＭＯＳ１８がＯＮして、Ｎ
ＯＲゲート４６の出力信号（セット時のＹアドレスデコ
ード出力信号は“Ｌ”）はノードｉに伝達され、さらに
ヒューズ接続点のノードｊも“Ｈ”から“Ｌ”になって
いるので、ＮＭＯＳ５８がＯＦＦ、ＮＭＯＳ５７がＯＮ
して、ノードｋに伝達され、カラムドライバー９の対応
した入力ノードへ与えられる。
ＥＬは電源電位ＶＣＣの“Ｈ”から接地電位０ボルトの
“Ｌ”になり、Ｙアドレスデコーダの例えばＮＯＲゲー
ト４６がセットされたとすると、ヒューズ接続点のノー
ドｈも“Ｈ”から“Ｌ”になり、インバータ２４を介し
ＮＭＯＳ１９がＯＦＦ且つＮＭＯＳ１８がＯＮして、Ｎ
ＯＲゲート４６の出力信号（セット時のＹアドレスデコ
ード出力信号は“Ｌ”）はノードｉに伝達され、さらに
ヒューズ接続点のノードｊも“Ｈ”から“Ｌ”になって
いるので、ＮＭＯＳ５８がＯＦＦ、ＮＭＯＳ５７がＯＮ
して、ノードｋに伝達され、カラムドライバー９の対応
した入力ノードへ与えられる。
【００３１】よって、ＹアドレスデコーダにおけるＮＯ
Ｒゲート４６の出力信号は、実線の経路をたどって、対
応したカラム線ＣＬ１を立ち上げる。
Ｒゲート４６の出力信号は、実線の経路をたどって、対
応したカラム線ＣＬ１を立ち上げる。
【００３２】次に、図２と図４（Ｂ）において、冗長１
個使用時（冗長へ１つシフトする）の動作について説明
する。冗長１個使用時においては、例えばカラム線ＣＬ
ｎが不良である場合、カラム線を１つシフトさせるため
にヒューズ３を切断する。
個使用時（冗長へ１つシフトする）の動作について説明
する。冗長１個使用時においては、例えばカラム線ＣＬ
ｎが不良である場合、カラム線を１つシフトさせるため
にヒューズ３を切断する。
【００３３】そうすると、選択されたＢＳＥＬが“Ｈ”
から“Ｌ”になった場合も、ラッチ回路４につながって
いるノードｌは“Ｈ”のままになり、インバータ２８を
介しＮＭＯＳ２２がＯＦＦ且つＰＭＯＳ１５がＯＮし、
またＰＭＯＳ１４もＯＮするので、ノードｍも“Ｈ”の
ままになり、またヒューズ接続点のノードｎは“Ｈ”か
ら“Ｌ”になるため、インバータ６５を介しＮＭＯＳ５
９がＯＦＦ且つＰＭＯＳ５２がＯＮし、ノードｍの
“Ｈ”はカラムドライバー９のノードｏに伝達され、カ
ラム線ＣＬｎは“Ｌ”になるので使用されなくなる。
から“Ｌ”になった場合も、ラッチ回路４につながって
いるノードｌは“Ｈ”のままになり、インバータ２８を
介しＮＭＯＳ２２がＯＦＦ且つＰＭＯＳ１５がＯＮし、
またＰＭＯＳ１４もＯＮするので、ノードｍも“Ｈ”の
ままになり、またヒューズ接続点のノードｎは“Ｈ”か
ら“Ｌ”になるため、インバータ６５を介しＮＭＯＳ５
９がＯＦＦ且つＰＭＯＳ５２がＯＮし、ノードｍの
“Ｈ”はカラムドライバー９のノードｏに伝達され、カ
ラム線ＣＬｎは“Ｌ”になるので使用されなくなる。
【００３４】他方、選択されたＢＳＥＬが“Ｈ”から
“Ｌ”になった場合、インバータ２８及び２９を介しＮ
ＭＯＳ２３がＯＮし、ＹアドレスデコーダのＮＯＲゲー
ト４７の出力信号の“Ｌ”はノードｑに伝達され、ま
た、ラッチ回路４５につながっているノードｐも“Ｈ”
から“Ｌ”になるため、ＮＭＯＳ６２がＯＦＦ且つＮＭ
ＯＳ６１がＯＮして、ＹアドレスデコーダのＮＯＲゲー
ト４７の出力信号は点線の経路をたどっていきノードｒ
に伝達され、カラムドライバー９は冗長カラム線ＲＣＬ
１を立ち上げる。よって、カラム線ＣＬｎは冗長側１つ
シフトした冗長カラム線ＲＣＬ１に置き換えられる。
“Ｌ”になった場合、インバータ２８及び２９を介しＮ
ＭＯＳ２３がＯＮし、ＹアドレスデコーダのＮＯＲゲー
ト４７の出力信号の“Ｌ”はノードｑに伝達され、ま
た、ラッチ回路４５につながっているノードｐも“Ｈ”
から“Ｌ”になるため、ＮＭＯＳ６２がＯＦＦ且つＮＭ
ＯＳ６１がＯＮして、ＹアドレスデコーダのＮＯＲゲー
ト４７の出力信号は点線の経路をたどっていきノードｒ
に伝達され、カラムドライバー９は冗長カラム線ＲＣＬ
１を立ち上げる。よって、カラム線ＣＬｎは冗長側１つ
シフトした冗長カラム線ＲＣＬ１に置き換えられる。
【００３５】さらに図３と図４（Ｃ）において、冗長２
個使用時（冗長へ２つシフトする）の動作について説明
する。例えばカラム線ＣＬｎ−１（図示せず）とＣＬｎ
とが不良である場合、ＣＬｎ−１をＲＣＬ１へＣＬｎを
ＲＣＬ２へそれぞれ２つシフトさせるためにヒューズ４
３（及びヒューズ３の前段のヒューズ）を切断する。
個使用時（冗長へ２つシフトする）の動作について説明
する。例えばカラム線ＣＬｎ−１（図示せず）とＣＬｎ
とが不良である場合、ＣＬｎ−１をＲＣＬ１へＣＬｎを
ＲＣＬ２へそれぞれ２つシフトさせるためにヒューズ４
３（及びヒューズ３の前段のヒューズ）を切断する。
【００３６】そうするとラッチ回路４５とラッチ回路４
とにつながっているノードｌとノードｎとノードｐとは
“Ｈ”のままになるので、ＮＭＯＳ２２がＯＦＦ且つＮ
ＭＯＳ２３がＯＮして（及び前段単位のＮＭＯＳがＯＦ
Ｆ且つＰＭＯＳがＯＮして）、ＹアドレスデコーダのＮ
ＯＲゲート４７（及びその前段のＮＯＲゲート）の出力
信号はノードｑ（及びｍ）に伝達され、ＮＭＯＳ６１
（及び５９）がＯＦＦ且つＮＭＯＳ６２（及び６０）が
ＯＮしてノードｓ（及びｒ）に伝達され、点線の経路を
たどっていき冗長カラム線ＲＣＬ２（及びＲＣＬ１）が
立ち上げられる。
とにつながっているノードｌとノードｎとノードｐとは
“Ｈ”のままになるので、ＮＭＯＳ２２がＯＦＦ且つＮ
ＭＯＳ２３がＯＮして（及び前段単位のＮＭＯＳがＯＦ
Ｆ且つＰＭＯＳがＯＮして）、ＹアドレスデコーダのＮ
ＯＲゲート４７（及びその前段のＮＯＲゲート）の出力
信号はノードｑ（及びｍ）に伝達され、ＮＭＯＳ６１
（及び５９）がＯＦＦ且つＮＭＯＳ６２（及び６０）が
ＯＮしてノードｓ（及びｒ）に伝達され、点線の経路を
たどっていき冗長カラム線ＲＣＬ２（及びＲＣＬ１）が
立ち上げられる。
【００３７】よって、カラム線ＣＬｎ−１は冗長カラム
線ＲＣＬ１へ、カラム線ＣＬｎは冗長カラム線ＲＣＬ２
へ、それぞれ２つシフトして置き換えられる。
線ＲＣＬ１へ、カラム線ＣＬｎは冗長カラム線ＲＣＬ２
へ、それぞれ２つシフトして置き換えられる。
【００３８】以上のように、第１の実施形態によれば、
カラム線切替回路を２段にし、それぞれのヒューズを用
意することでカラム線の立ち上がりが高速化であるシフ
ト型回路を用いながらカラム線ＣＬ１〜ＣＬｎの中で上
記したように１つのブロックで隣接した２つのカラム線
はもちろん、隣接していない２つのカラム線でも自由に
冗長救済できるという効果がある。
カラム線切替回路を２段にし、それぞれのヒューズを用
意することでカラム線の立ち上がりが高速化であるシフ
ト型回路を用いながらカラム線ＣＬ１〜ＣＬｎの中で上
記したように１つのブロックで隣接した２つのカラム線
はもちろん、隣接していない２つのカラム線でも自由に
冗長救済できるという効果がある。
【００３９】図５は、本発明の第２の実施形態を示す回
路図である。この実施形態は第１の実施形態で説明した
回路において１段目のカラム線切替回路８の各単位にさ
らに回路７８〜７９を追加して構成される。
路図である。この実施形態は第１の実施形態で説明した
回路において１段目のカラム線切替回路８の各単位にさ
らに回路７８〜７９を追加して構成される。
【００４０】追加した回路７９に注目して説明すると、
ＰＭＯＳ８０のソースがＮＭＯＳ２２のドレインに、ド
レインがＮＭＯＳ２２のソースに、ゲートがインバータ
２９の出力ノードに接続され、ＰＭＯＳ８１のソースが
ＮＭＯＳ２３のソースに、ドレインがＮＭＯＳ２３のド
レインに、ゲートがインバータ２８の出力ノードに接続
されている。上記のように接続された回路がｎ個の各単
位にそれぞれ追加されている。
ＰＭＯＳ８０のソースがＮＭＯＳ２２のドレインに、ド
レインがＮＭＯＳ２２のソースに、ゲートがインバータ
２９の出力ノードに接続され、ＰＭＯＳ８１のソースが
ＮＭＯＳ２３のソースに、ドレインがＮＭＯＳ２３のド
レインに、ゲートがインバータ２８の出力ノードに接続
されている。上記のように接続された回路がｎ個の各単
位にそれぞれ追加されている。
【００４１】第２の実施形態の動作を図５と図６で説明
する。例えばＹアドレスデコーダのＮＯＲゲート７７の
出力信号が“Ｌ”から“Ｈ”（セット時からリセット
時）になる時に冗長未使用でＮＭＯＳ２２がＯＮする
と、ＮＯＲゲート７７の出力信号である“Ｈ”信号はＶ
ＣＣ−Ｖｔ（ＶｔはＮＭＯＳ２２のしきい値）のレベル
までしかノードｕに伝達されない。
する。例えばＹアドレスデコーダのＮＯＲゲート７７の
出力信号が“Ｌ”から“Ｈ”（セット時からリセット
時）になる時に冗長未使用でＮＭＯＳ２２がＯＮする
と、ＮＯＲゲート７７の出力信号である“Ｈ”信号はＶ
ＣＣ−Ｖｔ（ＶｔはＮＭＯＳ２２のしきい値）のレベル
までしかノードｕに伝達されない。
【００４２】しかし、第２の実施形態ではＰＭＯＳ８１
がＯＦＦ且つＰＭＯＳ８０がＯＮするので、ＮＯＲゲー
ト７７の出力信号はＶＣＣのレベルまでノードｕに伝達
される。
がＯＦＦ且つＰＭＯＳ８０がＯＮするので、ＮＯＲゲー
ト７７の出力信号はＶＣＣのレベルまでノードｕに伝達
される。
【００４３】冗長使用時にはＮＭＯＳ２２がＯＦＦ且つ
ＮＭＯＳ２３がＯＮして、さらにＰＭＯＳ８０がＯＦＦ
且つＮＭＯＳ８１がＯＮするので、ノードｕの“Ｈ”の
信号はＶＣＣのレベルでノードｖに伝達される。
ＮＭＯＳ２３がＯＮして、さらにＰＭＯＳ８０がＯＦＦ
且つＮＭＯＳ８１がＯＮするので、ノードｕの“Ｈ”の
信号はＶＣＣのレベルでノードｖに伝達される。
【００４４】以上のように、第２の実施形態によれば、
カラム線切替回路にＰＭＯＳで構成される回路を付け加
えることで、カラム線のリセット時に、Ｙアドレスデコ
ーダの出力信号の“Ｈ”を、ＰＭＯＳ８０、８１の一方
を０Ｎさせることで、ＶＣＣレベルで伝達し、回路の安
定動作（特に低電圧時）させるという効果がある。
カラム線切替回路にＰＭＯＳで構成される回路を付け加
えることで、カラム線のリセット時に、Ｙアドレスデコ
ーダの出力信号の“Ｈ”を、ＰＭＯＳ８０、８１の一方
を０Ｎさせることで、ＶＣＣレベルで伝達し、回路の安
定動作（特に低電圧時）させるという効果がある。
【００４５】図７は本発明の第３の実施形態を示す回路
図である。この回路は第２の実施形態で説明した回路に
おいては１段目のカラム線切替回路８だけにＰＭＯＳを
追加して構成されていたが、第３の実施形態ではさらに
２段目のカラム線切替回路４８にも同様にＰＭＯＳを追
加して構成される。
図である。この回路は第２の実施形態で説明した回路に
おいては１段目のカラム線切替回路８だけにＰＭＯＳを
追加して構成されていたが、第３の実施形態ではさらに
２段目のカラム線切替回路４８にも同様にＰＭＯＳを追
加して構成される。
【００４６】第３の実施形態の動作を図７と図８で説明
する。例えばＹアドレスデコーダのＮＯＲゲート８２の
出力信号が“Ｌ”から“Ｈ”（セット時からリセット
時）になる時、冗長未使用時にはＮＭＯＳ２３がＯＦＦ
且つＮＭＯＳ２２がＯＮして、さらにＰＭＯＳ８９が０
ＦＦ且つＰＭＯＳ８８がＯＮするので、ＮＯＲゲート８
２の出力信号はＶＣＣのレベルでノードｘに伝達され、
ＮＭＯＳ６０がＯＦＦ且つＮＭＯＳ５９がＯＮし、さら
にＰＭＯＳ９１が０ＦＦ且つＰＭＯＳ９０がＯＮするの
で、ここでもＮＯＲゲート８２の出力信号はＶＣＣのレ
ベルでノードｚに伝達され、そのため、ノードｚのレベ
ルがＶＣＣ−Ｖｔ（ＶｔはＮＭＯＳ５９のしきい値）の
ときよりもカラムドライバー９のインバータ７４の出力
が高速に立ち下がる。
する。例えばＹアドレスデコーダのＮＯＲゲート８２の
出力信号が“Ｌ”から“Ｈ”（セット時からリセット
時）になる時、冗長未使用時にはＮＭＯＳ２３がＯＦＦ
且つＮＭＯＳ２２がＯＮして、さらにＰＭＯＳ８９が０
ＦＦ且つＰＭＯＳ８８がＯＮするので、ＮＯＲゲート８
２の出力信号はＶＣＣのレベルでノードｘに伝達され、
ＮＭＯＳ６０がＯＦＦ且つＮＭＯＳ５９がＯＮし、さら
にＰＭＯＳ９１が０ＦＦ且つＰＭＯＳ９０がＯＮするの
で、ここでもＮＯＲゲート８２の出力信号はＶＣＣのレ
ベルでノードｚに伝達され、そのため、ノードｚのレベ
ルがＶＣＣ−Ｖｔ（ＶｔはＮＭＯＳ５９のしきい値）の
ときよりもカラムドライバー９のインバータ７４の出力
が高速に立ち下がる。
【００４７】また、冗長１個使用時にはＮＭＯＳ２２が
ＯＦＦ且つＮＭＯＳ２３がＯＮ、さらにＰＭＯＳ８８が
ＯＦＦ且つＰＭＯＳ８９がＯＮするのでＹアドレスデコ
ーダのＮＯＲ回路８２の出力信号はＶＣＣのレベルでノ
ードｂｂに伝達され、ＮＭＯＳ６２がＯＦＦ且つＮＭＯ
Ｓ６１がＯＮし、さらにＰＭＯＳ９３がＯＦＦ且つＰＭ
ＯＳ９２がＯＮするので、ここでもＮＯＲ回路８２の出
信号はＶＣＣのレベルでノードｃｃに伝達され、カラム
ドライバー９のインバータ７５が高速に立ち下がる。
ＯＦＦ且つＮＭＯＳ２３がＯＮ、さらにＰＭＯＳ８８が
ＯＦＦ且つＰＭＯＳ８９がＯＮするのでＹアドレスデコ
ーダのＮＯＲ回路８２の出力信号はＶＣＣのレベルでノ
ードｂｂに伝達され、ＮＭＯＳ６２がＯＦＦ且つＮＭＯ
Ｓ６１がＯＮし、さらにＰＭＯＳ９３がＯＦＦ且つＰＭ
ＯＳ９２がＯＮするので、ここでもＮＯＲ回路８２の出
信号はＶＣＣのレベルでノードｃｃに伝達され、カラム
ドライバー９のインバータ７５が高速に立ち下がる。
【００４８】また、冗長２個使用時についても同じ様に
カラムドライバー９のインバータ７６の出力が高速に立
ち下がる。
カラムドライバー９のインバータ７６の出力が高速に立
ち下がる。
【００４９】以上のように、第３の実施形態によれば、
カラム線切替回路にＰＭＯＳで構成される回路を付け加
えることでカラム線のリセット時に、Ｙアドレスデコー
ダの出力信号の“Ｈ”の信号を、ＰＭＯＳ９０、９１の
一方をＯＮさせることで、ＶＣＣレベルで伝達し、且つ
高速に伝達してカラム線を立ち下げることができるとい
う効果がある。
カラム線切替回路にＰＭＯＳで構成される回路を付け加
えることでカラム線のリセット時に、Ｙアドレスデコー
ダの出力信号の“Ｈ”の信号を、ＰＭＯＳ９０、９１の
一方をＯＮさせることで、ＶＣＣレベルで伝達し、且つ
高速に伝達してカラム線を立ち下げることができるとい
う効果がある。
【００５０】
【発明の効果】以上のように、本発明では、ヒューズ回
路とカラム線切替回路とを少なくとも２組設けているた
め、少なくとも２個のカラム又はロー線に関する不良セ
ル等を救済することができる。
路とカラム線切替回路とを少なくとも２組設けているた
め、少なくとも２個のカラム又はロー線に関する不良セ
ル等を救済することができる。
【図１】本発明に係る半導体記憶装置の概念を示すブロ
ック図
ック図
【図２】本発明に係る半導体記憶装置の第１の実施形態
の要部を示す回路図
の要部を示す回路図
【図３】第１の実施形態において冗長を２個使用した場
合の信号伝達経路を示す回路
合の信号伝達経路を示す回路
【図４】（Ａ）は第１の実施形態における冗長未使用時
の動作を示すタイミングチャート、（Ｂ）は第１の実施
形態における冗長１個使用時の動作を示すタイミングチ
ャート、（Ｃ）は第１の実施形態における冗長２個使用
時の動作を示すタイミングチャート
の動作を示すタイミングチャート、（Ｂ）は第１の実施
形態における冗長１個使用時の動作を示すタイミングチ
ャート、（Ｃ）は第１の実施形態における冗長２個使用
時の動作を示すタイミングチャート
【図５】本発明に係る半導体記憶装置の第２の実施形態
の要部を示す回路図
の要部を示す回路図
【図６】第２の実施形態においてカラム線をリセットす
る時の冗長未使用時と冗長使用時の動作を示すタイミン
グチャート
る時の冗長未使用時と冗長使用時の動作を示すタイミン
グチャート
【図７】本発明に係る半導体記憶装置の第３の実施形態
の要部を示す回路図
の要部を示す回路図
【図８】第３の実施形態においてカラム線をリセットす
る時の冗長未使用時と冗長１個使用時のタイミングチャ
ート
る時の冗長未使用時と冗長１個使用時のタイミングチャ
ート
【図９】従来回路の説明図
５〜７ デコーダ ８と４８ カラム線切替回路 ９ カラムドライバー １０〜１７ ＰＭＯＳ １８〜２３ ＮＭＯＳ ２４〜２９ インバータ ＢＳＥＬ ブロック選択信号 ＣＬ１〜ＣＬｎ カラム線 ＲＣＬ１〜ＲＣＬ２ 冗長カラム線
Claims (4)
- 【請求項１】 ｎ個の出力ノードからそれぞれのアドレ
スデコード信号を出力するアドレスデコーダと、 少なくともｎ＋２個の入力ノードとそれと同数の出力ノ
ードを有して、その出力ノードに接続されたｎ個のカラ
ム線又はロウ線と少なくとも２個の冗長線とを駆動する
ドライバーと、 直列にｎ個接続されたヒューズを有して冗長線使用時に
当該ヒューズの１つを切断して使用するヒューズ回路で
あって、セット時に当該ヒューズ回路の第１端から第１
電位レベルの信号が与えられ且つ当該ヒューズ回路の第
２端から第２電位レベルの信号が与えられる第１ヒュー
ズ回路と、 ｎ個の入力ノードとｎ＋１個の出力ノードを有する切替
回路であって、当該切替回路の各入力ノードが前記アド
レスデコーダの対応した各出力ノードへ接続され、第１
から第ｎ−１の当該入力ノードと前記第１ヒューズ回路
における第１から第ｎ−１のヒューズ間接続点とを１対
１で対応させ且つ第ｎの当該入力ノードを前記第１ヒュ
ーズ回路における前記第２端に対応させて前記第１電位
レベル及び第２電位レベルの信号が当該切替回路の制御
信号として与えられ、切断されたヒューズを境にして、
前記第１電位レベルの前記制御信号に対応した入力ノー
ドから与えられた前記アドレスデコード信号を当該入力
ノードに対応した出力ノードから出力し、前記第２レベ
ルの前記制御信号に対応した当該入力ノードから与えら
れた前記アドレスデコード信号を前記冗長線側へ１つシ
フトした出力ノードから出力する第１切替回路と、 直列にｎ＋１個接続されたヒューズを有して冗長線使用
時に当該ヒューズの１つを切断して使用する第２ヒュー
ズ回路であって、セット時に当該ヒューズ回路の第１端
から第１電位レベルの信号が与えられ且つ当該ヒューズ
回路の第２端から第２電位レベルの信号が与えられるよ
うにされた第２ヒューズ回路と、 ｎ＋１個の入力ノードとｎ＋２個の出力ノードを有する
第２切替回路であって、当該切替回路の各入力ノードが
前記アドレスデコーダの対応した各出力ノードへ接続さ
れ、第１から第ｎの当該入力ノードと前記第２ヒューズ
回路における第１から第ｎのヒューズ間接続点とを１対
１で対応させ且つ第ｎの当該入力ノードを前記第２ヒュ
ーズ回路における前記第２端に対応させて前記第１電位
レベル及び第２電位レベルの信号が当該第２切替回路の
制御信号として与えられ、切断されたヒューズを境にし
て、前記第１電位レベルの前記制御信号に対応した入力
ノードから与えられた前記アドレスデコード信号を当該
入力ノードに対応した出力ノードから前記ドライバーへ
出力し、前記第２電位レベルの前記制御信号に対応した
当該入力ノードから与えられた前記アドレスデコード信
号を前記冗長線側へ１つシフトした出力ノードから前記
ドライバーへ出力する第２切替回路と、 を備えていることを特徴とした半導体記憶装置。 - 【請求項２】 ｎ個の出力ノードからアドレスデコード
信号を出力するアドレスデコーダと、 ｎ＋２個の入力ノードとそれと同数の出力ノードを有し
て、その出力ノードに接続されたｎ個のカラム線と２個
の冗長カラム線とを駆動するドライバーと、 直列にｎ個接続されたヒューズを有して冗長線使用時に
当該ヒューズの１つを切断して使用するヒューズ回路で
あって、セット時に当該ヒューズ回路の第１端からロー
レベル信号が与えられ且つ当該ヒューズ回路の第２端か
らハイレベル信号が与えられる第１ヒューズ回路と、 直列にｎ＋１個接続されたヒューズを有して冗長線使用
時に当該ヒューズの１つを切断して使用するヒューズ回
路であって、セット時に当該ヒューズ回路の第１端から
ローレベル信号が与えられ且つ当該ヒューズ回路の第２
端からハイレベル信号が与えられる第２ヒューズ回路
と、 第１ＮＭＯＳ、第２ＮＭＯＳ、第１ＰＭＯＳ、第２ＰＭ
ＯＳ、第１インバータ、第２インバータとからなる単位
をｎ組有し、且つ前記アドレスデコーダに接続されたｎ
個の入力ノードとｎ＋１個の出力ノードを有するカラム
線切替回路であって、第１ＮＭＯＳ及び第２ＮＭＯＳの
ソースが１つの当該入力ノードに接続され、第１ＮＭＯ
Ｓ及び第１ＰＭＯＳのドレインが当該入力ノードに対応
した出力ノードに接続され、第２ＮＭＯＳのドレインが
冗長側に１つシフトした次段単位の出力ノードに接続さ
れ、第１ＰＭＯＳのソースが前段単位の第２ＰＭＯＳの
ドレインに接続され、第２ＰＭＯＳのソースが電源電位
にドレインが次段単位の第１ＰＭＯＳのドレインに接続
され、第１インバータの入力ノードが前記第１ヒューズ
回路におけるヒューズ間接続点又は前記第２端のノード
に接続され、当該第１インバータの出力ノードが第１Ｎ
ＭＯＳ及び第１ＰＭＯＳのゲート並びに第２インバータ
の入力ノードに接続され、当該第２インバータの出力ノ
ードが第２ＮＭＯＳ及び第２ＰＭＯＳのゲートに接続さ
れている第１カラム線切替回路と、 第３ＮＭＯＳ、第４ＮＭＯＳ、第３ＰＭＯＳ、第４ＰＭ
ＯＳ、第３インバータ、第４インバータとからなる単位
をｎ組有し、且つ前記アドレスデコーダに接続されたｎ
個の入力ノードとｎ＋１個の出力ノードを有するカラム
線切替回路であって、第３ＮＭＯＳ及び第４ＮＭＯＳの
ソースが１つの当該入力ノードに接続され、第３ＮＭＯ
Ｓ及び第３ＰＭＯＳのドレインが当該入力ノードに対応
した出力ノードに接続され、第４ＮＭＯＳのドレインが
冗長側に１つシフトした次段単位の出力ノードに接続さ
れ、第３ＰＭＯＳのソースが前段単位の第４ＰＭＯＳの
ドレインに接続され、第４ＰＭＯＳのソースが電源電位
に、ドレインが次段単位の第３ＰＭＯＳのドレインに接
続され、第３インバータの入力ノードが前記第２ヒュー
ズ回路におけるヒューズ間接続点ノード又は前記第２端
のノードに接続され、当該第３インバータの出力ノード
が第３ＮＭＯＳ及び第３ＰＭＯＳのゲート並びに第４イ
ンバータの入力ノードに接続され、当該第４インバータ
の出力ノードが第４ＮＭＯＳ及び第４ＰＭＯＳのゲート
に接続されている第２カラム線切替回路と、 を備えていることを特徴とした半導体記憶装置。 - 【請求項３】 請求項１記載の半導体記憶装置におい
て、さらに、第１カラム線切替回路の各単位回路に第５
ＰＭＯＳ及び第６ＰＭＯＳとを備え、当該第５ＰＭＯＳ
のソースが第１ＮＭＯＳのドレインに、ドレインが第１
ＮＭＯＳのソースに、ゲートが第２インバータの出力ノ
ードに接続され、前記第６ＰＭＯＳのソースが第２ＮＭ
ＯＳのソースに、ドレインが第２ＮＭＯＳのソドレイン
に、ゲートが第１インバータの出力ノードに接続されて
いることを特徴とした半導体記憶装置。 - 【請求項４】 請求項３記載の半導体記憶装置におい
て、さらに、第２カラム線切替回路の各単位回路に第７
ＰＭＯＳ及び第８ＰＭＯＳとを備え、当該第７ＰＭＯＳ
のソースが第１ＮＭＯＳのドレインに、ドレインが第１
ＮＭＯＳのソースに、ゲートが第２インバータの出力ノ
ードに接続され、前記第８ＰＭＯＳのソースが第２ＮＭ
ＯＳのソースに、ドレインが第２ＮＭＯＳのドレイン
に、ゲートが第１インバータの出力ノードに接続されて
いることを特徴とした半導体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03618996A JP3501893B2 (ja) | 1996-02-23 | 1996-02-23 | 半導体記憶装置 |
| US08/769,158 US5801999A (en) | 1996-02-23 | 1996-12-18 | Semiconductor memory |
| EP96309473A EP0795825A3 (en) | 1996-02-23 | 1996-12-23 | Semiconductor memory with a redundant circuit |
| EP02024031A EP1288967A3 (en) | 1996-02-23 | 1996-12-23 | Semiconductor memory |
| TW086101393A TW316981B (ja) | 1996-02-23 | 1997-02-05 | |
| KR1019970005370A KR100253687B1 (ko) | 1996-02-23 | 1997-02-21 | 반도체 메모리 |
| CNB971028176A CN1162866C (zh) | 1996-02-23 | 1997-02-22 | 半导体存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03618996A JP3501893B2 (ja) | 1996-02-23 | 1996-02-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09231790A true JPH09231790A (ja) | 1997-09-05 |
| JP3501893B2 JP3501893B2 (ja) | 2004-03-02 |
Family
ID=12462789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03618996A Expired - Fee Related JP3501893B2 (ja) | 1996-02-23 | 1996-02-23 | 半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5801999A (ja) |
| EP (2) | EP0795825A3 (ja) |
| JP (1) | JP3501893B2 (ja) |
| KR (1) | KR100253687B1 (ja) |
| CN (1) | CN1162866C (ja) |
| TW (1) | TW316981B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2003007078A (ja) * | 2001-06-22 | 2003-01-10 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
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| US7281155B1 (en) | 1998-07-23 | 2007-10-09 | Fujitsu Limited | Semiconductor memory device and method for executing shift redundancy operation |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10241398A (ja) * | 1997-02-28 | 1998-09-11 | Nec Corp | 半導体メモリ装置 |
| KR100252053B1 (ko) * | 1997-12-04 | 2000-05-01 | 윤종용 | 칼럼 방향의 데이터 입출력선을 가지는 반도체메모리장치와불량셀 구제회로 및 방법 |
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| US6535436B2 (en) | 2001-02-21 | 2003-03-18 | Stmicroelectronics, Inc. | Redundant circuit and method for replacing defective memory cells in a memory device |
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| JP5124274B2 (ja) * | 2004-09-27 | 2013-01-23 | エヴァルヴ インコーポレイテッド | 組織の把持および評価のための方法および装置 |
| US8052592B2 (en) * | 2005-09-27 | 2011-11-08 | Evalve, Inc. | Methods and devices for tissue grasping and assessment |
| KR101115026B1 (ko) * | 2006-01-10 | 2012-03-06 | 삼성전자주식회사 | 게이트 드라이버와 이를 구비한 박막 트랜지스터 기판 및액정 표시 장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2837433B2 (ja) * | 1989-06-05 | 1998-12-16 | 三菱電機株式会社 | 半導体記憶装置における不良ビット救済回路 |
| JP2600018B2 (ja) * | 1990-09-29 | 1997-04-16 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH04144000A (ja) * | 1990-10-03 | 1992-05-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| EP0554453B1 (en) * | 1991-08-28 | 2002-03-13 | Oki Electric Industry Company, Limited | Semiconductor storage device |
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-
1996
- 1996-02-23 JP JP03618996A patent/JP3501893B2/ja not_active Expired - Fee Related
- 1996-12-18 US US08/769,158 patent/US5801999A/en not_active Expired - Lifetime
- 1996-12-23 EP EP96309473A patent/EP0795825A3/en not_active Ceased
- 1996-12-23 EP EP02024031A patent/EP1288967A3/en not_active Withdrawn
-
1997
- 1997-02-05 TW TW086101393A patent/TW316981B/zh not_active IP Right Cessation
- 1997-02-21 KR KR1019970005370A patent/KR100253687B1/ko not_active IP Right Cessation
- 1997-02-22 CN CNB971028176A patent/CN1162866C/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7281155B1 (en) | 1998-07-23 | 2007-10-09 | Fujitsu Limited | Semiconductor memory device and method for executing shift redundancy operation |
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Also Published As
| Publication number | Publication date |
|---|---|
| EP1288967A3 (en) | 2006-11-15 |
| TW316981B (ja) | 1997-10-01 |
| JP3501893B2 (ja) | 2004-03-02 |
| KR100253687B1 (ko) | 2000-05-01 |
| EP0795825A2 (en) | 1997-09-17 |
| CN1162817A (zh) | 1997-10-22 |
| EP0795825A3 (en) | 1998-04-15 |
| US5801999A (en) | 1998-09-01 |
| EP1288967A2 (en) | 2003-03-05 |
| KR970063278A (ko) | 1997-09-12 |
| CN1162866C (zh) | 2004-08-18 |
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| Date | Code | Title | Description |
|---|---|---|---|
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