KR100784087B1 - 반도체 메모리 장치의 리페어 회로 - Google Patents

반도체 메모리 장치의 리페어 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 리페어 회로에 관한 것으로, 어드레스를 출력하는 어드레스 입력회로, 어드레스를 디코딩하기 위한 로우 어드레스 디코더, 메인 워드라인 드라이버에 연결된 다수의 메인 워드라인 중 결함이 발생된 메인 워드라인을 로우 어드레스 디코더의 출력에 따라 리페어하기 위한 서브 워드라인 드라이버, 및 로우 어드레스 디코더의 출력에 따라 결함이 발생된 메인 워드라인에 제공되는 로우 어드레스 디코더의 출력을 차단하기 위한 리페어 제어신호를 발생하는 퓨즈박스를 포함하고, 어드레스 디코더로부터 출력되는 디코딩된 어드레스를 퓨즈박스에서 공유하여 사용함으로써 어드레스 라인을 줄여 반도체 칩의 면적을 줄여 반도체 메모리 장치의 면적을 줄일 수 있다.
디코딩된 어드레스, 어드레스 비교 회로,

Description

반도체 메모리 장치의 리페어 회로{Repair circuit of semiconductor memory device}
도 1은 종래의 어드레스 방식을 사용한 반도체 메모리 장치의 개략적인 블록도이다.
도 2는 본 발명의 어드레스 공유 방식을 사용한 반도체 메모리 장치의 개략적인 블록도이다.
도 3은 도 2의 퓨즈박스를 개략적으로 나타낸 블록도 이다.
도 4는 도 3의 어드레스 비교회로부의 상세한 블록도 이다.
도 5는 도 3의 인에이블 퓨즈회로의 상세한 회로도이다.
도 6은 도 4의 어드레스 비교회로의 상세한 회로도이다.
도 7은 도 3의 퓨즈출력회로의 상세한 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
310 : 인에이블 퓨즈회로 320 : 퓨즈 출력회로
CPAD : 어드레스 비교회로부 CP1~CP8 : 어드레스 비교회로
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 리페어(repair) 회로에 관한 것이다.
현재 DRAM 공정이 점차 나노 이하로 고집적화되어 감에 따라 셀블록(cell block)의 사이즈도 줄어들게 되었다. 하지만, 동적 퓨즈(dynamic fuse)를 사용하면 같은 리페어(repair) 효율을 갖는 리페어 회로를 제작할 시, 퓨즈의 개수는 줄어들지 않고 셀블록만 줄어들게 된다. 따라서, 퓨즈로 인하여 칩(chip) 사이즈가 증가할 수 있다. 이를 해결하고자, 정적 퓨즈(static fuse)방식을 사용하게 되었다. 정적 퓨즈는 디코딩(decoding)되지 않은 어드레스(address)를 이용하여 퓨즈 개수를 거의 반으로 줄일 수 있다. 그러나, 정적 퓨즈방식은 디코딩되지 않은 어드레스를 사용해야 하므로 별도의 드라이버를 구동해야 한다. 별도의 드라이버를 구동하면 어드레스 라인이 어드레스 개수만큼 더 필요하기 때문에 불필요한 어드레스 라인으로 인하여 칩 사이즈가 커지게 된다.
도 1은 종래의 어드레스 방식을 사용한 반도체 메모리 장치의 개략적인 블록도이다. 어드레스 입력회로(11), 로우 어드레스 디코더(12), 퓨즈박스(13), 메인 워드라인 드라이버(14), 및 서브 워드라인 드라이버(15)를 포함한다. 어드레스 입력회로(11)는 디코딩되지 않은 어드레스(ADD<0:7>)를 로우 어드레스 디코더(12)와 퓨즈박스(13)에 인가시킨다. 이때, 디코딩되지 않은 어드레스 라인이 차지하는 면적으로 인하여 칩의 면적이 커지게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 어드레스 디코더로부터 출 력되는 디코딩된 어드레스를 퓨즈박스에서 공유하여 사용함으로써 어드레스 라인을 줄여 반도체 칩의 면적을 줄일 수 있는 반도체 메모리 장치의 리페어 회로를 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 리페어 회로는, 입력신호에 따라 어드레스를 출력하는 어드레스 입력회로, 어드레스를 디코딩하여 디코딩된 어드레스를 출력하는 로우 어드레스 디코더, 디코딩된 어드레스를 인가받아 메인 워드라인을 선택하는 메인 워드라인 드라이버, 디코딩된 어드레스를 인가받으며, 메인 워드라인 드라이버에 연결된 다수의 메인 워드라인 중 결함이 발생된 메인 워드라인을 리페어하기 위한 서브 워드라인 드라이버, 디코딩된 어드레스에 따라, 결함이 발생된 메인 워드라인에 인가되는 디코딩된 어드레스를 차단하기 위한 리페어 제어신호를 발생하는 퓨즈박스를 포함하는 반도체 메모리 장치의 리페어 회로를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 어드레스 공유 방식을 사용한 반도체 메모리 장치의 개략적인 블록도이다. 반도체 메모리 장치는 어드레스 입력회로(110), 로우 어드레스 디코더(120), 퓨즈박스(130), 메인 워드라인 드라이버(140), 및 서브 워드라인 드라이버(150)를 포함한다. 어드레스 입력회로(110; 어드레스 버퍼 및 어드레스 래치)는 입력신호(IPSG)를 수신받고 디코딩되지 않은 복수의 어드레스(ADD<0:7>)를 출력한다. 로우 어드레스 디코더(120)는 디코딩되지 않은 어드레스(ADD<0:7>)를 인가받아 디코딩하여 디코딩 된 어드레스(ADD0<0:1>~ADD7<0:1>)를 출력한다. 이때, 디코딩된 어드레스(ADD0<0:1>~ADD7<0:1>)는 퓨즈박스(130), 메인 워드라인 드라이버(140), 및 서브 워드라인 드라이버(150)에 인가된다. 퓨즈박스(130)는 로우 어드레스 디코더(120)로부터 결함이 발생된 메인 워드라인에 대응하는 디코딩 된 어드레스가 출력되면 리페어 제어 신호(HITB)를 메인 워드라인 드라이버(140)로 출력한다. 메인 워드라인 드라이버(140)에 연결된 다수의 메인 워드라인 중 결함이 발생된 메인 워드라인에 제공되는 디코딩된 어드레스는 리페어 제어신호(HITB)에 응답하여 차단된다. 서브 워드라인 드라이버(150)는 메인 워드라인 드라이버(140)에 연결된 다수의 메인 워드라인중 결함이 발생된 메인 워드라인을 로우 어드레스 디코더(120)의 출력에 따라 리페어한다.
도 3은 도 2의 퓨즈박스를 개략적으로 나타낸 블록도 이다. 퓨즈박스(130)는 인에이블 퓨즈회로(310), 어드레스 비교 회로부(CPAD), 및 퓨즈 출력회로(320)를 포함한다. 인에이블 퓨즈회로(310)는 퓨즈셋 신호(FUSET)를 인가받고 퓨즈 인에이블 신호(FUEN)와 퓨즈 전원신호(FUPW)를 출력한다. 어드레스 비교회로부(CPAD)는 퓨즈 전원신호(FUPW), 퓨즈셋 신호(FUSET), 및 디코딩된 어드레스(ADD0<0:1>~ADD7<0:1>)에 응답하여 복수의 비교리페어 신호들(HIT1~HIT8)을 출력한다. 또한, 어드레스 비교 회로부(CPAD)는 복수의 어드레스 비교회로들(CP1~CP8) 을 포함한다. 퓨즈 출력회로(320)는 퓨즈 인에이블 신호(FUEN)와 복수의 비교리페어 신호들(HIT1~HIT8)에 응답하여 리페어 제어신호(HITB)를 출력한다.
도 4는 도 3의 어드레스 비교회로부의 상세한 블록도 이다. 어드레스 비교회로부(CPAD)는 복수의 어드레스 비교회로들(CP1~CP8)을 포함한다. 본 발명에서는 실시예로 8개의 어드레스 비교회로들(CP1~CP8)을 제시하였다. 어드레스 비교회로(CP)의 개수는 인가되는 복수의 디코딩된 어드레스(ADD0<0:1>~ADD7<0:1>)의 개수만큼 필요하다. 어드레스 비교회로들(CP1~CP8) 각각은 퓨즈전원(FUPW)과 퓨즈셋 신호(FUSET)를 인가받고, 복수의 어드레스들(ADD0<0:1>~ADD8<0:1>)을 각각 인가받아 비교리페어 신호들(HIT1~HIT8)을 출력한다.
도 5는 도 3의 인에이블 퓨즈회로의 상세한 회로도이다. 인에이블 퓨즈회로(310)는 입력버퍼(510), 래치회로(520), 및 출력버퍼(530)를 포함한다. 입력버퍼(510)는 PMOS 트랜지스터(PT01), 퓨즈(512), 및 NMOS 트랜지스터(NT01)를 포함한다. PMOS 트랜지스터(PT01)는 퓨즈셋 신호(FUSET)에 응답하여 전원전압(Vdd)을 제 1 노드(N1)에 전달한다. NMOS 트랜지스터(NT01)는 퓨즈(512)를 통해 제 2 노드(N2)에 인가된 전위를 접지전압(Vss)으로 전달한다. 래치회로(520)는 제 2 노드(N2)에 인가된 신호(FI)를 래치하고, 출력버퍼(530)를 거쳐 퓨즈 인에이블 신호(FUEN)를 출력한다.
도 6은 도 4의 어드레스 비교회로의 상세한 회로도이다. 복수의 어드레스 비교회로들(CP1~CP8)의 구성 및 동작은 서로 유사하므로, 도 6에서는 제 1 어드레스 비교회로(CP1)를 중심으로 설명하기로 한다. 제 1 어드레스 비교회로(CP1)는 전원 공급 회로(610), 입력 드라이버(620), 출력 선택회로(630), 래치부(640), 및 출력 드라이버(650)를 포함한다. 전원공급 회로(610)는 퓨즈(611)와 NMOS 트랜지스터(NT03)를 포함한다. 퓨즈(611)는 퓨즈전원(FUPW)을 노드(N4)에 전달하거나 차단한다. NMOS 트랜지스터(NT03)는 퓨즈셋 신호(FUSET)에 응답하여 노드(N4)를 리셋하여 로직 로우 상태의 내부신호(VI)를 출력한다. 입력 드라이버(620)는 내부신호(VI)의 레벨에 따라 동작하는 제 1 전달 게이트(P1), 제 2 전달 게이트(P2) 및 낸드 게이트(NG1)를 포함한다. 제 1 전달 게이트(P1)는 내부신호(VI)의 제 1 로직레벨에 의해 턴 온 되어 어드레스(ADD0)가 내부입력 어드레스(IAD)에 인가된다. 반대로, 내부신호(VI)가 제 2 로직레벨 상태일 때는 제 2 전달 게이트(P2)가 턴 온 되어 어드레스바(ADD0b)가 내부입력 어드레스(IAD)에 인가된다. 낸드 게이트(NG1)는 내부신호(VI)와 내부입력 어드레스(IAD)에 응답하여 출력 전달신호(ADOUT)를 출력한다. 출력 선택회로(630)는 오아 게이트(OG), 제 2 선택부(632), 및 제 1 선택부(631)를 포함한다. 오아 게이트(OG)는 어드레스(ADD0)와 내부신호(VI)에 응답하여 내부 스위치 신호(NSG)를 출력한다. 제 2 선택부(632)는 복수의 PMOS 트랜지스터들(PT02~PT04)과 복수의 NMOS 트랜지스터들(NT04~NT06)을 포함한다. 제 1 PMOS 트랜지스터(PT02)는 어드레스바(ADD0b)에 응답하여 전원전압(Vdd)을 제 1 노드(G1)에 인가한다. 제 2 PMOS 트랜지스터(PT03)는 내부 스위치 신호바(NSGb)에 응답하여 제 1 노드(G1)와 제 2 노드(G2)를 연결한다. 제 3 PMOS 트래지스터(PT04)는 내부신호(VI)에 응답하여 제 2 노드(G2)와 제 3 노드(G3)를 연결한다. 제 1 NMOS 트랜지스터(NT04)는 내부신호바(VIb)에 응답하여 제 3 노드(G3)와 제 4 노드(G4)를 연결 한다. 제 2 NMOS 트랜지스터(NT05)는 내부 스위치 신호(NSG)에 응답하여 제 4 노드(G4)와 제 5 노드(G5)를 연결한다. 제 3 NMOS 트랜지스터(NT06)는 어드레스(ADD0)에 응답하여 제 5 노드(G5)와 접지전압(Vss)을 연결한다. 제 1 선택부(631)는 제 3 전달 게이트(P3)와 인버터들(IV6, IV7)을 포함한다. 제 3 전달 게이트(P3)는 내부 스위치 신호(NSG)에 응답하여 턴 온 또는 오프 되어 내부신호바(VIb)를 래치부(640)로 전달한다. 래치부(640)는 제 1 선택부(631)의 출력신호 또는 제 2 선택부(632)의 출력신호를 래치하고 출력제어 신호(OCS)를 출력한다. 출력 드라이버(650)는 제 4 전달 게이트(P4), 제 5 전달 게이트(P5), 및 인버터(IV12)를 포함한다. 제 4 전달 게이트(P4)와 제 5 전달 게이트(P5)는 출력제어 신호(OCS) 또는 래치부(640)에 래치되는 신호에 응답하여 동작하여 출력 전달신호(ADOUT)를 노드(N11)에 전달하여 제 1 리페어 신호(HIT1)를 출력한다.
어드레스 비교회로(CP1)의 동작을 퓨즈(611) 상태와 어드레스(ADD0) 레벨에따라 상세히 설명하면 다음과 같다.
(a) 퓨즈(611)가 절단되고, 어드레스(ADD0)가 로직 하이일 때;
전원 공급회로(610)의 퓨즈(611)가 절단되어 있으므로 퓨즈셋 신호(FUSET)가 NMOS 트랜지스터(NT03)에 인에이블 되면 제 4 노드(N4)의 전위는 로직 로우 상태가 된다. 그러면 로직 로우 상태인 내부신호(VI)는 입력 드라이버(620)와 출력 선택회로(630)에 각각 인가된다. 입력 드라이버(620)의 제 1 전달 게이트(P1)는 내부신호(VI)에 의해 턴 온 되어 어드레스(ADD0)를 제 5 노드(N5)로 전달한다. 제 1 낸드 게이트(NG1)는 로직 하이 상태의 내부입력 어드레스(IAD)와 로직 로우 상태의 내부 신호(VI)에 응답하여 로직 하이 상태의 출력 전달신호(ADOUT)를 출력한다. 출력 선택회로(630)는 출력 전달신호(ADOUT)의 출력 레벨을 제어하는 제 1 선택신호(SEL1)또는 제 2 선택신호(SEL2)를 출력한다. 출력 선택회로(630)의 오아 게이트(OG)는 내부신호(VI)와 어드레스(ADD0)에 응답하여 로직 로우 상태의 내부 스위치신호(NSG)를 출력한다. 제 1 선택부(631)는 로직 로우 상태의 내부신호(VI)와 로직 로우 상태의 내부 스위치신호(NSG)에 응답하여 로직 하이 상태의 제 1 선택신호(SEL1)를 출력한다. 이때, 제 2 선택부(632)는 내부 스위치신호(NSG)에 응답하여 턴 오프 되는 트랜지스터들(PT03, NT05)이 있으므로 제 2 선택신호(SEL2)를 발생하지 않는다. 래치부(640)는 로직 하이 상태의 제 1 선택신호(SEL1)를 래치하고, 출력드라이버(650)의 제 5 전달 게이트(P5)는 출력 제어신호(OCS)에 응답하여 턴 온 된다. 따라서, 출력드라이버(650)는 로직 로우 상태의 제 1 리페어 신호(HIT1)를 출력한다.
(b) 퓨즈(611)가 절단되고, 어드레스(ADD0)가 로직 로우일 때;
전원 공급회로(610)의 퓨즈(611)가 절단되어 있으므로 퓨즈셋 신호(FUSET)가 NMOS 트랜지스터(NT03)에 인에이블 되면 제 4 노드(N4)의 전위는 로직 로우 상태가 된다. 그러면 로직 로우 상태인 내부신호(VI)는 입력 드라이버(620)와 출력 선택회로(630)에 각각 인가된다. 입력 드라이버(620)의 제 1 전달 게이트(P1)는 내부신호(VI)에 의해 턴 온 되어 어드레스(ADD0)를 제 5 노드(N5)로 전달한다. 제 1 낸드 게이트(NG1)는 로직 로우 상태의 내부입력 어드레스(IAD)와 로직 로우 상태의 내부신호(VI)에 응답하여 로직 하이 상태의 출력 전달신호(ADOUT)를 출력한다. 출력 선 택회로(630)의 오아 게이트(OG)는 내부신호(VI)와 어드레스(ADD0)에 응답하여 로직 하이 상태의 내부 스위치신호(NSG)를 출력한다. 제 1 선택부(631)의 제 3 전달 게이트(P3)는 로직 하이 상태의 내부 스위치신호(NSG)에 응답하여 턴 오프되어 제 1 선택신호(SEL1)를 발생하지 않는다. 제 2 선택부(632)의 제 2 PMOS 트랜지스터(PT02)는 어드레스바(ADD0b)에 응답하여 턴 오프 된다. 제 4 내지 제 6 NMOS 트랜지스터(NT04~NT06)는 내부 스위치신호(NSG), 내부신호(VI), 및 어드레스(ADD0)에 응답하여 모두 턴 온 되어 로직 로우 상태의 제 2 선택신호(SEL2)를 출력한다. 래치부(640)는 로직 로우 상태의 제 2 선택신호(SEL2)를 래치하고, 출력드라이버50)의 제 4 전달 게이트(P4)는 출력 제어신호(OCS)에 응답하여 턴 온 된다. 따라서, 출력드라이버(650)는 로직 하이 상태의 제 1 리페어 신호(HIT1)를 출력한다.
(c) 퓨즈(611)가 연결되고, 어드레스(ADD0)가 로직 하이일 때;
전원 공급회로(610)의 퓨즈(611)가 연결되어 있으므로 제 4 노드(N4)의 전위는 로직 하이 상태가 된다. 그러면 로직 하이 상태인 내부신호(VI)는 입력 드라이버(620)와 출력 선택회로(630)에 각각 인가된다. 입력 드라이버(620)의 제 2 전달 게이트(P2)는 내부신호(VI)에 의해 턴 온 되어 어드레스바(ADD0)를 제 5 노드(N5)로 전달한다. 제 1 낸드 게이트(NG1)는 로직 로우 상태의 내부입력 어드레스(IAD)와 로직 하이 상태의 내부신호(VI)에 응답하여 로직 하이 상태의 출력 전달신호(ADOUT)를 출력한다. 출력 선택회로(630)의 오아 게이트(OG)는 내부신호(VI)와 어드레스(ADD0)에 응답하여 로직 로우 상태의 내부 스위치신호(NSG)를 출력한다. 제 1 선택부(631)의 제 3 전달 게이트(P3)는 로직 로우 상태의 내부 스위치신 호(NSG)에 응답하여 턴 온 되어 로직 로우 상태의 제 1 선택신호(SEL1)를 출력한다. 제 2 선택부(632)의 제 2 PMOS 트랜지스터(PT02)는 내부 스위치신호(NSG), 내부신호(VI), 및 어드레스(ADD0)에 응답하여 턴 오프 되므로 제 2 선택신호(SEL2)를 발생하지 않는다. 래치부(640)는 로직 로우 상태의 제 1 선택신호(SEL1)를 래치하고, 출력드라이버(650)의 제 4 전달 게이트(P4)는 출력 제어신호(OCS)에 응답하여 턴 온 된다. 따라서, 출력드라이버(650)는 로직 하이 상태의 제 1 리페어 신호(HIT1)를 출력한다.
(d) 퓨즈(611)가 연결되고, 어드레스(ADD0)가 로직 로우일 때;
전원 공급회로(610)의 퓨즈(611)가 연결되어 있으므로 제 4 노드(N4)의 전위는 로직 하이 상태가 된다. 그러면 로직 하이 상태인 내부신호(VI)는 입력 드라이버(620)와 출력 선택회로(630)에 각각 인가된다. 입력 드라이버(620)의 제 2 전달 게이트(P2)는 내부신호(VI)에 의해 턴 온 되어 어드레스바(ADD0)를 제 5 노드(N5)로 전달한다. 제 1 낸드 게이트(NG1)는 로직 하이 상태의 내부입력 어드레스(IAD)와 로직 하이 상태의 내부신호(VI)에 응답하여 로직 로우 상태의 출력 전달신호(ADOUT)를 출력한다. 출력 선택회로(630)의 오아 게이트(OG)는 내부신호(VI)와 어드레스(ADD0)에 응답하여 로직 로우 상태의 내부 스위치신호(NSG)를 출력한다. 제 1 선택부(631)의 제 3 전달 게이트(P3)는 로직 로우 상태의 내부 스위치신호(NSG)에 응답하여 턴 온 되어 로직 로우 상태의 제 1 선택신호(SEL1)를 출력한다. 제 2 선택부(632)의 제 2 내지 제 4 PMOS 트랜지스터(PT02~PT04)와 제 4 내지 네 5 NMOS 트랜지스터(NT04~NT05)는 내부 스위치신호(NSG), 내부신호(VI), 및 어드 레스바(ADD0b)에 응답하여 턴 오프 되므로 제 2 선택신호(SEL2)를 발생하지 않는다. 래치부(640)는 로직 로우 상태의 제 1 선택신호(SEL1)를 래치하고, 출력드라이버(650)의 제 4 전달 게이트(P4)는 출력 제어신호(OCS)에 응답하여 턴 온 된다. 따라서, 출력드라이버(650)는 로직 로우 상태의 제 1 리페어 신호(HIT1)를 출력한다.
도 7은 도 3의 퓨즈출력회로의 상세한 회로도이다. 도 7을 참조하면, 로직 제어부(710)와 로직 출력부(720)를 포함한다. 로직 제어부(710)는 복수의 낸드 게이트들(NA1~NA3)을 포함한다. 제 1 낸드 게이트(NA1)는 제 1 내지 제 3 리페어 신호(HIT1~HIT3)에 응답하여 제 1 로직신호(LS1)를 출력한다. 제 2 낸드 게이트(NA2)는 제 4 내지 제 6 리페어 신호(HIT4~HIT6)에 응답하여 제 2 로직신호(LS2)를 출력한다. 제 3 낸드 게이트(NA3)는 제 7 내지 제 8 리페어 신호(HIT7~HIT8)와 퓨즈인에이블 신호(FUEN)에 응답하여 제 3 로직신호(LS3)를 출력한다. 로직 출력부(720)는 제 1 내지 제 3 로직신호(LS1~LS3)에 응답하여 리페어 제어신호(HITB)를 출력한다. 따라서, 퓨즈 출력회로(320)는 어드레스 비교회로(CP)로부터 모두 로직 하이 상태의 리페어 신호(HIT1~HIT8)를 인가받으면 로직 로우 상태의 리페어 제어신호(HITB)를 출력하게 되어 이후의 메인 워드라인 드라이버(140)와 서브 워드라인 드라이버(150)에 의해 리던던시(redundancy) 워드라인이 선택된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 리페어 회로는, 어드레스 디코더로부터 출력되는 디코딩된 어드레스를 퓨즈박스에서 공유하여 사용함으로써 어드레스 라인을 줄여 반도체 칩의 면적을 줄여 반도체 메모리 장치의 면적을 줄일 수 있다.

Claims (9)

  1. 입력신호에 따라 어드레스를 출력하는 어드레스 입력회로;
    상기 어드레스를 디코딩하여 디코딩된 어드레스를 출력하는 로우 어드레스 디코더;
    상기 디코딩된 어드레스에 따라, 상기 메인 워드라인 드라이버에 연결된 다수의 상기 메인 워드라인 중 결함이 발생된 메인 워드라인을 리던던시 워드라인으로 리페어하기 위한 서브 워드라인 드라이버;
    상기 로우 어드레스 디코더로부터 결함이 발생된 메인 워드라인에 대응하는 디코딩된 어드레스가 입력되면 리페어 제어 신호를 출력하는 퓨즈박스; 및
    상기 디코딩된 어드레스 및 상기 리페어 제어 신호에 따라 동작하며, 다수의 메인 워드라인에 연결되는 메인 워드라인 드라이버를 포함하는 반도체 메모리 장치의 리페어 회로.
  2. 제 1 항에 있어서, 상기 퓨즈박스는.
    퓨즈셋 신호에 응답하여 퓨즈 인에이블 신호와 퓨즈 전원신호를 발생하는 인에이블 퓨즈회로;
    상기 퓨즈셋 신호, 상기 퓨즈 전원신호 및 상기 디코딩된 어드레스에 응답하여 리페어 신호들을 발생하는 어드레스 비교회로부; 및
    상기 퓨즈 인에이블 신호와 상기 리페어 신호들에 응답하여 상기 리페어 제어신호를 출력하는 퓨즈 출력회로를 포함하는 반도체 메모리 장치의 리페어 회로.
  3. 제 2 항에 있어서, 상기 어드레스 비교회로부는,
    어드레스 개수만큼의 어드레스 비교회로들을 포함하고,
    상기 어드레스 비교회로들 각각은 상기 퓨즈 전원신호와 상기 퓨즈셋 신호를 공통으로 인가받고, 각각의 상기 어드레스에 응답하여 상기 리페어 신호를 출력하는 반도체 메모리 장치의 리페어 회로.
  4. 제 3 항에 있어서, 상기 어드레스 비교회로들은,
    상기 퓨즈 전원신호를 인가받고 상기 퓨즈셋 신호 및 퓨즈 연결 상태에 응답하여 내부신호를 출력하는 전원공급 회로;
    상기 내부신호에 응답하여 상기 어드레스와 어드레스바를 인가받아 출력 전달신호를 출력하는 입력 드라이버;
    상기 어드레스와 상기 내부신호에 응답하여 제 1 선택신호 또는 제 2 선택신호를 출력하는 출력 선택회로;
    상기 제 1 선택신호 또는 제 2 선택신호를 래치하는 래치부; 및
    상기 제 1 선택신호 또는 제 2 선택신호에 응답하여 상기 출력 전달신호를 인가받고 출력 레벨을 정하여 상기 리페어 신호를 출력하는 출력 드라이버를 포함하는 반도체 메모리 장치의 리페어 회로.
  5. 제 4 항에 있어서, 상기 전원공급 회로는,
    전원전압을 노드에 전달하거나 차단하는 퓨즈; 및
    상기 퓨즈셋 신호에 응답하여 동작하고 상기 노드를 리셋하여 내부신호를 발생하는 NMOS 트랜지스터를 포함하는 반도체 메모리 장치의 리페어 회로.
  6. 제 4 항에 있어서, 상기 입력 드라이버는,
    상기 내부신호가 로직 로우 상태일 때 턴 온 되어 상기 어드레스를 노드로 전달하는 제 1 스위칭 소자;
    상기 내부신호가 로직 하이 상태일 때 턴 온 되어 상기 어드레스바를 상기 노드로 전달하는 제 2 스위칭 소자; 및
    상기 노드에 인가되는 상기 어드레스 또는 어드레스바와 상기 내부신호에 응답하여 상기 출력 전달신호를 생성하는 낸드 게이트를 포함하는 반도체 메모리 장치의 리페어 회로.
  7. 제 4 항에 있어서, 상기 출력 선택회로는,
    상기 어드레스와 상기 내부신호에 응답하여 내부 스위치 신호를 출력하는 낸드 게이트;
    상기 내부 스위치 신호와 상기 내부신호에 응답하여 제 1 선택신호를 출력하는 제 1 선택부; 및
    상기 어드레스, 내부 스위치 신호, 내부신호, 및 어드레스바에 응답하여 PMOS 트랜지스터 및 NMOS 트랜지스터들을 동작시켜 제 2 선택신호를 출력하는 제 2 선택부를 포함하는 반도체 메모리 장치의 리페어 회로.
  8. 제 4 항에 있어서, 상기 래치부는,
    상기 제 1 선택신호 또는 상기 제 2 선택신호를 래치하고, 출력제어 신호를 출력하는 반도체 메모리 장치의 리페어 회로.
  9. 제 4 항에 있어서, 상기 출력 드라이버는,
    상기 래치부에서 출력된 신호가 로직 하이일 때 턴 온 되어 상기 출력 전달신호를 상기 리페어 신호로 출력하는 제 1 스위칭 소자;
    상기 래치부에서 출력된 신호가 로직 로우일 때 턴 온 되어 인버터에 의해 반전된 상기 출력 전달신호를 상기 리페어 신호로 출력하는 제 2 스위칭 소자를 포함하는 반도체 메모리 장치의 리페어 회로.
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