KR940005698B1

KR940005698B1 - 반도체 메모리장치의 리던던트 디코더

Info

Publication number: KR940005698B1
Application number: KR1019900021504A
Authority: KR
Inventors: 서영호
Original assignee: 삼성전자 주식회사; 김광호
Priority date: 1990-12-22
Filing date: 1990-12-22
Publication date: 1994-06-22
Also published as: KR920013471A

Abstract

내용 없음.

Description

반도체 메모리장치의 리던던트 디코더

제1도는 종래의 반도체 메모리장치의 블럭도.

제2도는 종래의 반도체 메모리장치의 리던던트 디코더의 상세회로도.

제3도는 본 발명에 의한 반도체 메모리장치의 블럭도.

제4도는 본 발명에 의한 반도체 메모리장치의 리던던트 디코더의 상세회로도.

* 도면의 주요부분에 대한 부호의 설명

10 : 어드레스버퍼 20 : 프리디코더

30 : 메인디코더 40 : 노말 메모리셀 어레이

50,70 : 리던던트 디코더 60 : 리던던트셀행

51,72 : 인에이블수단

52,54,56,58 : 프로그래머블 선택수단

74A∼74H : 프로그래머블 선택수단 76 : 조합논리회로수단

PF : 퓨즈회로수단 MA1∼MA4 : MOS트랜지스터

FA0∼FA4 : 퓨즈 NORA : 노아게이트

NB0∼NB3 : MOS트랜지스터 FB0,FB1 : 퓨즈

INB0∼INB3 : 인버터 TGB1∼TGB2 : 전송게이트

NORB1∼NORB3 : 노아게이트 NAND : 낸드게이트

본 발명은 반도체 메모리장치에 관한 것으로, 특히 리던던트셀을 선택하기 위한 리던던트 디코더에 관한 것이다.

최근, 고밀도 반도체 메모리장치들은 제조공정시 메모리셀 어레이내의 노말 메모리셀의 결함으로 인한 생산수율의 저하를 방지하기 위해 리던던시 기법을 사용하고 있다. 리던던시 기법은 동일 칩상에 노말 메모리 셀 어레이외에 리던던트 메모리셀 어레이를 별도로 설치하고 노말 메모리셀 어레이내의 어떤 메모리셀에 결함이 생기면 결함이 있는 메모리셀을 포함하는 행(또는 열)을 결함이 없는 리던던트 메모리셀을 포함하는 행(또는 열)로 대체하는 것이다. 현재, 메모리셀 어레이내의 결함이 있는 셀을 결함이 없는 셀로 대체하는 기법은 결함이 있는 노말 메모리셀의 행 또는 열을 전기적 또는 물리적으로 끊고 리던던트셀의 행 또는 열을 결함이 있는 행 또는 열의 메모리셀을 선택하는 어드레스신호에 의해 선택되도록 함으로써 실현된다.

종래의 반도체 메모리장치(USP 4,791,615 및 USP 4,720,817등 참조)에 있어서는 프리디코더의 출력을 입력으로 하여 리던던트 디코딩신호를 출력하고 있다. 종래의 방식은 리던던트 디코더의 입력수가 프리디코더의 출력수 만큼 요구되므로 반도체칩상에서 입력배선이 차지하는 면적이 많았고 퓨즈갯수가 프리디코더 출력에 대응하기 때문에 어드레스비트수보다 훨씬 많아 상대적으로 퓨즈블로잉회수의 과다로 퓨즈블로잉 실패율이 높았다. 또한, 프리디코더의 출력을 입력으로 하는 만큼 리던던시 동작속도가 느린 단점이 있었다.

본 발명의 목적은 상기와 같은 종래기술의 문제점을 해결하기 위하여 퓨즈의 갯수 및 리던던트 디코더 입력배선수를 줄여 레이아웃 면적을 최소화시킬 수 있는 반도체 메모리장치의 리던던트 디코더를 제공하는데 있다.

본 발명의 다른 목적은 퓨즈블로잉 횟수감소를 통한 퓨즈블로잉 실패율감소로 수율을 향상시킬 수 있는 반도체 메모리장치의 리던던트 디코더를 제공하는데 있다.

본 발명의 또 다른 목적은 프리디코더 대신 입력버퍼의 출력을 직접 입력으로 함으로써 리던던시 동작속도가 빠른 리던던트 디코더를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명은 퓨즈 절단시 리던던트 디코더의 출력인에이블신호를 발생하기 의한 인에이블수단; 퓨즈의 절단여부에 따라 어드레스신호 또는 반전된 어드레스신호를 선택하기 위한 복수의 프로그래머블 선택수단들; 및 상기 인에이블수단 및 상기 복수의 프로그래머블 선택수단들의 각 출력을 조합하여 복수의 반전논리합조를 만들고, 이들 각 반전논리합조의 출력을 논리곱하여 리던던트셀 디코딩신호를 발생하기 위한 조합회로수단을 구비한 것을 특징으로 한다.

첨부한 도면을 참조하여 본 발명을 보다 상세히 설명하면 다음과 같다. 먼저 본 발명의 이해를 돕기 위하여 종래의 리던던트 디코더를 제1도 및 제2도를 참조하여 설명한다.

제1도는 종래의 반도체 메모리장치의 블록도(USP 4,791,615호 참조)를 나타낸 것으로, 어드레스신호(A1∼A7)는 어드레스버퍼(10)를 거쳐서 프리디코더(20)에 공급되고, 프리디코더(20)에서 프리디코딩된 신호는 메인디코더(30) 및 리던던트 디코더(50)에서 최종 디코딩되고 각 디코딩신호는 메모리셀 어레이(40) 및 리던던트셀행(60)에 공급된다. 종래의 리던던트디코더(50)는 제2도에 도시한 바와 같이 인에이블수단(51), 상기 프리디코더(20)에 단위프리디코더(22,24,26,28)에 대응하는 복수의 프로그래머블 선택수단(52,54,56,58) 및 복수의 프로그래머블선택수단(52,54,56,58)의 각 출력을 반전논리합시켜 리던던트 디코딩신호를 발생하기 위한 NOR게이트(NORA)로 이루어진다. 인에이블수단(51)은 제1전원전압(Vcc)에 소오스가 결합되고 리던던트 클럭신호(øR)에 게이트가 결합되고 노드(NA)에 드레인이 연결된 MOS트랜지스터(MA0)와, 상기 노드(NA)와 제2전원전압(GND)사이에 연결된 퓨즈(FA0)로 구성된다. 프로그래머블선택수단(52)은 직렬연결된 MOS트랜지스터와 퓨즈가 대응하는 단위프리디코더의 각 출력들 수만큼 구비하고 각 퓨즈(FA1∼FA4)의 일단들이 와이어 OR결선되고, 각 MOS트랜지스터(MA1∼MA4)의 게이트에 상기 인에이블수단(51)의 노드(NA)가 공통연결된다. 나머지 프로그래머블선택수단(54,56,5)들로 프로그래머블수단(52)과 동일한 구성으로 이루어진다. 상기 구성에서 리던던시를 사용하지 않을 경우에는 인에이블수단(51)에 리던던트클럭(øR)의 "로우"상태가 인가되더라도 퓨즈(FA0)가 연결되어 있기 때문에 노드(NA)는 제2전원전압(GND)레벨을 유지하게 되므로, 프로그래머블선택수단(52)의 모든 MOS트랜지스터들(MA1∼MA4)이 턴오프 상태로 유지된다. 따라서, 프리디코딩신호가 퓨즈(FA1∼FA4)에 전달되지 않는다. 리던던시를 사용하기 위해 인에이블수단(51)의 퓨즈(FA0)를 끊게 되면, 리던던트클럭(øR)의 "로우"상태에서 MOS트랜지스터(MA0)가 턴온되므로 노드(NA)에는 제1전원전압(Vcc)이 나타나게 된다. 따라서 프로그래머블선택수단(52)의 MOS트랜지스터들(MA1∼MA4)이 턴온되므로 퓨즈(FA1∼FA4)에 프리디코딩신호가 전달되게 된다. 상기 퓨즈(FA1∼FA4)는 결함이 있는 노말메모리셀을 포함하는 행어드레스신호에 대응하는 퓨즈 하나만 남기고 나머지 세개의 퓨즈는 절단되게 된다. 나머지 프로그래머블선택수단(54,56,58)의 경우에도 마찬가지로 퓨즈블로잉이 처리된다. 따라서, 노아게이트(NORA)에서는 각 프로그래머블선택수단(52,54,56,58)에서 출력되는 신호가 모두 "로우"상태(또는, 기저상태)일때만 출력이 "하이"상태(또는, 여기상태)로 되어 결함이 있는 셀에 대응하는 리던던트셀을 선택하게 된다.

상술한 종래의 리던던트 디코더는 프리디코더(20)의 출력수만큼 퓨즈를 포함하여야 하므로 어드레스신호의 비트수보다 퓨즈숫자가 더 많게 된다. 따라서, 이는 어드레스신호의 비트수가 증가하는 고밀도 반도체일수록 리던던시 회로면적 및 배선면적을 증가시키고 퓨즈블로잉 횟수를 증가시킨다. 즉, 단위프리디코더의 갯수가 m이고 하나의 단위프로디코더의 출력수가 n이라면 리던던트디코더의 입력신호수와 퓨즈수는 m×2ⁿ만큼 요구되며 퓨즈블로잉 횟수는 m×(2ⁿ-1)이 되게 된다. 통상적으로 퓨즈블로잉은 레이저장치를 이용하여 수행되는 바, 퓨즈블로잉횟수가 많을수록 절단실패율이 증가되기 때문에 반도체메모리칩의 생산수율을 저하시키는 문제점이 있었다.

이제 본 발명에 의한 리던던트 디코더를 설명하고자 한다.

제3도에서, 리던던트 디코더(70)는 어드레스버퍼(10)에 직접 연결된 점이 제1도의 종래의 리던던트 디코더(50)와 다르다. 나머지 동일한 부분은 동일부호로 처리한다. 제4도에 도시한 바와 같이 본 발명에 의한 리던던트 디코더(70)는 크게 인에이블수단(72), 복수의 프로그래머블 선택수단(74A∼74H) 및 조합회로수단(76)으로 이루어진다.

인에이블수단(72)은 제1전원전압(Vcc)에 소오스가 결합되고 리던던트 클럭신호(øR)가 게이트에 결합되며 노드(NB0)에 드레인이 연결된 제1MOS트랜지스터(MB0)를 가진다. 또한, 상기 노드(NB0)와 제2전원전압(GND)사이에 퓨즈(FB0)를 가진다. 그리고, 상기 노드(NB0)의 전압신호를 반전출력시키기 위한 인버터(INB0)와, 이 인버터(INB0)의 출력이 게이트에 결합되고 제1전원전압(Vcc)이 소오스에 결합되며 상기 노드(NB0)에 드레인이 연결된 제2MOS트랜지스터(MB1)를 가진다. 따라서 인에이블수단(72)은 리던던시를 사용하지 않을 때에는 퓨즈(FB0)가 절단되지 않으므로 리던던트 클럭신호(øR)의 "로우"상태가 인가되더라도 노드(NB0)의 전압레벨은 제2전원전압레벨을 유지하고 "하이"상태의 리던던트 디스에이블신호를 출력한다. 한편, 리던던시를 사용할 경우에는 퓨즈(FB0)가 절단되므로 리던던트클럭신호(øR)의 "로우"상태가 공급될때 제1MOS트랜지스터(MB0)가 턴온되어 노드(NB0)에는 제1전원전압(Vcc)이 나타나게 되고 인버터(INB0)의 출력은 "로우"상태로 되어 리던던트 인에이블신호로 출력된다. 이때, PMOS트랜지스터(MB1)와 인버터(INB0)는 "로우"상태의 인버터(INB0)의 출력신호를 래치하여 유지하도록 한다.

프로그래머블선택수단(74A)는 퓨즈회로수단(PF), 인버터(INB2), 제1 및 제2전송게이트(TGB1,TGB2)를 가진다. 퓨즈회로수단(PF)은 상술한 인에이블수단(72)과 동일하게 제3 및 제4MOS트랜지스터(MB2,MB3), 퓨즈(FB1) 및 인버터(INB1)로 구성된다. 상기 인버터(INB1)의 출력은 제1전송게이트(TGB1)의 비반전제어단자 및 제2전송게이트(TGB2)의 반전제어단자에 결합되고 상기 노드(NB1)는 제1전송게이트(TGB1)의 반전제어단자 및 제2전송게이트(TGB2)의 비반전제어단자에 연결된다. 제1 및 제2전송게이트(TGB1,TGB2)의 출력측 단자는 입력단자(AB0)에 연결되고 또한 입력단자(AB0)는 인버터(INB2)를 거쳐서 제2전송게이트(TGB2)의 입력측 단자에 연결된다. 따라서 프로그래머블선택수단(74A)에서는 퓨즈(FB1)이 절단되지 않은 경우에는 제1전송게이트수단(TGB1)를 턴온시켜서 입력단자(AB0)에 가해지는 어드레스신호(A0)를 출력단자(OT)에 전달하고, 퓨즈(FB1)가 절단되었을 때에는 노드(NB1)이 "하이"상태가 되고, 인버터(INB1)은 "로우"상태가 된다. PMOS트랜지스터(MB3)과 인버터(INB1)는 "로우"상태의 인버터(INB1)의 출력신호를 래치하여 유지한다. 인버터(INB1)의 출력신호가 "로우"상태이므로 제2전송게이트수단(TGB2)가 턴온되고, 입력단자(AB0)에 가해지는 어드레스신호(AB0)의 반전된 어드레스신호(A0)를 출력단자(OT)에 전달하게 된다. 즉, PMOS트랜지스터(MB3)과 인버터(INB1)는 노드(NB1)이 "하이"상태일 때 "로우"상태의 인버터(INB1)의 출력신호를 래치하여 유지한다.

나머지 프로그래머블선택수단(74B∼74H)도 프로그래머블선택수단(74A)와 동일한 구성을 하고 대응하는 어드레스신호를 입력하고 퓨즈절단여부에 따라 어드레스신호 또는 반전된 어드레스신호를 선택하여 그의 출력단자에 전달한다.

조합논리회로(76)는 인에이블수단(72)과 복수의 프로그래머블선택수단들(74A∼74H)의 각 출력들을 3개씩 3개의 노아게이트(NORB1∼NORB3)의 출력들을 낸드게이트(NAND)로 입력하고 낸드게이트(NAND)의 출력을 인버터(INB43)로 반전시켜 최종적으로 리던던트셀행 선택신호로 발생한다. 따라서 리던던시를 사용하지 않을 경우 인에이블수단(72)의 출력이 "하이"상태이므로 인버터(INB3)의 출력은 항상 "로우"상태로 유지된다. 리던던시를 사용할 경우, 인에이블수단(72)의 출력은 "로우"상태이므로, 각 노아게이트(NORB1∼NORB3)의 출력상태를 따라 인버터(INB3)의 출력이 결정된다. 또 이것은 입력단자(AN0)를 제2전송게이트(TG2)에 연결하고, 입력단자(AB0)의 반전된 신호를 제1전송게이트(TG1)에 연결하여 실시할 수 있음에도 유의하여야 한다.

상술한 실시예에서는 프로그래머블선택수단이 어드레스신호를 입력하여 입력된 어드레스신호와 그 반전된 어드레스신호를 퓨즈블로잉 처리에 응답하여 선택적으로 조합논리회로에 전달하고 있다. 그러나 인버터(INB2)를 제거하고 어드레스버퍼에 반전어드레스출력을 직접 연결할 수도 있다. 이때에는 입력배선수가 2배로 늘어나게 된다. 또한, 각 프로그래머블선택수단은 어드레스신호와 그 반전된 어드레스신호를 셀렉팅하는 제1 및 제2전달게이트수단(TGB1,TGB2)들을 각각의 퓨즈회로수단으로 제어함으로써 실현시킬 수도 있다. 이때에는 퓨즈갯수가 두배로 늘어나게 되고 퓨즈블로잉횟수도 두배로 늘어나게 된다. 상술한 다른 실시예들이 본 발명의 바람직한 실시예보다 효과면에서 떨어지나 본원 발명의 기술사상에 포함된다는 것을 유의하여야 한다. 상술한 실시예에서는 리던던시행을 예로 들어 설명하였으나 리던던시열에 대해서도 용이하게 적용할 수 있음을 유의하여야 한다.

이상과 같이 구성함으로써 종래 리던던트디코더에 비하여 본 발명의 리던던트 디코더는 다음과 같은 여러가지 장점을 가진다.

첫째 : 리던던시 동작속도가 개선된다. 즉 종래의 프리디코더의 출력신호보다 서선행된 어드레스버퍼의 출력을 직접 입력으로 사용하기 때문에 리던던시 동작속도를 개선시킨다.

둘째 : 퓨즈블로잉횟수가 대폭감소된다. 즉, 본 발명에서는 어드레스신호의 비트수(n)만큼의 퓨즈갯수에다가 인에이블수단의 퓨즈가 필요하다. 그러므로 퓨즈블로잉횟수가 최소 1회부터 최대 n+1회로 축소되게 된다. 따라서, 퓨즈블로잉 실패횟수를 감소시킬 수 있게 된다.

세째 : 리던던시회로의 입력배선수 및 퓨즈수가 대폭 감소되므로 리던던시면적을 감소시킬 수 있고 레이아웃이 용이해진다. 즉, 본 발명에서는 어드레스의 비트수만큼의 입력배선만이 요구된다.

이것은 어드레스 비트수가 증가할수록 효과가 커진다.

네째 : 조합논리회로를 사용함으로써 출력단의 과부하방지 및 출력배선의 단순화를 꾀할 수 있다.

Claims

퓨즈절단시 리던던트 디코더의 출력인에이블신호를 발생하기 위한 인에이블수단; 퓨즈의 절단여부에 따라 어드레스신호 또는 반전된 어드레스 신호를 선택하기 위한 복수의 프로그래머블 선택수단들; 및 상기 인에이블수단 및 상기 복수의 프로그래머블 선택수단들의 각 출력을 조합하여 복수의 반전논리합조를 만들고, 이들 각 반전논리합조의 출력을 논리곱하여 리던던트셀 디코딩신호를 발생하기 위한 조합회롯단을 구비한 것을 특징으로 하는 반도체 메모리장치의 리던던트 디코더.
제1항에 있어서, 상기 인에이블수단은 제1전원전압에 소오스가 결합되고, 리던던트클럭신호가 게이트에 결합되고, 노드 드레인이 연결된 제1MOS트랜지스터; 상기 노드에 일단이 연결되고 제2전원전압에 타단이 연결된 퓨즈; 상기 노드에 가해지는 전압신호를 반전출력하기 위한 인버터; 및 상기 제1전원전압에 소오스가 결합되고, 상기 노드에 드레인이 연결되고, 상기 인버터의 출력이 게이트에 결합된 제2MOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리장치의 리던던트 디코더.
제1항에 있어서, 상기 복수의 프로그래머블 선택수단의 각각의 출력단자는 퓨즈절단시에는 여기상태의 제어신호를 출력하고, 퓨즈를 절단하지 않았을 때에는 기저상태의 제어신호를 출력하기 위한 제1 및 제2퓨즈회로수단; 상기 제1퓨즈회로수단의 제어신호에 응답하여 대응하는 어드레스 비트신호를 선택하기 위한 제1전송게이트수단; 및 상기 제2퓨즈회로수단의 제어신호에 응답하여 상기 대응하는 어드레스비트신호의 반전된 어드레스비트신호를 선택하기 위한 제2전송게이트수단을 구비한 것을 특징으로 하는 반도체 메모리장치의 리던던트 메모리.
제1항에 있어서, 상기 복수의 프로그래머블 선택수단의 각각의 출력단자는 퓨즈절단시에는 여기상태의 제어신호를 출력하고, 퓨즈를 절단하지 않았을 때에는 기저상태의 제어신호를 출력하기 위한 퓨즈회로수단; 상기 퓨즈회로수단의 제어신호에 응답하여 대응하는 어드레스 비트신호를 선택하기 위한 제1전송게이트수단; 및 상기 대응하는 어드레스비트신호를 반전시켜 출력하기 위한 인버터; 상기 제1전송게이트수단과는 반대로 작동하도록 상기 퓨즈회로수단의 제어신호에 응답하여 상기 인버터의 출력을 선택하기 위한 제2전송게이트수단을 구비한 것을 특징으로 하는 반도체 메모리장치의 리던던트 디코더.
제3항 또는 제4항에 있어서, 상기 퓨즈회로수단은 제1전원전압에 소오스가 결합되고, 리던던트클럭신호가 게이트에 결합되고, 노드에 드레인이 연결되고, 노드에 드레인이 연결된 제1MOS트랜지스터; 상기 노드에 일단이 연결되고 제2전원전압에 타단이 연결된 퓨즈; 상기 노드에 가해지는 전압신호를 반전출력하기위한 인버터; 및 상기 제1전원전압에 소오스가 결합되고, 상기 노드에 드레인이 연결되고, 상기 인버터의 출력이 게이트에 결합된 제2MOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리장치의 리던던트 디코더.