KR910004189B1 - 정규워드선과 보조워드선을 갖춘 반도체기억장치 - Google Patents

정규워드선과 보조워드선을 갖춘 반도체기억장치 Download PDF

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KR910004189B1
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마사다카 마츠이
히로시 이와이
다카유키 오다니
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가부시키가이샤 도시바
아오이 죠이치
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Abstract

내용 없음.

Description

정규워드선과 보조워드선을 갖춘 반도체기억장치
제 1 도는 종래의 정규워드선과 보조워드선을 갖춘 반도체기억장치의 어드레스절환회로를 설명하기 위한 회로구성도.
제 2 도는 본 발명의 1실시예를 따른 정규워드선과 보조워드선을 갖춘 반도체기억장치의 보조워드선절환회로를 설명하기 위한 회로구성도.
제 3 도는 제 2 도에 도시된 정류워드선과 보조워드선을 갖춘 반도체기억장치에 포함된 퓨우즈회로의 회로구성도이다.
* 도면의 주요부분에 대한 부호의 설명
11,13,23,31∼34 : 낸드게이트 12,14,24,35∼38 : 인버터
21,T31 : P챈널 MOS트랜지스터 22,T32,T33 : N챈널 MOS트랜지스터
S1∼S4 : 어드레스절환회로 FC1,FC2,FC11,FC12 : 퓨우즈회로
Ta1,Ta2,Tb1,Tb2,T11∼T18 : 전송게이트
P1, P2,
Figure kpo00001
, P11, P12,
Figure kpo00002
: 퓨우즈회로의 출력신호
SPD1 : 보조부분디코더 X1∼X8,
Figure kpo00003
: 신호선
BU : 어드레스버퍼 SC1∼SC4 : 보조워드선절환회로
FE : 퓨우즈 C1,C2 : 캐패시터
PD1∼PD4 : 부분디코더 DO1 : 보조디코더
[산업상의 이용분야]
본 발명은 정규워드선(regular word line)과 보조워드선(spare word line)을 갖춘 반도체기억장치에 관한 것이다.
[종래의 기술 및 그 문제점]
LSI(Large Scale Integration)의 대용량화 및 고집적화에 따라 칩내의 메모리셀중에 포함되는 불량셀의 발생확률이 높아지게 되는 바, 이 때문에 대용량의 메모리셀에서는 원료내 제품비를 향상시키기 위한 방법으로서 칩내에 보조메모리셀을 설치해서 불량셀에 대응하는 워드선의 어드레스를 보조워드선에 할당하여 불량셀과 보조셀을 절환시키는 방식이 행해지고 있다.
이와 같이 불량메모리셀에 대응하는 워드선의 어드레스를 보조워드선에 할당되는 어드레스절환회로로서는 제 1 도에 나타낸 바와 같은 구성의 것이 알려져 있다. 제 1 도에 도시되어 있는 어드레스절환회로(S1)에 있어서, 참조번호 FC1,FC2는 퓨우즈회로를 나타낸 것으로, 퓨우즈회로(FC1)의 퓨우즈(도시되지 않음)를 절단하게 되면, 신호(P1,
Figure kpo00004
)의 논리레벨이 변경되어 전송게이트(Ta1,Tb1)중 지금까지 디스에이블상태로 되어 있던 쪽이 이네이블상태로 되고 이네이블상태로 되어 있던 쪽이 디스에이블상태로 되게 된다. 즉, 퓨우즈회로(FC1)의 퓨우즈의 절단유무에 따라 어드레스신호(X1) 또는 그의 반전신호
Figure kpo00005
중 어느 한쪽이 선택되어, 낸드게이트(11)와 인버터(12)로 이루어진 보조부분디코더(SPD1)의 한쪽 입력단자로 신호선(L1)을 통해서 전송되게 된다.
또한, 상기 보조부분디코더(SPD1)의 다른쪽 입력단자로 마찬가지로 퓨우즈회로(FC2)와 전송게이트(Ta2,Tb2)에 의해 선택된 어드레스신호(X2) 또는 그의 반전신호
Figure kpo00006
중 어느 한쪽이 신호선(L2)을 통해서 공급된다.
한편, 다른 어드레스신호(예컨대 어드레스가 8비트로 이루어진 경우에는 X3∼X8)에 관해서도 상기 어드레스절환회로(S1)와 동일한 회로가 설치된다. 결국, 어드레스절환회로(S1)의 출력신호는 신호선(L12)을 통해서 낸드게이트(13)와 인버터(14)로 이루어진 보조디코더(D1)로 공급되고, 다른 어드레스절환회로(S2∼S4)의 출력신호도 각각 신호선(L34,L56,L78)을 통해서 보조디코더(D1)로 공급되게 된다.
따라서, 각 퓨우즈회로(FC1,FC2)내의 퓨우즈에 레이저빔을 가하거나 또는 큰 전류를 흐르게 하여 그 퓨우즈를 선택적으로 녹여서 절단함으로써 불량셀에 접속된 워드선의 어드레스를 어드레스절환회로(S1∼S4)에 프로그램해 놓으면, 그 불량셀을 선택하는 어드레스신호가 입력될 때에 보조디코더(D1)로부터 보조워드선을 선택하는 신호를 출력시킬 수 있게된다.
그렇지만, 이와 같은 구성의 어드레스신호절환회로에 있어서는 어드레스신호를 2비트씩(예컨대 X1과 X2) 부분디코드하고 있기 때문에, 가 보조부분디코더마다 2개의 입력배선과 1개의 출력배선이 필요하게 된다.
예컨대, 어드레스신호(X1,X2)의 부분디코드를 행하는 보조부분디코더(SPD1)에 있어서는 입력배선으로서 L1,L2가 필요하고 출력배선으로서 L12가 필요하게 된다.
그러므로, 어드레스신호가 8비트로 이루어진 경우에는 4개의 보조부분디코더가 필요하게 되기 때문에, 하나의 워드선에 대한 배선의 수는 12개로 되게 된다. 더욱이, 8행분에 대응하는 수의 보조셀이 설치되어 있는 경우에는 12×8=96개의 배선이 필요하게 된다.
상기한 바와 같이 LSI의 대용량화 및 고집적화에 따라 어드레스신호의 비트수가 증가함과 더불어 칩내에 불량셀이 포함될 확률도 높아지게 되므로, 절환가능한 보조셀의 갯수, 즉 보조워드선의 수를 많이 설치할 필요가 있다. 그러나, 보조셀의 갯수를 많게 하면 상기한 바와 같은 배선의 수가 증가하게 되어 칩크기의 증대를 초래하게 된다.
[발명의 목적]
이에 본 발명은 상기한 실정을 감안하여 발명된 것으로, 칩면적을 증대시키지 않고 다수의 보조셀을 구비할 수 있는 정규워드선과 보조워드선을 갖춘 반도체기억장치를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위한 본 발명의 정규워드선과 보조워드선을 갖춘 반도체기억장치는, 어드레스신호에 기초해서 적어도 2비트의 정(正)과 상보형의 모든 조합신호를 얻기 위한 부분디코더와, 이 부분디코더의 출력중에서 불량워드선에 대응하는 하나의 조합신호를 선택하는 보조워드선절환회로를 구비한 구성으로 되어 있다.
더욱이 상기 부분디코더는 정규워드선의 선택과 보조워드선의 선택을 위해 공용할 수 있다.
상기한 바와 같은 구성의 정규워드선과 보조워드선을 갖춘 반도체기억장치에 있어서는, 어드레스신호가 직접 보조워드선절환회로에 입력되지 않고 어드레스신호에 기초해서 조합된 신호가 입력되므로 보조워드선 절환회로는 그 조합된 신호를 선택할 뿐 어드레스신호를 부분디코드할 필요가 없어지게 된다. 따라서, 종래 기억장치에 비해 그 배선멱적을 대폭적으로 축소시킬 수 있게 된다.
그 뿐만 아니라, 본 발명에 따른 정규워드선과 보조워드선을 갖춘 반도체기억장치는, 어드레스신호를 이루는 다수의 최초비트신호를 받아 최초비트신호와 이 최초비트신호의 상보형 비트신호를 발생시키는 어드레스버퍼와, 미리 설정된 최초의 2비트신호와 이 신호에 대응하는 상보형 2비트신호를 받아 디코드하여 미리 설정된 최초의 2비트신호와 상보형 2비트신호의 다른 조합신호를 출력하는 부분디코더 및, 상기 다른 조합신호를 받아 불량워드선에 대응하는 하나의 신호를 선택하는 보조워드선절환회로로 구성되어 있다.
[실시예]
이하, 도면을 참조하여 본 발명의 1실시예를 상세히 설명한다.
제 2 도는 본 발명의 1실시예에 따른 반도체기억장치의 보조워드선절환회로를 나타낸 회로구성도로서, 어드레스신호를 이루는 8비트신호(X1,X2,…,X8)가 어드레스버퍼(BU)로 입력되고, 이 어드레스버퍼(BU)는 상기 비트신호를 받아 최초 논리레벨의 비트신호(X1,X2,…,X8)와 상보형 논리레벨의 비트신호
Figure kpo00007
Figure kpo00008
를 발생시키게 되는데, 그중 최초 논리레벨의 비트신호(X1,X2)와 상보형 논리레벨의 비트신호
Figure kpo00009
Figure kpo00010
는 부분디코더(PD1)로 입력된다. 그에 따라, 부분디코더(PD1)는 최초 논리레벨의 비트신호(X1,X2)와 상보형 논리레벨의 비트신호
Figure kpo00011
를 받아, 이것과는 다른 최초 논리레벨의 비트신호(X1,X2)와 상보형 논리레벨의 비트신호
Figure kpo00012
의 조합신호(X1·X2,
Figure kpo00013
,·X2,X1·
Figure kpo00014
)를 출력하게 된다.
한편, 최초 논리레벨의 비트신호(X3,X4)와 상보형 논리레벨의 비트신호
Figure kpo00015
는 부분디코더(PD2)로 입력되고, 그에 따라 이 부분디코더(PD2)는 최초 논리레벨의 비트신호(X3,X4)와 상보형 논리레벨의 비트신호
Figure kpo00016
의 조합신호(X3·X4,
Figure kpo00017
·X4,X3·
Figure kpo00018
)를 출력하게 된다. 또, 최초 논리레벨의 비트신호(X5,X6)와 상보형 논리레벨의 비트신호
Figure kpo00019
는 부분디코더(PD3)로 입력되고, 그에따라 이 부분디코더(PD3)는 최초 논리레벨의 비트신호(X5,X6)와 상보형 논리레벨의 비트신호
Figure kpo00020
를 받아, 이것과는 다른 최초 논리레벨의 비트신호(X5,X6)와 논리레벨의 비트신호
Figure kpo00021
의 조합신호(X5·X6,
Figure kpo00022
·X6,X5·
Figure kpo00023
)를 출력하게 된다. 또한, 최초 논리레벨의 비트신호(X7,X8)와 상보형 논리레벨의 비트신호
Figure kpo00024
는 부분디코더(PD4)로 입력되고, 그에 따라, 이 부분디코더(PD4)는 최초 논리레벨의 비트신호(X7,X8)와 상보형, 논리레벨의 비트신호
Figure kpo00025
를 받아, 이것과는 다른 최초 논리레벨의 비트신호(X7,X8)와 상보형 논리레벨의 비트신호
Figure kpo00026
의 조합신호(X7·X8,
Figure kpo00027
·X8,X7·
Figure kpo00028
)를 출력하게 된다.
상기신호(X1·X2,·
Figure kpo00029
·X2,X1·
Figure kpo00030
)는 보조워드선절환회로(SC1)로 입력되고, 신호(X3·X4,
Figure kpo00031
·X4,X3·
Figure kpo00032
)는 보조워드선절환회로(SC2)로 입력되며, 신호(X5·X6,
Figure kpo00033
·X6,X5·
Figure kpo00034
Figure kpo00035
)는 보조워드선절환회로(SC3)로 입력되고, 신호(X7·X8,
Figure kpo00036
·X8,X7·
Figure kpo00037
)는 보조워드선절환회로(SC4)로 입력된다.
즉, 보조워드선절환회로(SC1)는 신호(X1·X2,·
Figure kpo00038
·X2,X1·
Figure kpo00039
)를 받아 신호(X1·X2,·
Figure kpo00040
·X2,X1·
Figure kpo00041
중 어느 하나를 선택하도록 상기 보조워드선절환회로(SC1)내의 퓨우즈회로(FC11,VC12)중 하나에 퓨우즈(제 2 도에는 도시하지 않음, 제 3 도에서 FE로 나타냄)을 절단하게 되고, 보조워드선절환회로(SC2)는 신호(X3·X4,
Figure kpo00042
·X4,X3·
Figure kpo00043
)를 받아 신호(X3·X4,
Figure kpo00044
·X4,X3·
Figure kpo00045
Figure kpo00046
)중 어느 하나를 선택하도록 보조워드선절환회로(SC2)내의 퓨우즈회로(도시하지 않음)중 하나의 퓨우즈를 절단하게 되며, 보조워드선절환회로(SC3)는 신호(X5·X6,
Figure kpo00047
·X6,X5·
Figure kpo00048
)를 받아 신호(X5·X6,
Figure kpo00049
·X6,X5·
Figure kpo00050
)중 어느 하나를 선택하도록 보조워드선절환회로(SC3)내의 퓨우즈회로(도시하지 않음)중 어느 하나의 퓨우즈를 절단하게 되고, 보조워드선절환회로(SC4)는 신호(X7·X8,
Figure kpo00051
·X8,X7·
Figure kpo00052
)를 받아 신호(X7·X8,
Figure kpo00053
·X8,X7·
Figure kpo00054
)중 어느 하나를 선택하도록 보조워드선절환회로(SC4)내의 퓨우즈회로(도시하지 않음)중 어느 하나의 퓨우즈를 절단하게 된다.
상기 보조워드선절환회로(SC1∼SC4)에서 선택된 신호는 신호선(L12,L34,L56,L78)을 통해서 보조디코더(DO1)로 입력되는 바, 보조디코더(DO1)는 선택된 신호를 받아 디코딩하여 불량셀에 연결된 정규워드선에 대응하는 보조워드선을 절환시키기 위한 신호를 출력하게 된다.
상기 부분디코더(PD1∼PD4)는 동일한 구조를 가진 것이므로 단지 부분디코더(PD1)만을 대표적으로 상세하게 설명하고, 나머지 다른 부분디코더는 설명을 단순화하기 위해 블럭으로 도시하며 그 설명은 생략한다.
부분디코더(PD∼PD4)는 통상 규칙적인 워드선을 절환하는 정규 또는 규칙적인 디코더(도시하지 않음)의 앞단에 설치되는데, 부분디코더(PD1)는 낸드게이트(31∼34)와 인버터(35∼38)로 구성된다.
이 부분디코더(PD1)에 있어서, 신호(X1,X2)는 낸드게이트(31)로 입력되고, 신호
Figure kpo00055
는 낸드게이트(32)로 입력되며, 신호
Figure kpo00056
는 낸드게이트(33)로 입력되고, 신호
Figure kpo00057
는 낸드게이트(34)로 입력된다. 그에 따라, 인버터(35∼38)는 낸드게이트(31∼34)의 출력신호를 받아 신호(X1·X2,
Figure kpo00058
·X2,X1·
Figure kpo00059
Figure kpo00060
를 각각 출력하게 된다.
또한, 보조워드선절환회로(SC1∼SC4)도 동일한 구조를 가진 것이므로 절환회로(SC1)만을 대표적으로 상세하게 설명하고, 나머지 다른 절환회로(SC2∼SC4)는 설명을 단순화하기 위해 블럭으로 도시하고 그 설명은 생략한다. 절환회로(SC1)는 퓨우즈회로(FC11,FC12)와 전송게이트(T11∼T18)로 구성된다. 그리고, 각 전송게이트는 P챈널 MOS트랜지스터(21)와 N챈널 MOS트랜지스터(22)로 구성된다.
전송게이트(T11,T15)는 직렬로 접속되고 있고, 마찬가지로 전송게이트(T12,T16)와 전송게이트(T13,T17) 및 전송게이트(T14,T18)도 각각 직렬로 접속되어 있다. 이렇게 직렬로 접속된 전송게이트로는 각각 디코드된 신호(X1·X2,
Figure kpo00061
·X2,X1·
Figure kpo00062
)가 공급된다.
퓨우즈회로(FC11)의 신호(P11)는 전송게이트(T11,T12)내의 P챈널 트랜지스터(21)의 게이트로 공급됨과 더불어 전송게이트(T13,T14)내의 N챈널 트랜지스터(22)의 게이트로 공급된다. 그리고, 퓨우즈회로(FC11)의 신호(
Figure kpo00063
)는 전송게이트(T11,T12)내의 N챈널 트랜지스터(22)의 게이트로 공급됨과 더불어 전송게이트(T13,T14)내의 P챈널 트랜지스터(21)의 게이트로 공급된다. 또, 퓨우즈회로(FC12)의 신호(P12)는 전송게이트(T15,T17)내의 P챈널 트랜지스터(21)의 게이트로 공급됨과 더불어 전송게이트(T16,T18)내의 N챈널 트랜지스터(22)의 게이트로 공급된다. 또한, 퓨우즈회로(FC12)의 신호
Figure kpo00064
는 전송게이트(T15,T17)내의 N챈널 트랜지스터(22)의 게이트로 공급됨과 더불어 전송게이트(T16,T18)내의 P챈널 트랜지스터(21)의 게이트로 공급된다.
이와 같이 전송게이트(T11∼T14)는 퓨우즈회로(FC11)의 신호(P11,
Figure kpo00065
)에 의해 제어되고, 전송게이트(T15∼T18)는 퓨우즈회로(FC12)의 신호(P12,
Figure kpo00066
)에 의해 제어되게 된다.
따라서, 퓨우즈회로(FC11)의 퓨우즈를 절단해서 그 출력신호(P11,
Figure kpo00067
)의 논리상태를 변경시킨 경우에는, 퓨우즈가 절단되기 이전에 이네이블되어 있던 전송게이트는 디스에이블되고, 퓨우즈가 절단되기 이전에 디스에이블되어 있던 전송게이트는 이네이블되게 된다. 전송게이트(T11,T12)는 예컨대 이네이블상태 또는 디스에이블상태의 동일상태에 있게 되고, 전송게이트(T13,T14)는 전송게이트(T11,T12)와는 반대의 동일상태에 있게 된다. 즉, 전송게이트(T11,T12)가 디스에이블상태에 있는 경우에는 전송게이트(T13,T14)가 이네이블상태에 있게 되고, 전송게이트(T11,T12)가 이네이블상태에 있는 경우에는 전송게이트(T13,T14)가 디스에이블상태에 있게 된다.
마찬가지로, 퓨우즈회로(FC12)의 퓨우즈를 절단해서 그 출력신호(P12,
Figure kpo00068
)의 논리상태를 변경시킨 경우에는, 퓨우즈가 절단되기 이전에 이네이블되어 있던 전송게이트는 디스에이블되고, 퓨우즈가 절단되기 이전에 디스에이블되어 있던 전송게이트는 니에이블되게 된다. 즉, 전송게이트(T15,T17)는 예컨대 이네이블상태 또는 디스에이블상태의 동일상태에 있게 되고, 전송게이트(T16,T18)는 전송게이트(T15,T17)와는 반대의 동일상태에 있게 된다.
그래서, 퓨우즈회로(FC11)의 퓨우즈의 절단유무와 퓨우즈회로(FC12)의 퓨우즈의 절단유무의 조합에 따라, 전송게이트(T11,T15)의 구성회로와 전송게이트(T12,T16)의 구성회로, 전송게이트(T13,T17)의 구성회로 및 전송게이트(T14,T18)의 구성회로중 어느 하나가 개방되게 된다. 그에 따라, 신호(X1·X2,
Figure kpo00069
·X2,X1·
Figure kpo00070
)중 어느 하나가 선택되어 신호선(L12)을 통해 낸드게이트(23)와 인버터(24)로 이루어진 보조디코더(DO1)로 입력되게 된다.
다른 어드레스신호에 대응하는 절환회로(SC2∼SC4)도 동일하게 구성되어 있는 바, 각각의 절환회로(SC2∼SC4)내의 퓨우즈회로의 퓨우즈의 절단유무에 따라 선택된 부분디코드신호만이 신호선(L34,L56,L78)을 통해 보조디코더(DO1)로 입력되게 된다.
따라서, 각 절환회로에 퓨우즈회로내의 퓨우즈를 선택적으로 절단함으로써 표준워드선에 접속된 불량셀의 어드레스를 프고그램해 놓으면, 그 불량셀을 선택하는 어드레스신호가 입력될 때 보조디코더(DO1)로부터 보조셀을 구동시키기 위한 신호를 출력할 수 있게 된다.
상기한 바와 같이 구성된 회로에 있어서, 정규워드선을 선택하는 부분디코드신호는 보조워드선절환회로의 입력어드레스신호로서 사용된다. 즉, 부분디코더(PD1∼PD4)는 정규워드선의 선택 및 보조워드선의 선택에 공용으로 사용되게 된다. 이와 같이, 정규워드선을 선택하는 부분디코드신호를 보조워드선절환회로의 입력어드레스신호로 사용함으로써 각 보조워드선절환회로마다 보조디코더를 설치할 필요가 없게 되고, 종래의 기억장치에서 필요했던 보조부분디코더(SPD1)로의 입력선(L1,L2)이 필요 없게 된다. 따라서, 보조디코더(DO1)에 필요한 배선은 단지 신호선(L12)만으로 충분하게 되므로 배선의 수가 상당히 감소하게 된다.
예컨대, 어드레스신호가 8비트를 이루면 하나의 워드선에 대한 신호선의 수는 4개이고, 8행을 이루기 위핸 8개의 워드선에 대한 신호선의 수는 단지 32개 필요하게 된다.
상기 실시예에서는 8비트의 어드레스신호(X1∼X8)에 대해서만 설명했지만, 본 발명은 이에 한정되지 않고 2비트, 4비트, 16비트, 32비트, 64비트의 어드레스신호에도 적용할 수 있다. 만일 반도체기억장치가 2비트로 구성된다면 제 2 도에 나타낸 보조디코더(DO1)는 필요없게 된다.
상술한 바와 같이 LSI기억장치에 있어서, 배선에 필요한 칩면적은 LSI의 집적밀도증가를 방해하게 된다. 그와 반대로, 필요한 배선수가 적은 용장회로(冗長回路)를 사용하면, 상기한 바와 같이 칩면적을 증대시키지 않고 보조셀의 수를 증가시킬 수 있게 된다.
제 3 도는 제 2 도에 도시된 정규워드선과 보조워드선을 갖춘 반도체기억장치에서의 퓨우즈회로(FC11)를 나타낸 도면으로, 퓨우즈회로(FC11)는 퓨우즈(FE)와 P챈널 MOS트랜지스터(T31), N챈널 MOS트랜지스터(T32,T33) 및 동일한 용량을 갖는 2개의 캐패시터(C1,C2)로 구성되어 있는 바, P챈널 MOS트랜지스터(T31)와 N챈널 MOS트랜지스터(T32)는 상보형 MOS인버터를 형성하게 된다. 여기서, 참조부호(Vdd)는 전원전위를 나타낸다.
한편, 퓨우즈(FE)가 절단되지 않은 경우에는, P챈널 MOS트랜지스터(T31)과 N챈널 MOS트랜지스터(T33)가 턴오프되고, N챈널 MOS트랜지스터(T32)가 턴온된다. 그러므로, 퓨우즈회로(FC11)의 출력신호(P11)는 논리레벨"1"로 되고, 출력신호
Figure kpo00071
는 논리레벨 "0"으로 된다.
이와는 달리 퓨우즈(FE)가 절단된 경우에는, P챈널 MOS트랜지스터(T31)과 N챈널 MOS트랜지스터(T33)가 턴온되고, N챈널 MOS트랜지스터(T32)가 턴오프되므로 퓨우즈회로(FC11)의 출력신호(P11)는 논리레벨 "0"으로 되고, 출력신호
Figure kpo00072
는 논리레벨 "1"로 된다.
한편, 퓨우즈회로(FC12)는 본질적으로 퓨우즈회로(FC11)와 동일하게 구성되어 있으므로 그 설명을 생략한다.
상기한 바와 같이 본 발명에 의하면, 칩면적을 증대시키지 않고 보조셀을 포함할 수 있는 반도체기억장치를 제공할 수 있게 된다.

Claims (6)

  1. 어드레스신호를이루는 2비트신호를 받아서 최초의 논리레벨의 비트신호와 상보형 논리레벨의 비트신호를 발생시키는 어드레스버퍼(BU)와, 상기 최초의 논리레벨의 미리 설정된 2비트신호와 이 미리 설정된 2비트신호에 대응하는 상보형 2비트신호를 받아서 디코드하여, 상기 미리 설정된 2비트신호와 대응하는 상보형 2비트신호의 다른 조합신호를 출력하는 부분디코더(PD1) 및, 상기 다른 조합신호를 받아서 불량셀에 접속된 정규워드선에 대응하는 보조워드선을 선택하도록 상기 다른 신호중 하나를 선택하는 보조워드선절환회로(SC1)로 이루어진 것을 특징으로 하는 정규워드선과 보조워드선을 갖춘 반도체기억장치.
  2. 제 1 항에 있어서, 상기 부분디코더(PD1)는 정규워드선의 선택 및 보조워드선의 선택에 공용으로 사용되도록 된 것을 특징으로 하는 정규워드선과 보조워드선을 갖춘 반도체기억장치.
  3. 제 1 항에 있어서, 상기 보조워드선절환회로(SC1)는, 퓨우즈의 절단유무에 따라 출력신호의 논리레벨을 변화시키고 그 출력신호에 의해 전송게이트회로(T11∼T18)를 제어하는 퓨우즈회로(FC11,FC12)로 구성된 것을 특징으로 하는 정규워드선과 보조워드선을 갖춘 반도체기억장치.
  4. 어드레스신호를 이루는 다수의 비트신호를 받아서 최초의 논리레벨의 비트신호와 상보형 논리레벨의 비트신호를 발생시키는 어드레스버퍼(BU)와, 상기 최초의 논리레벨의 미리 설정된 2비트신호와 이 미리 설정된 2비트신호에 대응하는 상보형 2비트신호를 받아 디코드하여, 상기 미리 설정된 2비트신호와 대응하는 상보형 2비트신호의 다른 조합신호를 출력하는 다수의 부분디코더(PD1∼PD4), 상기 부분디코더(PD1∼PD4)중 하나에 대응되는 디코더로부터 출력된 다른 신호를 받아 불량셀에 접속된 정규워드선에 대응하는 보조워드선을 선택하도록 상기 다른 신호중 하나를 선택하는 다수의 보조워드선절환회로(SC∼SC4) 및, 상기 보조워드선절환회로(SC1∼SC4)에 의해 선택된 신호를 받아 상기 보조워드선을 선택하도록 논리곱신호를 발생시키기 위해 선택된 신호의 논리곱을 취하는 보조디코더(DO1)로 이루어진 것을 특징으로 하는 정규워드선과 보조워드선을 갖춘 반도체기억장치.
  5. 제 4 항에 있어서, 상기 부분디코더(PD1∼PD4)의 각각은 정규워드선의 선택 및 보조워드선의 선택에 공용으로 사용되도록 된 것을 특징으로 하는 정규워드선과 보조워드선을 갖춘 반도체기억장치.
  6. 제 4 항에 있어서, 상기 보조워드선절환회로(SC1∼SC4)는 퓨우즈의 절단유무에 따라 출력신호의 논리레벨을 변화시키고 그 출력신호에 의해 전송게이트회로(T11∼T18)를 제어하는 퓨우즈회로(FC11,FC12)로 구성된 것을 특징으로 하는 정규워드선과 보조워드선을 갖춘 반도체기억장치.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4972105A (en) * 1989-09-22 1990-11-20 The U.S. Government As Represented By The Director, National Security Agency Programmable configurable logic memory
GB9007796D0 (en) * 1990-04-06 1990-06-06 Foss Richard C Dynamic memory row/column redundancy scheme
DE4041959A1 (de) * 1990-12-24 1992-06-25 Mikroelektronik Und Technologi Schaltungsanordnung zur erkennung des programmierzustandes von durchbrennelementen
US5257228A (en) * 1991-05-16 1993-10-26 Texas Instruments Incorporated Efficiency improved DRAM row redundancy circuit
JP3339641B2 (ja) * 1991-05-21 2002-10-28 日本テキサス・インスツルメンツ株式会社 半導体記憶装置
US5360988A (en) * 1991-06-27 1994-11-01 Hitachi, Ltd. Semiconductor integrated circuit device and methods for production thereof
KR940008211B1 (ko) * 1991-08-21 1994-09-08 삼성전자 주식회사 반도체메모리장치의 리던던트 셀 어레이 배열방법
US5361227A (en) * 1991-12-19 1994-11-01 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US6781895B1 (en) 1991-12-19 2004-08-24 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and memory system using the same
US5548225A (en) * 1994-05-26 1996-08-20 Texas Instruments Incorportated Block specific spare circuit
US5731734A (en) * 1996-10-07 1998-03-24 Atmel Corporation Zero power fuse circuit
US5796662A (en) * 1996-11-26 1998-08-18 International Business Machines Corporation Integrated circuit chip with a wide I/O memory array and redundant data lines
JP3895927B2 (ja) 1999-01-11 2007-03-22 株式会社荏原製作所 電子ビーム照射反応装置
JP2000285693A (ja) 1999-03-31 2000-10-13 Matsushita Electric Ind Co Ltd 半導体記憶装置
DE19922920C1 (de) * 1999-05-19 2000-11-16 Siemens Ag Integrierter Speicher mit Redundanzfunktion
US7116590B2 (en) * 2004-08-23 2006-10-03 Micron Technology, Inc. Memory address repair without enable fuses

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS563499A (en) * 1979-06-25 1981-01-14 Fujitsu Ltd Semiconductor memory device
JPS60191500A (ja) * 1984-03-08 1985-09-28 Sharp Corp 冗長回路
JPS6177946A (ja) * 1984-09-26 1986-04-21 Hitachi Ltd 半導体記憶装置
US4720817A (en) * 1985-02-26 1988-01-19 Texas Instruments Incorporated Fuse selection of predecoder output
JPS6265300A (ja) * 1985-09-18 1987-03-24 Toshiba Corp 半導体記憶装置
JPH0694267B2 (ja) * 1990-05-24 1994-11-24 タカタ株式会社 エアバッグ装置

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US4881202A (en) 1989-11-14
EP0274378B1 (en) 1993-07-07

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