JP2695411B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2695411B2 JP2695411B2 JP61284848A JP28484886A JP2695411B2 JP 2695411 B2 JP2695411 B2 JP 2695411B2 JP 61284848 A JP61284848 A JP 61284848A JP 28484886 A JP28484886 A JP 28484886A JP 2695411 B2 JP2695411 B2 JP 2695411B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、冗長メモリセルを有する半導体記憶装置
に関し、特にその冗長デコーダの構成に関するものであ
る。 〔従来の技術〕 第４図は1MビットダイナミックRAMの正規のコラムデ
コーダの一例であり、図中、401はコラムデコーダ本体
である。 第５図はこのコラムデコーダと組み合わせて使い得る
冗長コラムデコーダの一例で、図において、501は冗長
コラムデコーダ本体、502は冗長デコーダの使用／不使
用を決定するためのヒューズラッチ、503〜506は冗長コ
ラムデコーダ501に入力するアドレスを決定するアドレ
スセレクタである。 第６図はヒューズラッチの回路の一構成例で、601は
レーザ等によって溶断されるプログラミングヒューズ、
603〜605はリンクが溶断されているか否かの情報をラッ
チするラッチ回路本体502aを構成するトランジスタであ
る。 また第７図はアドレスセレクタの回路の一構成例で、
701,705はアドレスを決定するアドレスヒューズラッ
チ、702,706はアドレスヒューズラッチ701,705の出力を
反転させるインバータ、710〜713,720〜723,730〜733,7
40〜743はそれぞれトランスファゲートである。 次に動作について説明する。第４図の正規のデコーダ
にはコラムアドレスバッファの出力CA1,▲▼,C
A2,▲▼，…,CA8,▲▼をプリデコードした
信号Y0〜Y3,Y4〜Y7,Y8〜Y11,Y12〜Y15のうちから１本づ
つ、計４本のアドレス信号が入力され、４本のアドレス
信号が全てアクティブなレベルになるデコーダが選択さ
れる。尚、このようなアドレスのプリデコードはデコー
ダの簡単化の為にCMOSメモリではよく用いられる方法で
ある。 一方冗長デコーダは第５図のように構成されており、
デコーダ本体501への入力は507〜511の５本であって、
このうち507はヒューズラッチ502に内蔵されレーザ等で
溶断されるプログラミングヒューズが溶断されていると
きにのみアクティブレベルとなる信号であり、508〜511
はそれぞれアドレスセレクタ503〜506に内蔵されたプロ
グラミングヒューズの状態によりY0〜Y3,Y4〜Y7,Y8〜Y
11,Y12〜Y15の各々１つのアドレス信号を伝達する信号
線である。 ヒューズラッチ502の回路は例えば第６図に示す通り
であって、プログラミングヒューズ601が溶断されてい
ないときにはその電気抵抗は抵抗素子602に比べてはる
かに小さくノード606は“H"レベルとなるので、トラン
ジスタ604,605で構成されたインバータを介したヒュー
ズラッチの出力ノード607は“L"レベルになり、プログ
ラミングヒューズ601を溶断すると、ノード606は“L"レ
ベル，ノード607は“H"レベル、即ちアクティブレベル
になる。ここでトランジスタ603はプログラミングヒュ
ーズ601を溶断したときのノード606の浮き上がり防止用
のものである。 またアドレスセレクタの回路は第７図に示す通りであ
り、アドレスヒューズラッチ701,705は第６図の回路と
同じもので、内蔵のプログラミングヒューズを溶断して
いないときにはノード703,707は“L"、ノード704,708は
“H"になり、また溶断したときはその逆になる。いまア
ドレスヒューズラッチ701,705のプログラミングヒュー
ズがともに溶断されているときにはノード703と707とは
“H"、ノード704と708とは“L"なので、トランジスタ71
0〜713及び703,732,721,723が導通し、Y4i（ｉ＝0,1,2,
3）の信号714が出力ノード709に伝達される。同様にし
てアドレスヒューズラッチ705のプラグラミングヒュー
ズのみを溶断すればY4i+1,701のみであればY4i+2、両方
のプログラミングヒューズを溶断しないとするとY4i+3
の信号が出力ノード709に伝達される。 〔発明が解決しようとする問題点〕 従来の冗長メモリセルを有する半導体記憶装置は以上
のように構成されているので、パターンレイアウト上不
利なヒューズラッチやトランスファゲートが多数必要と
なり、特に冗長デコーダの数が増すと、チップサイズが
大きくなるという問題点があった。 この発明は上記のような問題点を解消するためになさ
れたもので、冗長メモリセルを有するメモリ装置におい
て、チップサイズの増大を最小限に抑えることのできる
半導体記憶装置を得ることを目的とする。 〔問題点を解決するための手段〕 この発明に係る半導体記憶装置は、複数の正規のメモ
リセルと、少なくとも１個の冗長メモリセルとを備え、
前記複数の正規のメモリセル中に不良のメモリセルがあ
る場合、該不良メモリセルへのアクセスを禁止しかつ当
該不良メモリセルを前記冗長メモリセルで置換できるよ
うに構成された半導体記憶装置において、入力されるア
ドレス信号をデコードする正規のデコーダと、前記アド
レス信号のうち前記不良メモリセルに対応する複数のア
ドレス信号のなかから１つのアドレス信号を選択する複
数のアドレスセレクタ、および前記アドレスセレクタに
より選択されたアドレス信号をデコードするための冗長
メモリセル用の冗長デコーダ本体からなる冗長デコーダ
とを備え、前記アドレスセレクタは、複数のバッファ回
路とただ一つの出力端子を含み、それぞれのバッファ回
路と出力端子間はそれぞれプログラム素子によって接続
され、バッファ回路はプログラム素子を適宜溶断して、
該冗長回路を使用状態にしたときはその入力信号に対応
して常に“L"または“H"の２値の信号が出力されるよう
に構成されており、かつ、バッファ回路は制御信号を制
御することにより、該冗長回路が使用される前の状態で
あっても、バッファ回路の出力同士の信号の衝突を防ぐ
とともに本アドレスセレクタの出力端子を“L"または
“H"の２値のいずれかに保つ手段を有するように構成し
たものである。 〔作用〕 この発明においては、冗長デコーダのアドレスセレク
タは、アドレス信号を受けるバッファ回路とその出力ノ
ードに接続されたプログラミングヒューズにより構成さ
れており、アドレスセレクタ内のアドレスヒューズラッ
チが除去されているから、冗長デコーダの面積が小さく
なり、ひいてはチップ面積が小さくなる。 〔実施例〕 以下、この発明の一実施例を図について説明する。 第１図は本発明の一実施例による半導体メモリ装置に
設けられた冗長デコーダのアドレスセレクタの回路で、
図において、101〜103,111〜113,121〜123,131〜133は
バッファ回路301,311,321,331を構成するトランジス
タ、104,114,124,134はレーザ等で溶断されるプログラ
ミングヒューズ、141は冗長デコーダの使用／不使用を
示すSDE（Ｓpare Ｄecoder Ｅnable）信号である。 第２図は冗長デコーダの全体構成を示す図で、201は
冗長デコーダ本体、202〜205は第１図に示したものと同
様のアドレスセレクタ、502は従来例のものと同様のヒ
ューズラッチであり、上記SDE信号を出力するものであ
る。 次に動作について説明する。まずアドレス信号Yn（ｎ
＝０〜15）はアクティブ“H"、即ち選択されたアドレス
信号のみが“H"になり、他のアドレス信号は“L"、また
スタンバイ状態では全アドレス信号が“L"であるとす
る。まず該冗長デコーダが未使用のとき、即ちヒューズ
ラッチ502のプログラミングヒューズが溶断されていな
いときはSDE信号は“L"であり、トランジスタ103,113,1
23,133は非導通状態にある。従ってY4i〜Y4i+3のアドレ
ス信号のうち１つが“H"レベルになってもそのアドレス
信号に関するバッファの出力は“L"になりえず、また他
の３つのアドレス信号は“L"なので、それに関するバッ
ファのＰチャネルトランジスタ、即ち101,111,121,131
のうちの３つが導通し、また本記憶装置がスタンバイ状
態では101,111,121,131の４つのトランジスタが全て導
通しているので、出力ノード140は常に“H"になる。即
ちアドレスセレクタ202〜205の出力206〜209全てが常に
“H"なのでデコーダ201の出力は常に“L"、即ち非選択
になる。 次にプログラミングヒューズ104,114,124,134のうち
３本，及びヒューズラッチのプログラミングヒューズを
溶断すると、SDE信号141は“H"になるのでバッファの出
力ノード142〜145はそれぞれアドレス信号Y4i〜Y4i+3の
反転データとなるが、このうちプログラミングヒューズ
を溶断したノードのデータは出力ノード140に伝達され
ず、結局プログラミングヒューズを溶断しなかった系の
アドレス信号の反転データが出力ノード140に現れる。
従ってアドレスセレクタの出力206〜209にはそれぞれY0
〜Y3,Y4〜Y7,Y8〜Y11,Y12〜Y15のうち各々１つのアドレ
ス信号の反転データが現れ、デコーダ201はその状態に
従って選択／非選択状態となる。 なお、該冗長デコーダが特定アドレスブロックの不良
メモリセルのみを置換し得る構成になっている場合には
アドレスブロックのデコーダにヒューズラッチの出力も
加え、そのデコーダ出力をSDE信号としても良い。第３
図（ａ）は冗長デコーダがRA8＝“1"のブロックのいず
れかしか置換できない構成の場合の例である。但しRA8
とはロウアドレスのA8のことである。 また上記実施例ではバッファ回路は第３図（ｂ）〜第
３図（ｄ）のような形でもよく、またｎチャネルトラン
ジスタのみ、あるいはＰチャネルトランジスタのみで構
成してもよい。 また、上記実施例ではダイナミックRAMのコラムデコ
ーダについて説明したが、ダイナミックRAMのロウデコ
ーダやスタティックRAMのデコーダにも勿論適用でき
る。 〔発明の効果〕 以上のように、この発明に係る半導体記憶装置によれ
ば、複数の正規のメモリセルと、少なくとも１個の冗長
メモリセルとを備え、前記複数の正規のメモリセル中に
不良のメモリセルがある場合、該不良メモリセルへのア
クセスを禁止しかつ当該不良メモリセルを前記冗長メモ
リセルで置換できるように構成された半導体記憶装置に
おいて、入力されるアドレス信号をデコードする正規の
デコーダと、前記アドレス信号のうち前記不良メモリセ
ルに対応する複数のアドレス信号のなかから１つのアド
レス信号を選択する複数のアドレスセレクタ、および前
記アドレスセレクタにより選択されたアドレス信号をデ
コードするための冗長メモリセル用の冗長デコーダ本体
からなる冗長デコーダとを備え、前記アドレスセレクタ
は、複数のバッファ回路とただ一つの出力端子を含み、
それぞれのバッファ回路と出力端子間はそれぞれプログ
ラム素子によって接続され、バッファ回路はプログラム
素子を適宜溶断して、該冗長回路を使用状態にしたとき
はその入力信号に対応して常に“L"または“H"の２値の
信号が出力されるように構成されており、かつ、バッフ
ァ回路は制御信号を制御することにより、該冗長回路が
使用される前の状態であっても、バッファ回路の出力同
士の信号の衝突を防ぐとともに本アドレスセレクタの出
力端子を“L"または“H"の２値のいずれかに保つ手段を
有するものとしたので、冗長メモリセルを有する半導体
記憶装置においてチップサイズの増大を最小限に抑える
ことができる効果がある。
に関し、特にその冗長デコーダの構成に関するものであ
る。 〔従来の技術〕 第４図は1MビットダイナミックRAMの正規のコラムデ
コーダの一例であり、図中、401はコラムデコーダ本体
である。 第５図はこのコラムデコーダと組み合わせて使い得る
冗長コラムデコーダの一例で、図において、501は冗長
コラムデコーダ本体、502は冗長デコーダの使用／不使
用を決定するためのヒューズラッチ、503〜506は冗長コ
ラムデコーダ501に入力するアドレスを決定するアドレ
スセレクタである。 第６図はヒューズラッチの回路の一構成例で、601は
レーザ等によって溶断されるプログラミングヒューズ、
603〜605はリンクが溶断されているか否かの情報をラッ
チするラッチ回路本体502aを構成するトランジスタであ
る。 また第７図はアドレスセレクタの回路の一構成例で、
701,705はアドレスを決定するアドレスヒューズラッ
チ、702,706はアドレスヒューズラッチ701,705の出力を
反転させるインバータ、710〜713,720〜723,730〜733,7
40〜743はそれぞれトランスファゲートである。 次に動作について説明する。第４図の正規のデコーダ
にはコラムアドレスバッファの出力CA1,▲▼,C
A2,▲▼，…,CA8,▲▼をプリデコードした
信号Y0〜Y3,Y4〜Y7,Y8〜Y11,Y12〜Y15のうちから１本づ
つ、計４本のアドレス信号が入力され、４本のアドレス
信号が全てアクティブなレベルになるデコーダが選択さ
れる。尚、このようなアドレスのプリデコードはデコー
ダの簡単化の為にCMOSメモリではよく用いられる方法で
ある。 一方冗長デコーダは第５図のように構成されており、
デコーダ本体501への入力は507〜511の５本であって、
このうち507はヒューズラッチ502に内蔵されレーザ等で
溶断されるプログラミングヒューズが溶断されていると
きにのみアクティブレベルとなる信号であり、508〜511
はそれぞれアドレスセレクタ503〜506に内蔵されたプロ
グラミングヒューズの状態によりY0〜Y3,Y4〜Y7,Y8〜Y
11,Y12〜Y15の各々１つのアドレス信号を伝達する信号
線である。 ヒューズラッチ502の回路は例えば第６図に示す通り
であって、プログラミングヒューズ601が溶断されてい
ないときにはその電気抵抗は抵抗素子602に比べてはる
かに小さくノード606は“H"レベルとなるので、トラン
ジスタ604,605で構成されたインバータを介したヒュー
ズラッチの出力ノード607は“L"レベルになり、プログ
ラミングヒューズ601を溶断すると、ノード606は“L"レ
ベル，ノード607は“H"レベル、即ちアクティブレベル
になる。ここでトランジスタ603はプログラミングヒュ
ーズ601を溶断したときのノード606の浮き上がり防止用
のものである。 またアドレスセレクタの回路は第７図に示す通りであ
り、アドレスヒューズラッチ701,705は第６図の回路と
同じもので、内蔵のプログラミングヒューズを溶断して
いないときにはノード703,707は“L"、ノード704,708は
“H"になり、また溶断したときはその逆になる。いまア
ドレスヒューズラッチ701,705のプログラミングヒュー
ズがともに溶断されているときにはノード703と707とは
“H"、ノード704と708とは“L"なので、トランジスタ71
0〜713及び703,732,721,723が導通し、Y4i（ｉ＝0,1,2,
3）の信号714が出力ノード709に伝達される。同様にし
てアドレスヒューズラッチ705のプラグラミングヒュー
ズのみを溶断すればY4i+1,701のみであればY4i+2、両方
のプログラミングヒューズを溶断しないとするとY4i+3
の信号が出力ノード709に伝達される。 〔発明が解決しようとする問題点〕 従来の冗長メモリセルを有する半導体記憶装置は以上
のように構成されているので、パターンレイアウト上不
利なヒューズラッチやトランスファゲートが多数必要と
なり、特に冗長デコーダの数が増すと、チップサイズが
大きくなるという問題点があった。 この発明は上記のような問題点を解消するためになさ
れたもので、冗長メモリセルを有するメモリ装置におい
て、チップサイズの増大を最小限に抑えることのできる
半導体記憶装置を得ることを目的とする。 〔問題点を解決するための手段〕 この発明に係る半導体記憶装置は、複数の正規のメモ
リセルと、少なくとも１個の冗長メモリセルとを備え、
前記複数の正規のメモリセル中に不良のメモリセルがあ
る場合、該不良メモリセルへのアクセスを禁止しかつ当
該不良メモリセルを前記冗長メモリセルで置換できるよ
うに構成された半導体記憶装置において、入力されるア
ドレス信号をデコードする正規のデコーダと、前記アド
レス信号のうち前記不良メモリセルに対応する複数のア
ドレス信号のなかから１つのアドレス信号を選択する複
数のアドレスセレクタ、および前記アドレスセレクタに
より選択されたアドレス信号をデコードするための冗長
メモリセル用の冗長デコーダ本体からなる冗長デコーダ
とを備え、前記アドレスセレクタは、複数のバッファ回
路とただ一つの出力端子を含み、それぞれのバッファ回
路と出力端子間はそれぞれプログラム素子によって接続
され、バッファ回路はプログラム素子を適宜溶断して、
該冗長回路を使用状態にしたときはその入力信号に対応
して常に“L"または“H"の２値の信号が出力されるよう
に構成されており、かつ、バッファ回路は制御信号を制
御することにより、該冗長回路が使用される前の状態で
あっても、バッファ回路の出力同士の信号の衝突を防ぐ
とともに本アドレスセレクタの出力端子を“L"または
“H"の２値のいずれかに保つ手段を有するように構成し
たものである。 〔作用〕 この発明においては、冗長デコーダのアドレスセレク
タは、アドレス信号を受けるバッファ回路とその出力ノ
ードに接続されたプログラミングヒューズにより構成さ
れており、アドレスセレクタ内のアドレスヒューズラッ
チが除去されているから、冗長デコーダの面積が小さく
なり、ひいてはチップ面積が小さくなる。 〔実施例〕 以下、この発明の一実施例を図について説明する。 第１図は本発明の一実施例による半導体メモリ装置に
設けられた冗長デコーダのアドレスセレクタの回路で、
図において、101〜103,111〜113,121〜123,131〜133は
バッファ回路301,311,321,331を構成するトランジス
タ、104,114,124,134はレーザ等で溶断されるプログラ
ミングヒューズ、141は冗長デコーダの使用／不使用を
示すSDE（Ｓpare Ｄecoder Ｅnable）信号である。 第２図は冗長デコーダの全体構成を示す図で、201は
冗長デコーダ本体、202〜205は第１図に示したものと同
様のアドレスセレクタ、502は従来例のものと同様のヒ
ューズラッチであり、上記SDE信号を出力するものであ
る。 次に動作について説明する。まずアドレス信号Yn（ｎ
＝０〜15）はアクティブ“H"、即ち選択されたアドレス
信号のみが“H"になり、他のアドレス信号は“L"、また
スタンバイ状態では全アドレス信号が“L"であるとす
る。まず該冗長デコーダが未使用のとき、即ちヒューズ
ラッチ502のプログラミングヒューズが溶断されていな
いときはSDE信号は“L"であり、トランジスタ103,113,1
23,133は非導通状態にある。従ってY4i〜Y4i+3のアドレ
ス信号のうち１つが“H"レベルになってもそのアドレス
信号に関するバッファの出力は“L"になりえず、また他
の３つのアドレス信号は“L"なので、それに関するバッ
ファのＰチャネルトランジスタ、即ち101,111,121,131
のうちの３つが導通し、また本記憶装置がスタンバイ状
態では101,111,121,131の４つのトランジスタが全て導
通しているので、出力ノード140は常に“H"になる。即
ちアドレスセレクタ202〜205の出力206〜209全てが常に
“H"なのでデコーダ201の出力は常に“L"、即ち非選択
になる。 次にプログラミングヒューズ104,114,124,134のうち
３本，及びヒューズラッチのプログラミングヒューズを
溶断すると、SDE信号141は“H"になるのでバッファの出
力ノード142〜145はそれぞれアドレス信号Y4i〜Y4i+3の
反転データとなるが、このうちプログラミングヒューズ
を溶断したノードのデータは出力ノード140に伝達され
ず、結局プログラミングヒューズを溶断しなかった系の
アドレス信号の反転データが出力ノード140に現れる。
従ってアドレスセレクタの出力206〜209にはそれぞれY0
〜Y3,Y4〜Y7,Y8〜Y11,Y12〜Y15のうち各々１つのアドレ
ス信号の反転データが現れ、デコーダ201はその状態に
従って選択／非選択状態となる。 なお、該冗長デコーダが特定アドレスブロックの不良
メモリセルのみを置換し得る構成になっている場合には
アドレスブロックのデコーダにヒューズラッチの出力も
加え、そのデコーダ出力をSDE信号としても良い。第３
図（ａ）は冗長デコーダがRA8＝“1"のブロックのいず
れかしか置換できない構成の場合の例である。但しRA8
とはロウアドレスのA8のことである。 また上記実施例ではバッファ回路は第３図（ｂ）〜第
３図（ｄ）のような形でもよく、またｎチャネルトラン
ジスタのみ、あるいはＰチャネルトランジスタのみで構
成してもよい。 また、上記実施例ではダイナミックRAMのコラムデコ
ーダについて説明したが、ダイナミックRAMのロウデコ
ーダやスタティックRAMのデコーダにも勿論適用でき
る。 〔発明の効果〕 以上のように、この発明に係る半導体記憶装置によれ
ば、複数の正規のメモリセルと、少なくとも１個の冗長
メモリセルとを備え、前記複数の正規のメモリセル中に
不良のメモリセルがある場合、該不良メモリセルへのア
クセスを禁止しかつ当該不良メモリセルを前記冗長メモ
リセルで置換できるように構成された半導体記憶装置に
おいて、入力されるアドレス信号をデコードする正規の
デコーダと、前記アドレス信号のうち前記不良メモリセ
ルに対応する複数のアドレス信号のなかから１つのアド
レス信号を選択する複数のアドレスセレクタ、および前
記アドレスセレクタにより選択されたアドレス信号をデ
コードするための冗長メモリセル用の冗長デコーダ本体
からなる冗長デコーダとを備え、前記アドレスセレクタ
は、複数のバッファ回路とただ一つの出力端子を含み、
それぞれのバッファ回路と出力端子間はそれぞれプログ
ラム素子によって接続され、バッファ回路はプログラム
素子を適宜溶断して、該冗長回路を使用状態にしたとき
はその入力信号に対応して常に“L"または“H"の２値の
信号が出力されるように構成されており、かつ、バッフ
ァ回路は制御信号を制御することにより、該冗長回路が
使用される前の状態であっても、バッファ回路の出力同
士の信号の衝突を防ぐとともに本アドレスセレクタの出
力端子を“L"または“H"の２値のいずれかに保つ手段を
有するものとしたので、冗長メモリセルを有する半導体
記憶装置においてチップサイズの増大を最小限に抑える
ことができる効果がある。
【図面の簡単な説明】
第１図は本発明の一実施例による半導体記憶装置の冗長
デコーダのアドレスセレクタの回路図、第２図は本発明
の一実施例による半導体記憶装置の冗長デコーダの構成
図、第３図（ａ）〜第３図（ｆ）は本発明の他の実施例
を示す図、第４図は正規のデコーダを示す図、第５図は
従来の冗長デコーダの構成図、第６図はヒューズラッチ
回路の回路図、第７図は従来のアドレスセレクタの回路
図である。 図において、301,311,321,331はバッファ回路、101,11
1,121,131はＰチャネルトランジスタ、102,103,112,11
3,122,123,132,133はＮチャネルトランジスタ、104,11
4,124,134はプログラミングヒューズである。
デコーダのアドレスセレクタの回路図、第２図は本発明
の一実施例による半導体記憶装置の冗長デコーダの構成
図、第３図（ａ）〜第３図（ｆ）は本発明の他の実施例
を示す図、第４図は正規のデコーダを示す図、第５図は
従来の冗長デコーダの構成図、第６図はヒューズラッチ
回路の回路図、第７図は従来のアドレスセレクタの回路
図である。 図において、301,311,321,331はバッファ回路、101,11
1,121,131はＰチャネルトランジスタ、102,103,112,11
3,122,123,132,133はＮチャネルトランジスタ、104,11
4,124,134はプログラミングヒューズである。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 宮武 秀司
伊丹市瑞原４丁目１番地 三菱電機株式
会社エル・エス・アイ研究所内
(72)発明者 日高 秀人
伊丹市瑞原４丁目１番地 三菱電機株式
会社エル・エス・アイ研究所内
(72)発明者 小西 康弘
伊丹市瑞原４丁目１番地 三菱電機株式
会社エル・エス・アイ研究所内
(72)発明者 山▲崎▼ 宏之
伊丹市瑞原４丁目１番地 三菱電機株式
会社エル・エス・アイ研究所内
(72)発明者 池田 勇人
伊丹市瑞原４丁目１番地 三菱電機株式
会社エル・エス・アイ研究所内
(72)発明者 塚本 和宏
伊丹市瑞原４丁目１番地 三菱電機株式
会社北伊丹製作所内
(72)発明者 下田 正喜
伊丹市瑞原４丁目１番地 三菱電機株式
会社北伊丹製作所内
(56)参考文献 特開 昭59−151398（ＪＰ，Ａ)
特開 昭62−65300（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．複数の正規のメモリセルと、 少なくとも１個の冗長メモリセルとを備え、 前記複数の正規のメモリセル中に不良のメモリセルがあ
る場合、該不良メモリセルへのアクセスを禁止しかつ当
該不良メモリセルを前記冗長メモリセルで置換できるよ
うに構成された半導体記憶装置において、 入力されるアドレス信号をデコードする正規のデコーダ
と、 前記アドレス信号のうち前記不良メモリセルに対応する
複数のアドレス信号のなかから１つのアドレス信号を選
択する複数のアドレスセレクタ、 および前記アドレスセレクタにより選択されたアドレス
信号をデコードするための冗長メモリセル用の冗長デコ
ーダ本体からなる冗長デコーダとを備え、 前記アドレスセレクタは、 複数のバッファ回路とただ一つの出力端子を含み、 それぞれのバッファ回路と出力端子間はそれぞれプログ
ラム素子によって接続され、 バッファ回路はプログラム素子を適宜溶断して、該冗長
回路を使用状態にしたときはその入力信号に対応して常
に“L"または“H"の２値の信号が出力されるように構成
されており、 かつ、バッファ回路は制御信号を制御することにより、
該冗長回路が使用される前の状態であっても、バッファ
回路の出力同士の信号の衝突を防ぐとともに本アドレス
セレクタの出力端子を“L"または“H"の２値のいずれか
に保つ手段を有するものであることを特徴とする半導体
記憶装置。 ２．前記バッファ回路に入力されるアドレス信号は、 プリデコードされたアドレス信号であることを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置。 ３．前記バッファ回路は、 CMOS回路からなるものであることを特徴とする特許請求
の範囲第１項記載の半導体記憶装置。 ４．前記バッファ回路は、 前記冗長デコーダが未使用の際には常に該冗長デコーダ
が非選択となるレベルを出力するものであることを特徴
とする特許請求の範囲第１項記載の半導体記憶装置。 ５．前記バッファ回路は、 前記冗長デコーダが未使用であるか，または本半導体記
憶装置への入力アドレスが該冗長デコーダにより置換さ
れないブロックのアドレスである場合には常に該冗長デ
コーダが非選択となるレベルを出力するものであること
を特徴とする特許請求の範囲第１項記載の半導体記憶装
置。 ６．前記バッファ回路は、 ドレインが電源に接続されゲートが前記アドレス信号に
接続された第１のトランジスタと、 ドレインが前記第１のトランジスタのソースに接続され
ゲートが前記アドレス信号に接続された第２のトランジ
スタと、 ドレインが前記第２のトランジスタのソースに接続され
ソースが接地された第３のトランジスタとからなり、 該バッファ回路の出力点は第１のトランジスタのソース
と第２のトランジスタのドレインとの接続点であり、 前記第３のトランジスタのゲートには該冗長デコーダ使
用時には該トランジスタが導通し未使用時には導通しな
いような信号が入力されるように構成されていることを
特徴とする特許請求の範囲第１項ないし第５項のいずれ
かに記載の半導体記憶装置。 ７．前記バッファ回路は、 ソースが接地されゲートが前記アドレス信号に接続され
た第１のトランジスタと、 ソースが前記第１のトランジスタのドレインに接続され
ゲートが前記アドレス信号に接続された第２のトランジ
スタと、 ソースが前記第２のトランジスタのドレインに接続され
ドレインが電源に接続された第３のトランジスタとから
なり、 該バッファ回路の出力点は前記第２のトランジスタのド
レインと第３のトランジスタのソースとの接続点であ
り、 前記第３のトランジスタのゲートには該冗長デコーダ使
用時には該トランジスタが導通し、未使用時には導通し
ないような信号が入力されるように構成されていること
を特徴とする特許請求の範囲第１項ないし第５項のいず
れかに記載の半導体記憶装置。 ８．前記バッファ回路は、 ドレインが電源に接続されゲートが前記アドレス信号に
接続された第１のトランジスタと、 ソースが接地されゲートが前記アドレス信号に接続され
た第２のトランジスタと、 ドレインが前記第１のトランジスタのソースに接続され
ソースが前記第２のトランジスタのドレインに接続され
た第３のトランジスタとからなり、 該バッファ回路の出力点は前記第１のトランジスタのソ
ースと第２のトランジスタのドレインとの接続点であ
り、 前記第３のトランジスタのゲートには該冗長デコーダ使
用時には該トランジスタが導通し未使用時には導通しな
いような信号が入力されるように構成されていることを
特徴とする特許請求の範囲第１項ないし第５項のいずれ
かに記載の半導体記憶装置。 ９．前記バッファ回路は、 ドレインが電源に接続されゲートが前記アドレス信号に
接続された第１のトランジスタと、 ドレインが前記第１のトランジスタのソースに接続され
ゲートが前記アドレス信号に接続された第２のトランジ
スタと、 ドレインが前記第２のトランジスタのソースに接続され
ソースが接地された第３のトランジスタとからなり、 該バッファ回路の出力点は第２のトランジスタのソース
と第３のトランジスタのドレインとの接続点であり、 前記第３のトランジスタのゲートには該冗長デコーダ使
用時には該トランジスタが導通し未使用時には導通しな
いような信号が入力されるように構成されていることを
特徴とする特許請求の範囲第１項ないし第５項のいずれ
かに記載の半導体記憶装置。 １０．前記バッファ回路は、 ソースが接地されゲートが前記アドレス信号に接続され
た第１のトランジスタと、 ソースが前記第１のトランジスタのドレインに接続され
ゲートが前記アドレス信号に接続された第２のトランジ
スタと、 ソースが前記第２のトランジスタのドレインに接続され
ドレインが電源に接続された第３のトランジスタとから
なり、 該バッファ回路の出力点は第１のトランジスタのドレイ
ンと第２のトランジスタのドレインとの接続点であり、 前記第３のトランジスタのゲートには該冗長デコーダ使
用時には該トランジスタが導通し未使用時には導通しな
いような信号が入力されるように構成されていることを
特徴とする特許請求の範囲第１項ないし第５項のいずれ
かに記載の半導体記憶装置。 １１．前記バッファ回路は、 ドレインが電源に接続されゲートが前記アドレス信号に
接続された第１のトランジスタと、 ソースが接地されゲートが前記アドレス信号に接続され
た第２のトランジスタと、 ドレインが前記第１のトランジスタのソースに接続され
ソースが前記第２のトランジスタのドレインに接続され
た第３のトランジスタとからなり、 該バッファ回路の出力点は第２のトランジスタのドレイ
ンと第３のトランジスタのソースとの接続点であり、 前記第３のトランジスタのゲートには冗長デコーダ使用
時には該トランジスタが導通し未使用時には導通しない
ような信号が入力されるように構成されていることを特
徴とする特許請求の範囲第１項ないし第５項のいずれか
に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284848A JP2695411B2 (ja) | 1986-11-29 | 1986-11-29 | 半導体記憶装置 |
| US07/126,349 US4837747A (en) | 1986-11-29 | 1987-11-30 | Redundary circuit with a spare main decoder responsive to an address of a defective cell in a selected cell block |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61284848A JP2695411B2 (ja) | 1986-11-29 | 1986-11-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63138599A JPS63138599A (ja) | 1988-06-10 |
| JP2695411B2 true JP2695411B2 (ja) | 1997-12-24 |
Family
ID=17683809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61284848A Expired - Lifetime JP2695411B2 (ja) | 1986-11-29 | 1986-11-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2695411B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8701085A (nl) * | 1987-05-08 | 1988-12-01 | Philips Nv | Geheugen met redundante geheugenruimte. |
| JPH0283898A (ja) * | 1988-09-20 | 1990-03-23 | Fujitsu Ltd | 半導体メモリ装置 |
| JPH02161698A (ja) * | 1988-12-13 | 1990-06-21 | Oki Electric Ind Co Ltd | 半導体記憶装置の冗長回路 |
| JP2950276B2 (ja) * | 1997-02-21 | 1999-09-20 | 日本電気株式会社 | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151398A (ja) * | 1983-02-17 | 1984-08-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6265300A (ja) * | 1985-09-18 | 1987-03-24 | Toshiba Corp | 半導体記憶装置 |
-
1986
- 1986-11-29 JP JP61284848A patent/JP2695411B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63138599A (ja) | 1988-06-10 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |