JP2950276B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2950276B2 JP2950276B2 JP9037407A JP3740797A JP2950276B2 JP 2950276 B2 JP2950276 B2 JP 2950276B2 JP 9037407 A JP9037407 A JP 9037407A JP 3740797 A JP3740797 A JP 3740797A JP 2950276 B2 JP2950276 B2 JP 2950276B2
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- column
- signal
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、複数のアドレス列に同時にデータを書き込
む機能（以下、ブロックライト機能と称する）を具備す
るメモリの列冗長判定を行う回路を有する半導体記憶装
置に関する。
関し、特に、複数のアドレス列に同時にデータを書き込
む機能（以下、ブロックライト機能と称する）を具備す
るメモリの列冗長判定を行う回路を有する半導体記憶装
置に関する。
【０００２】
【従来の技術】図３は、従来の半導体記憶装置内に設け
られている冗長判定回路の一構成例を示す図であり、８
カラムのブロックライト機能を有する冗長判定回路を示
している。
られている冗長判定回路の一構成例を示す図であり、８
カラムのブロックライト機能を有する冗長判定回路を示
している。
【０００３】本従来例における冗長判定回路は図３に示
すように、メモリセルアレイ（不図示）内の複数の列ア
ドレスの下位ビットのカラムアドレス信号Ａ０Ｔ〜Ａ２
Ｔ，Ａ０Ｎ〜Ａ２Ｎが入力され、第１の判定信号である
冗長判定信号１を生成する第１の判定回路である下位ビ
ット判定回路５１と、下位ビット判定回路５１から冗長
判定信号１を取り出すためのＰｃｈＭＯＳトランジスタ
Ｔｒ４０と、冗長部（不図示）に対応して置換される列
アドレスにデータを書き込むか否かのカラムマスク信号
ＣＭ０〜ＣＭ７が入力され、第２の判定信号であるカラ
ムマスク判定信号２を生成する第２の判定回路であるカ
ラムマスク判定回路１５２と、カラムマスク判定回路１
５２からカラムマスク判定信号２を取り出すためのＰｃ
ｈＭＯＳトランジスタＴｒ４１と、メモリセルアレイ内
の列アドレスの上位ビットのカラムアドレス信号Ａ３Ｔ
〜Ａ７Ｔがゲートに入力されるＮｃｈＭＯＳトランジス
タＴｒ１６〜Ｔｒ２５と、ＮｃｈＭＯＳトランジスタＴ
ｒ１６〜Ｔｒ２５とそれぞれ直列に接続されているヒュ
ーズ１６〜２５と、外部から入力されるブロックライト
判定信号３とカラムマスク判定回路５２から出力される
カラムマスク判定信号２との論理和を反転させて出力す
るＮＯＲゲート８０と、ＮＯＲゲート８０から出力され
た信号がゲートに入力され、下位ビット判定回路５１か
ら出力された信号との論理和を出力するＮｃｈＭＯＳト
ランジスタＴｒ８とから構成されている。ここで、下位
ビット判定回路５１には、メモリセルアレイ内の複数の
列アドレスの下位ビットのカラムアドレス信号Ａ０Ｔ〜
Ａ２Ｔ，Ａ０Ｎ〜Ａ２Ｎがそれぞれゲートに入力される
ＮｃｈＭＯＳトランジスタＴｒ１０〜Ｔｒ１５と、Ｎｃ
ｈＭＯＳトランジスタＴｒ１０〜Ｔｒ１５とそれぞれ直
列に接続されているヒューズ１０〜１５とが設けられて
おり、また、カラムマスク判定回路１５２には、カラム
マスク信号ＣＭ０〜ＣＭ７がそれぞれゲートに入力され
るＮｃｈＭＯＳトランジスタＴｒ３０〜Ｔｒ３７と、Ｎ
ｃｈＭＯＳトランジスタＴｒ３０〜Ｔｒ３７とそれぞれ
直列に接続されているヒューズ３０〜３７とが設けられ
ている。なお、ＮｃｈＭＯＳトランジスタＴｒ１０〜Ｔ
ｒ１５においては、ヒューズ１０〜１５を介して下位ビ
ット判定回路５１の出力端子に接続され、ヒューズ１０
〜１５が接続されていない側は接地されている。また、
ＮｃｈＭＯＳトランジスタＴｒ３０〜Ｔｒ３７において
は、ヒューズ３０〜３７を介してカラムマスク判定回路
１５２の出力端子に接続され、ヒューズ３０〜３７が接
続されていない側は接地されている。
すように、メモリセルアレイ（不図示）内の複数の列ア
ドレスの下位ビットのカラムアドレス信号Ａ０Ｔ〜Ａ２
Ｔ，Ａ０Ｎ〜Ａ２Ｎが入力され、第１の判定信号である
冗長判定信号１を生成する第１の判定回路である下位ビ
ット判定回路５１と、下位ビット判定回路５１から冗長
判定信号１を取り出すためのＰｃｈＭＯＳトランジスタ
Ｔｒ４０と、冗長部（不図示）に対応して置換される列
アドレスにデータを書き込むか否かのカラムマスク信号
ＣＭ０〜ＣＭ７が入力され、第２の判定信号であるカラ
ムマスク判定信号２を生成する第２の判定回路であるカ
ラムマスク判定回路１５２と、カラムマスク判定回路１
５２からカラムマスク判定信号２を取り出すためのＰｃ
ｈＭＯＳトランジスタＴｒ４１と、メモリセルアレイ内
の列アドレスの上位ビットのカラムアドレス信号Ａ３Ｔ
〜Ａ７Ｔがゲートに入力されるＮｃｈＭＯＳトランジス
タＴｒ１６〜Ｔｒ２５と、ＮｃｈＭＯＳトランジスタＴ
ｒ１６〜Ｔｒ２５とそれぞれ直列に接続されているヒュ
ーズ１６〜２５と、外部から入力されるブロックライト
判定信号３とカラムマスク判定回路５２から出力される
カラムマスク判定信号２との論理和を反転させて出力す
るＮＯＲゲート８０と、ＮＯＲゲート８０から出力され
た信号がゲートに入力され、下位ビット判定回路５１か
ら出力された信号との論理和を出力するＮｃｈＭＯＳト
ランジスタＴｒ８とから構成されている。ここで、下位
ビット判定回路５１には、メモリセルアレイ内の複数の
列アドレスの下位ビットのカラムアドレス信号Ａ０Ｔ〜
Ａ２Ｔ，Ａ０Ｎ〜Ａ２Ｎがそれぞれゲートに入力される
ＮｃｈＭＯＳトランジスタＴｒ１０〜Ｔｒ１５と、Ｎｃ
ｈＭＯＳトランジスタＴｒ１０〜Ｔｒ１５とそれぞれ直
列に接続されているヒューズ１０〜１５とが設けられて
おり、また、カラムマスク判定回路１５２には、カラム
マスク信号ＣＭ０〜ＣＭ７がそれぞれゲートに入力され
るＮｃｈＭＯＳトランジスタＴｒ３０〜Ｔｒ３７と、Ｎ
ｃｈＭＯＳトランジスタＴｒ３０〜Ｔｒ３７とそれぞれ
直列に接続されているヒューズ３０〜３７とが設けられ
ている。なお、ＮｃｈＭＯＳトランジスタＴｒ１０〜Ｔ
ｒ１５においては、ヒューズ１０〜１５を介して下位ビ
ット判定回路５１の出力端子に接続され、ヒューズ１０
〜１５が接続されていない側は接地されている。また、
ＮｃｈＭＯＳトランジスタＴｒ３０〜Ｔｒ３７において
は、ヒューズ３０〜３７を介してカラムマスク判定回路
１５２の出力端子に接続され、ヒューズ３０〜３７が接
続されていない側は接地されている。
【０００４】以下に、上記のように構成された冗長判定
回路の動作について説明する。
回路の動作について説明する。
【０００５】冗長判定信号１は、冗長時に“Ｈ”レベル
である。冗長判定信号１が“Ｈ”レベルの場合、通常の
カラムが選択されずに冗長カラムが選択される。
である。冗長判定信号１が“Ｈ”レベルの場合、通常の
カラムが選択されずに冗長カラムが選択される。
【０００６】ここで、ブロックライト機能においては、
カラムアドレスの下位ビット（例えば８カラムブロック
ライトであれば下位３ビット）を無効とすることにより
複数のアドレスに同時にデータを書き込むため、ブロッ
クライト時の冗長判定は、その下位ビットに対応するト
ランジスタを全てＯＦＦ状態に設定し、それにより、下
位ビットを無効にし、下位ビット判定回路５１における
上位ビットのみの判定と、カラムマスク判定回路１５２
における判定との双方により行われる。
カラムアドレスの下位ビット（例えば８カラムブロック
ライトであれば下位３ビット）を無効とすることにより
複数のアドレスに同時にデータを書き込むため、ブロッ
クライト時の冗長判定は、その下位ビットに対応するト
ランジスタを全てＯＦＦ状態に設定し、それにより、下
位ビットを無効にし、下位ビット判定回路５１における
上位ビットのみの判定と、カラムマスク判定回路１５２
における判定との双方により行われる。
【０００７】そのため、下位ビット判定回路５１におい
て、アドレスの下位ビットのカラムアドレス信号Ａ０Ｔ
〜Ａ２Ｔ，Ａ０Ｎ〜Ａ２Ｎは、ブロックライト時に
“Ｌ”レベルに固定され、ＮｃｈＭＯＳトランジスタＴ
ｒ１０〜１５を全てＯＦＦ状態に設定する必要があり、
上位ビットのカラムアドレス信号Ａ３Ｔ〜Ａ７Ｔの構成
に対して正論理、負論理で独立した入力を有する。
て、アドレスの下位ビットのカラムアドレス信号Ａ０Ｔ
〜Ａ２Ｔ，Ａ０Ｎ〜Ａ２Ｎは、ブロックライト時に
“Ｌ”レベルに固定され、ＮｃｈＭＯＳトランジスタＴ
ｒ１０〜１５を全てＯＦＦ状態に設定する必要があり、
上位ビットのカラムアドレス信号Ａ３Ｔ〜Ａ７Ｔの構成
に対して正論理、負論理で独立した入力を有する。
【０００８】また、カラムマスク機能は、従来よりＶｉ
ｄｅｏ ＲＡＭ等で用いられているブロックライト機能
の一部の機能である。ブロックライトでは、同時に複数
のカラムに同一データが書き込まれるが、その全てのカ
ラムアドレスにデータを書き込みたくない場合、１カラ
ム毎に書き込みを行わないことを制御することができ
る。この機能をカラムマスクと呼び、カラムマスク信号
ＣＭ０〜ＣＭ７は、“Ｌ”レベルで指定されたカラムア
ドレスヘの書き込みを行い、“Ｈ”レベルで指定された
マラムアドレスへの書き込みを行わないという制御を行
う。
ｄｅｏ ＲＡＭ等で用いられているブロックライト機能
の一部の機能である。ブロックライトでは、同時に複数
のカラムに同一データが書き込まれるが、その全てのカ
ラムアドレスにデータを書き込みたくない場合、１カラ
ム毎に書き込みを行わないことを制御することができ
る。この機能をカラムマスクと呼び、カラムマスク信号
ＣＭ０〜ＣＭ７は、“Ｌ”レベルで指定されたカラムア
ドレスヘの書き込みを行い、“Ｈ”レベルで指定された
マラムアドレスへの書き込みを行わないという制御を行
う。
【０００９】ブロックライト時以外（通常のライト動作
時）は、ブロックライト判定信号３が“Ｌ”レベルであ
るため、ＮｃｈＭＯＳトランジスタＴｒ８がＯＦＦ状態
となり、それにより、カラムマスク判定回路１５２が無
効となり、通常の冗長判定が行われる。つまり、ヒュー
ズの切断されていないトランジスタが全てＯＦＦ状態の
時のみ、予めプリチャージされた冗長判定信号１が
“Ｈ”レベルに保持され、冗長と判定される。
時）は、ブロックライト判定信号３が“Ｌ”レベルであ
るため、ＮｃｈＭＯＳトランジスタＴｒ８がＯＦＦ状態
となり、それにより、カラムマスク判定回路１５２が無
効となり、通常の冗長判定が行われる。つまり、ヒュー
ズの切断されていないトランジスタが全てＯＦＦ状態の
時のみ、予めプリチャージされた冗長判定信号１が
“Ｈ”レベルに保持され、冗長と判定される。
【００１０】一方、ブロックライト時（ブロックライト
判定信号３が“Ｈ”レベル時）においては、下位ビット
のカラムアドレス信号Ａ０Ｔ〜Ａ２Ｔ，Ａ０Ｎ〜Ａ２Ｎ
を“Ｌ”レベルに固定しておき、カラムマスク判定回路
１５２内のヒューズ３０〜３７のうち冗長のアドレスに
対応するものだけを切断しない構成にする。
判定信号３が“Ｈ”レベル時）においては、下位ビット
のカラムアドレス信号Ａ０Ｔ〜Ａ２Ｔ，Ａ０Ｎ〜Ａ２Ｎ
を“Ｌ”レベルに固定しておき、カラムマスク判定回路
１５２内のヒューズ３０〜３７のうち冗長のアドレスに
対応するものだけを切断しない構成にする。
【００１１】例えば、カラムマスク信号ＣＭ０に対応す
るヒューズ３０のみが切断されず、他のカラムマスク信
号ＣＭ１〜ＣＭ７に対応するヒューズ３１〜３７が全て
切断されているとすると、上位ビットのカラムアドレス
信号Ａ３Ｔ〜Ａ７Ｔの冗長判定において冗長判定信号１
が“Ｈ”レベル（ヒューズの切断されていないトランジ
スタが全てＯＦＦの状態）で、かつ、カラムマスク信号
ＣＭ０が書き込み可（“Ｌ”レベル）のときのみ、カラ
ムマスク判定信号２が“Ｈ”レベルに保持され、ＮＯＲ
ゲート８０の出力が“Ｌ”レベルとなり、それにより、
ＮｃｈＭＯＳトランジスタＴｒ８がＯＦＦ状態となるた
め、冗長判定信号１が“Ｈ”レベルのままとなり、冗長
と判定される。
るヒューズ３０のみが切断されず、他のカラムマスク信
号ＣＭ１〜ＣＭ７に対応するヒューズ３１〜３７が全て
切断されているとすると、上位ビットのカラムアドレス
信号Ａ３Ｔ〜Ａ７Ｔの冗長判定において冗長判定信号１
が“Ｈ”レベル（ヒューズの切断されていないトランジ
スタが全てＯＦＦの状態）で、かつ、カラムマスク信号
ＣＭ０が書き込み可（“Ｌ”レベル）のときのみ、カラ
ムマスク判定信号２が“Ｈ”レベルに保持され、ＮＯＲ
ゲート８０の出力が“Ｌ”レベルとなり、それにより、
ＮｃｈＭＯＳトランジスタＴｒ８がＯＦＦ状態となるた
め、冗長判定信号１が“Ｈ”レベルのままとなり、冗長
と判定される。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
たような従来の冗長判定回路を有する半導体記憶装置に
おいては、ブロックライトを行うカラムの数分ヒューズ
が必要となるため、メモリの容量の増加に伴って、冗長
の置換数を増やす場合や、ブロックライトを行うカラム
数を増やす場合に冗長判定回路の面積が大幅に増加して
しまうという問題点がある。
たような従来の冗長判定回路を有する半導体記憶装置に
おいては、ブロックライトを行うカラムの数分ヒューズ
が必要となるため、メモリの容量の増加に伴って、冗長
の置換数を増やす場合や、ブロックライトを行うカラム
数を増やす場合に冗長判定回路の面積が大幅に増加して
しまうという問題点がある。
【００１３】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、冗長カラム
の置換数を増やす場合や、ブロックライトを行うカラム
数を増やす場合における冗長判定回路の面積の増加率を
低減させることができる半導体記憶装置を提供すること
を目的とする。
する問題点に鑑みてなされたものであって、冗長カラム
の置換数を増やす場合や、ブロックライトを行うカラム
数を増やす場合における冗長判定回路の面積の増加率を
低減させることができる半導体記憶装置を提供すること
を目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に本発明は、メモリセルアレイ内の複数の列アドレス毎
に対応するヒューズ及びトランジスタを具備し、前記複
数の列アドレスの下位ビットにより第１の判定信号を生
成する第１の判定回路と、前記複数の列アドレス毎に対
応するヒューズ及びトランジスタを具備し、前記複数の
列アドレスに同時にデータを書き込む時に置換される列
アドレスにデータを書き込むか否かの第２の判定信号を
生成する第２の判定回路とを有し、前記第１の判定信号
と前記第２の判定信号とにより冗長判定を行う冗長判定
回路を備える半導体記憶装置において、前記第２の判定
回路は、前記複数の列アドレスの上位ビットと下位ビッ
トとを１組とし該１組に対して１つのヒューズ及びトラ
ンジスタが設けられており、上位ビットあるいは下位ビ
ットのいずれか一方を選択するセレクト回路を具備する
ことを特徴とする。
に本発明は、メモリセルアレイ内の複数の列アドレス毎
に対応するヒューズ及びトランジスタを具備し、前記複
数の列アドレスの下位ビットにより第１の判定信号を生
成する第１の判定回路と、前記複数の列アドレス毎に対
応するヒューズ及びトランジスタを具備し、前記複数の
列アドレスに同時にデータを書き込む時に置換される列
アドレスにデータを書き込むか否かの第２の判定信号を
生成する第２の判定回路とを有し、前記第１の判定信号
と前記第２の判定信号とにより冗長判定を行う冗長判定
回路を備える半導体記憶装置において、前記第２の判定
回路は、前記複数の列アドレスの上位ビットと下位ビッ
トとを１組とし該１組に対して１つのヒューズ及びトラ
ンジスタが設けられており、上位ビットあるいは下位ビ
ットのいずれか一方を選択するセレクト回路を具備する
ことを特徴とする。
【００１５】また、前記セレクト回路における選択動作
を制御する制御回路を具備することを特徴とする。
を制御する制御回路を具備することを特徴とする。
【００１６】また、前記セレクト回路は、デコーダを形
成していることを特徴とする。
成していることを特徴とする。
【００１７】（作用）上記のように構成された本発明に
おいては、第２の判定回路において、複数の列アドレス
の上位ビットと下位ビットとを１組とし該１組に対して
１つのヒューズ及びトランジスタが設けられており、セ
レクト回路によって上位ビットあるいは下位ビットのい
ずれか一方が選択されるので、従来のものと比べて、ブ
ロックライト時に使用されるカラムマスク信号に対応す
るヒューズの数が削減され、それにより、冗長判定回路
の面積が縮小される。
おいては、第２の判定回路において、複数の列アドレス
の上位ビットと下位ビットとを１組とし該１組に対して
１つのヒューズ及びトランジスタが設けられており、セ
レクト回路によって上位ビットあるいは下位ビットのい
ずれか一方が選択されるので、従来のものと比べて、ブ
ロックライト時に使用されるカラムマスク信号に対応す
るヒューズの数が削減され、それにより、冗長判定回路
の面積が縮小される。
【００１８】また、セレクト回路によってデコーダが形
成されている場合は、ブロックライト時に使用されるカ
ラムマスク信号に対応するヒューズの数がさらに削減さ
れる。
成されている場合は、ブロックライト時に使用されるカ
ラムマスク信号に対応するヒューズの数がさらに削減さ
れる。
【００１９】なお、ヒューズの大きさは、ヒューズを切
断するレーザ等のスポットの大きさに依存するため、半
導体製造プロセスの微細化に対して面積を増加させる要
因としての影響が大きい。
断するレーザ等のスポットの大きさに依存するため、半
導体製造プロセスの微細化に対して面積を増加させる要
因としての影響が大きい。
【００２０】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００２１】図１は、本発明の半導体記憶装置内に設け
られている冗長判定回路の実施の一形態を示す図であ
り、８カラムのブロックライト機能を有する冗長判定回
路を示している。
られている冗長判定回路の実施の一形態を示す図であ
り、８カラムのブロックライト機能を有する冗長判定回
路を示している。
【００２２】本形態は図１に示すように、図３に示した
ものに対してカラムマスク判定回路５２のみが異なるも
のであり、その他の構成については同様である。
ものに対してカラムマスク判定回路５２のみが異なるも
のであり、その他の構成については同様である。
【００２３】本形態におけるカラムマスク判定回路５２
は、カラムマスク信号ＣＭ０，ＣＭ４が入力され、入力
されたカラムマスク信号ＣＭ０，ＣＭ４のうちどちらか
一方を選択して出力するセレクト回路６１と、カラムマ
スク信号ＣＭ１，ＣＭ５が入力され、入力されたカラム
マスク信号ＣＭ１，ＣＭ５のうちどちらか一方を選択し
て出力するセレクト回路６２と、カラムマスク信号ＣＭ
２，ＣＭ６が入力され、入力されたカラムマスク信号Ｃ
Ｍ２，ＣＭ６のうちどちらか一方を選択して出力するセ
レクト回路６３と、カラムマスク信号ＣＭ３，ＣＭ７が
入力され、入力されたカラムマスク信号ＣＭ３，ＣＭ７
のうちどちらか一方を選択して出力するセレクト回路６
４と、セレクト回路６１〜６４における選択動作を制御
するセレクト制御回路７０と、セレクト回路６１〜６４
から出力される信号がそれぞれゲートに入力されるＮｃ
ｈＭＯＳトランジスタＴｒ３１〜Ｔｒ３４と、ＮｃｈＭ
ＯＳトランジスタＴｒ３１〜Ｔｒ３４とそれぞれ直列に
接続されているヒューズ３１〜３４とから構成されてい
る。ここで、カラムマスク信号ＣＭ０〜ＣＭ３はそれぞ
れ、下位ビット側のカラムマスク信号であり、カラムマ
スク信号ＣＭ４〜ＣＭ７はそれぞれ、上位ビット側のカ
ラムマスク信号である。
は、カラムマスク信号ＣＭ０，ＣＭ４が入力され、入力
されたカラムマスク信号ＣＭ０，ＣＭ４のうちどちらか
一方を選択して出力するセレクト回路６１と、カラムマ
スク信号ＣＭ１，ＣＭ５が入力され、入力されたカラム
マスク信号ＣＭ１，ＣＭ５のうちどちらか一方を選択し
て出力するセレクト回路６２と、カラムマスク信号ＣＭ
２，ＣＭ６が入力され、入力されたカラムマスク信号Ｃ
Ｍ２，ＣＭ６のうちどちらか一方を選択して出力するセ
レクト回路６３と、カラムマスク信号ＣＭ３，ＣＭ７が
入力され、入力されたカラムマスク信号ＣＭ３，ＣＭ７
のうちどちらか一方を選択して出力するセレクト回路６
４と、セレクト回路６１〜６４における選択動作を制御
するセレクト制御回路７０と、セレクト回路６１〜６４
から出力される信号がそれぞれゲートに入力されるＮｃ
ｈＭＯＳトランジスタＴｒ３１〜Ｔｒ３４と、ＮｃｈＭ
ＯＳトランジスタＴｒ３１〜Ｔｒ３４とそれぞれ直列に
接続されているヒューズ３１〜３４とから構成されてい
る。ここで、カラムマスク信号ＣＭ０〜ＣＭ３はそれぞ
れ、下位ビット側のカラムマスク信号であり、カラムマ
スク信号ＣＭ４〜ＣＭ７はそれぞれ、上位ビット側のカ
ラムマスク信号である。
【００２４】セレクト制御回路７０には、電源と接地間
に直列に接続された抵抗９５及びヒューズ４０，４１
と、ヒューズ４０とヒューズ４１との間の電位による信
号を反転して出力するインバータ９１とが設けられてい
る。なお、ＮｃｈＭＯＳトランジスタＴｒ３１〜Ｔｒ３
４においては、ヒューズ３１〜３４を介してカラムマス
ク判定回路５２の出力端子に接続され、ヒューズ３１〜
３４が接続されていない側は接地されている。また、セ
レクト制御回路７０からは、ヒューズ４０とヒューズ４
１との間の電位による信号と、その信号がインバータ９
１において反転された信号とが出力される。
に直列に接続された抵抗９５及びヒューズ４０，４１
と、ヒューズ４０とヒューズ４１との間の電位による信
号を反転して出力するインバータ９１とが設けられてい
る。なお、ＮｃｈＭＯＳトランジスタＴｒ３１〜Ｔｒ３
４においては、ヒューズ３１〜３４を介してカラムマス
ク判定回路５２の出力端子に接続され、ヒューズ３１〜
３４が接続されていない側は接地されている。また、セ
レクト制御回路７０からは、ヒューズ４０とヒューズ４
１との間の電位による信号と、その信号がインバータ９
１において反転された信号とが出力される。
【００２５】以下に、上記のように構成された冗長判定
回路の動作について説明する。
回路の動作について説明する。
【００２６】一例として、カラムマスク信号ＣＭ０のア
ドレスが冗長のアドレスの場合、まず、セレクタ制御回
路７０内のヒューズ４１が切断されることにより、下位
ビット側のカラムマスク信号ＣＭ０〜ＣＭ３と接続され
ているＰｃｈ及びＮｃｈトランジスタで構成されたトラ
ンスフアゲートが有効になり、それにより、カラムマス
ク信号ＣＭ０〜ＣＭ３がそれぞれＮｃｈＭＯＳトランジ
スタＴｒ３１〜Ｔｒ３４のゲートに入力される。そして
さらに、ブロックライト時に使用される冗長判定用のヒ
ューズ３１〜３４のうち、冗長のアドレスに対応するヒ
ューズ３１だけが切断されずに、他のヒューズ３２〜３
４が全て切断されており、それにより、カラムマスク判
定回路５２において、カラムマスク信号ＣＭ０のアドレ
スが冗長のアドレスと判定される。
ドレスが冗長のアドレスの場合、まず、セレクタ制御回
路７０内のヒューズ４１が切断されることにより、下位
ビット側のカラムマスク信号ＣＭ０〜ＣＭ３と接続され
ているＰｃｈ及びＮｃｈトランジスタで構成されたトラ
ンスフアゲートが有効になり、それにより、カラムマス
ク信号ＣＭ０〜ＣＭ３がそれぞれＮｃｈＭＯＳトランジ
スタＴｒ３１〜Ｔｒ３４のゲートに入力される。そして
さらに、ブロックライト時に使用される冗長判定用のヒ
ューズ３１〜３４のうち、冗長のアドレスに対応するヒ
ューズ３１だけが切断されずに、他のヒューズ３２〜３
４が全て切断されており、それにより、カラムマスク判
定回路５２において、カラムマスク信号ＣＭ０のアドレ
スが冗長のアドレスと判定される。
【００２７】逆に、上位ビット側に冗長アドレスがある
場合、セレクタ制御回路７０内のヒューズ４０が切断さ
れることにより、上位ビット側のカラムマスク信号ＣＭ
４〜ＣＭ７と接続されているＰｃｈ及びＮｃｈトランジ
スタで構成されたトランスフアゲートが有効になり、そ
れにより、カラムマスク信号ＣＭ４〜ＣＭ７がそれぞれ
ＮｃｈＭＯＳトランジスタＴｒ３１〜Ｔｒ３４のゲート
に入力される。
場合、セレクタ制御回路７０内のヒューズ４０が切断さ
れることにより、上位ビット側のカラムマスク信号ＣＭ
４〜ＣＭ７と接続されているＰｃｈ及びＮｃｈトランジ
スタで構成されたトランスフアゲートが有効になり、そ
れにより、カラムマスク信号ＣＭ４〜ＣＭ７がそれぞれ
ＮｃｈＭＯＳトランジスタＴｒ３１〜Ｔｒ３４のゲート
に入力される。
【００２８】このように、下位ビットのカラムマスク信
号ＣＭ０〜ＣＭ３と上位ビットのカラムマスク信号ＣＭ
４〜ＣＭ７とが選択されてＮｃｈＭＯＳトランジスタＴ
ｒ３１〜Ｔｒ３４にそれぞれ入力されるので、図３に示
した回路に対して、ブロックライト時に使用されるカラ
ムマスク信号に対応するヒューズの数を半分にすること
ができる。ただし、セレクタ制御回路７０内のヒューズ
４０，４１が新たに必要となる。
号ＣＭ０〜ＣＭ３と上位ビットのカラムマスク信号ＣＭ
４〜ＣＭ７とが選択されてＮｃｈＭＯＳトランジスタＴ
ｒ３１〜Ｔｒ３４にそれぞれ入力されるので、図３に示
した回路に対して、ブロックライト時に使用されるカラ
ムマスク信号に対応するヒューズの数を半分にすること
ができる。ただし、セレクタ制御回路７０内のヒューズ
４０，４１が新たに必要となる。
【００２９】また、上述した実施の形態（８カラムのブ
ロックライトの時）においては、図３に示したものに対
してヒューズの数が２個削減できるだけであるが、ブロ
ックライトを行うカラム数が増加した場合に、例えば１
６カラムのブロックライトを行う場合、従来、１６個の
ヒューズが必要であるのに対して１０個のヒューズを設
けるだけで同等の動作を行うことができ、回路を小規模
化させることができる。
ロックライトの時）においては、図３に示したものに対
してヒューズの数が２個削減できるだけであるが、ブロ
ックライトを行うカラム数が増加した場合に、例えば１
６カラムのブロックライトを行う場合、従来、１６個の
ヒューズが必要であるのに対して１０個のヒューズを設
けるだけで同等の動作を行うことができ、回路を小規模
化させることができる。
【００３０】（他の実施の形態）図２は、本発明の半導
体記憶装置内に設けられている冗長判定回路の実施の他
の形態を示す図であり、８カラムのブロックライト機能
を有する冗長判定回路を示している。
体記憶装置内に設けられている冗長判定回路の実施の他
の形態を示す図であり、８カラムのブロックライト機能
を有する冗長判定回路を示している。
【００３１】図２に示すように本形態においては、セレ
クト回路１６１〜１６７によりデコーダが構成されてお
り、セレクト回路１６１〜１６４と接続されたセレクト
制御回路１７０と、セレクト回路１６５，１６６と接続
されたセレクト制御回路１７１と、セレクト回路１６７
と接続されたセレクト制御回路１７２とによって、カラ
ムマスク信号ＣＭ０〜ＣＭ７が選択される。なお、セレ
クト制御回路１７０〜１７２にはそれぞれ、電源と接地
間に直列に接続された抵抗９６〜９８及びヒューズ４２
〜４４と、抵抗９６〜９８とヒューズ４２〜４４とのそ
れぞれの間の電位による信号を反転して出力するインバ
ータ９２〜９４とが設けられており、セレクト制御回路
１７０〜１７２からはそれぞれ、抵抗９６〜９８とヒュ
ーズ４２〜４４との間の電位による信号と、その信号が
インバータ９２〜９４において反転された信号とが出力
される。
クト回路１６１〜１６７によりデコーダが構成されてお
り、セレクト回路１６１〜１６４と接続されたセレクト
制御回路１７０と、セレクト回路１６５，１６６と接続
されたセレクト制御回路１７１と、セレクト回路１６７
と接続されたセレクト制御回路１７２とによって、カラ
ムマスク信号ＣＭ０〜ＣＭ７が選択される。なお、セレ
クト制御回路１７０〜１７２にはそれぞれ、電源と接地
間に直列に接続された抵抗９６〜９８及びヒューズ４２
〜４４と、抵抗９６〜９８とヒューズ４２〜４４とのそ
れぞれの間の電位による信号を反転して出力するインバ
ータ９２〜９４とが設けられており、セレクト制御回路
１７０〜１７２からはそれぞれ、抵抗９６〜９８とヒュ
ーズ４２〜４４との間の電位による信号と、その信号が
インバータ９２〜９４において反転された信号とが出力
される。
【００３２】ここで、セレクト制御回路１７０〜１７２
においては、それぞれ設けられている抵抗９６〜９８
を、ヒューズ４２〜４４がそれぞれ切断されていない
（冗長を必要としない）時に定常的に流れる電流を無視
できる程度の高抵抗のものとすれば、ヒューズ１個で構
成することができるため、ブロックライト時に使用され
るカラムマスク信号に対応するヒューズの数が、８カラ
ムのブロックライトを行う場合に図３においては８個必
要であったのに対して３個となり、１６カラムのブロッ
クライトを行う場合に図３においては１６個必要であっ
たのに対して４個となるというように、ブロックライト
のカラム数をＭとした場合に必要となるヒューズの数ｎ
は、ｎ＝ｌｏｇ2Ｍとなり、ヒューズの数を大幅に削減
することができ、それにより、回路面積を縮小させるこ
とができる。
においては、それぞれ設けられている抵抗９６〜９８
を、ヒューズ４２〜４４がそれぞれ切断されていない
（冗長を必要としない）時に定常的に流れる電流を無視
できる程度の高抵抗のものとすれば、ヒューズ１個で構
成することができるため、ブロックライト時に使用され
るカラムマスク信号に対応するヒューズの数が、８カラ
ムのブロックライトを行う場合に図３においては８個必
要であったのに対して３個となり、１６カラムのブロッ
クライトを行う場合に図３においては１６個必要であっ
たのに対して４個となるというように、ブロックライト
のカラム数をＭとした場合に必要となるヒューズの数ｎ
は、ｎ＝ｌｏｇ2Ｍとなり、ヒューズの数を大幅に削減
することができ、それにより、回路面積を縮小させるこ
とができる。
【００３３】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載するような効果を奏する。
ているので、以下に記載するような効果を奏する。
【００３４】請求項１及び請求項２に記載のものにおい
ては、第２の判定回路において、複数の列アドレスの上
位ビットと下位ビットとを１組とし該１組に対して１つ
のヒューズ及びトランジスタが設けられており、セレク
ト回路によって上位ビットあるいは下位ビットのいずれ
か一方が選択される構成としたため、従来のものと比べ
て、ブロックライト時に使用されるカラムマスク信号に
対応するヒューズの数を削減することができ、それによ
り、冗長判定回路の面積を縮小させることができる。
ては、第２の判定回路において、複数の列アドレスの上
位ビットと下位ビットとを１組とし該１組に対して１つ
のヒューズ及びトランジスタが設けられており、セレク
ト回路によって上位ビットあるいは下位ビットのいずれ
か一方が選択される構成としたため、従来のものと比べ
て、ブロックライト時に使用されるカラムマスク信号に
対応するヒューズの数を削減することができ、それによ
り、冗長判定回路の面積を縮小させることができる。
【００３５】請求項３に記載のものにおいては、セレク
ト回路によってデコーダが形成されているため、ブロッ
クライト時に使用されるカラムマスク信号に対応するヒ
ューズの数をさらに削減することができる。
ト回路によってデコーダが形成されているため、ブロッ
クライト時に使用されるカラムマスク信号に対応するヒ
ューズの数をさらに削減することができる。
【００３６】これにより、冗長カラムの置換数を増やす
場合や、ブロックライトを行うカラム数を増やす場合に
おける冗長判定回路の面積の増加率を低減させることが
できる。
場合や、ブロックライトを行うカラム数を増やす場合に
おける冗長判定回路の面積の増加率を低減させることが
できる。
【図１】本発明の半導体記憶装置内に設けられている冗
長判定回路の実施の一形態を示す図である。
長判定回路の実施の一形態を示す図である。
【図２】本発明の半導体記憶装置内に設けられている冗
長判定回路の実施の他の形態を示す図である。
長判定回路の実施の他の形態を示す図である。
【図３】従来の半導体記憶装置内に設けられている冗長
判定回路の一構成例を示す図である。
判定回路の一構成例を示す図である。
１ 冗長判定信号 ２ カラムマスク判定信号 ３ ブロックライト判定信号 １０〜２５，３１〜３４，４０〜４４ ヒューズ ５１ 下位ビット判定回路 ５２，５３ カラムマスク判定回路 ６１〜６４，１６１〜１６７ セレクト回路 ７０，１７０〜１７２ セレクト制御回路 ８０ ＮＯＲゲート ８１，９１〜９４ インバータ ８２ ＮＡＮＤゲート ９５〜９８ 抵抗 Ｔｒ８，Ｔｒ１０〜Ｔｒ２５，Ｔｒ３１〜Ｔｒ３４
Ｎｃｈトランジスタ Ｔｒ４０，Ｔｒ４１ Ｐｃｈトランジスタ Ａ０Ｔ〜Ａ７Ｔ，Ａ０Ｎ〜Ａ７Ｎ カラムアドレス信
号 ＣＭ０〜ＣＭ７ カラムマスク信号
Ｎｃｈトランジスタ Ｔｒ４０，Ｔｒ４１ Ｐｃｈトランジスタ Ａ０Ｔ〜Ａ７Ｔ，Ａ０Ｎ〜Ａ７Ｎ カラムアドレス信
号 ＣＭ０〜ＣＭ７ カラムマスク信号
Claims (3)
- 【請求項１】 メモリセルアレイ内の複数の列アドレス
毎に対応するヒューズ及びトランジスタを具備し、前記
複数の列アドレスの下位ビットにより第１の判定信号を
生成する第１の判定回路と、前記複数の列アドレス毎に
対応するヒューズ及びトランジスタを具備し、前記複数
の列アドレスに同時にデータを書き込む時に置換される
列アドレスにデータを書き込むか否かの第２の判定信号
を生成する第２の判定回路とを有し、前記第１の判定信
号と前記第２の判定信号とにより冗長判定を行う冗長判
定回路を備える半導体記憶装置において、 前記第２の判定回路は、 前記複数の列アドレスの上位ビットと下位ビットとを１
組とし該１組に対して１つのヒューズ及びトランジスタ
が設けられており、 上位ビットあるいは下位ビットのいずれか一方を選択す
るセレクト回路を具備することを特徴とする半導体記憶
装置。 - 【請求項２】 請求項１に記載の半導体記憶装置におい
て、 前記セレクト回路における選択動作を制御する制御回路
を具備することを特徴とする半導体記憶装置。 - 【請求項３】 請求項２に記載の半導体記憶装置におい
て、 前記セレクト回路は、デコーダを形成していることを特
徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9037407A JP2950276B2 (ja) | 1997-02-21 | 1997-02-21 | 半導体記憶装置 |
| KR1019980005386A KR100271744B1 (ko) | 1997-02-21 | 1998-02-20 | 반도체 메모리 장치 |
| US09/027,922 US5907513A (en) | 1997-02-21 | 1998-02-23 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9037407A JP2950276B2 (ja) | 1997-02-21 | 1997-02-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10241394A JPH10241394A (ja) | 1998-09-11 |
| JP2950276B2 true JP2950276B2 (ja) | 1999-09-20 |
Family
ID=12496682
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9037407A Expired - Fee Related JP2950276B2 (ja) | 1997-02-21 | 1997-02-21 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5907513A (ja) |
| JP (1) | JP2950276B2 (ja) |
| KR (1) | KR100271744B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100268784B1 (ko) * | 1997-06-26 | 2000-11-01 | 김영환 | 반도체 소자의 리던던트 장치 |
| US6026037A (en) * | 1999-02-01 | 2000-02-15 | Utron Technology Inc. | Repair circuit of memory cell array |
| KR100378182B1 (ko) * | 1999-09-27 | 2003-03-29 | 삼성전자주식회사 | 병렬 연결된 다수의 개별 시그너쳐 회로를 포함하는반도체 장치의 입력 회로 및 개별 시그너쳐 회로 |
| KR100546300B1 (ko) * | 1999-10-01 | 2006-01-26 | 삼성전자주식회사 | 칩 정보 출력회로 |
| US7098721B2 (en) * | 2004-09-01 | 2006-08-29 | International Business Machines Corporation | Low voltage programmable eFuse with differential sensing scheme |
| KR100790819B1 (ko) * | 2006-07-20 | 2008-01-02 | 삼성전자주식회사 | 반도체 집적 회로 및 그의 제조 방법 |
| KR100925373B1 (ko) * | 2008-01-15 | 2009-11-09 | 주식회사 하이닉스반도체 | 반도체 집적 회로의 퓨즈 회로 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2695411B2 (ja) * | 1986-11-29 | 1997-12-24 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0465915A (ja) * | 1990-07-02 | 1992-03-02 | Mitsubishi Electric Corp | マスタスライス集積回路 |
| JP3011086B2 (ja) * | 1996-01-30 | 2000-02-21 | 日本電気株式会社 | 半導体記憶装置 |
| JP2982695B2 (ja) * | 1996-07-15 | 1999-11-29 | 日本電気株式会社 | 半導体メモリ |
-
1997
- 1997-02-21 JP JP9037407A patent/JP2950276B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-20 KR KR1019980005386A patent/KR100271744B1/ko not_active IP Right Cessation
- 1998-02-23 US US09/027,922 patent/US5907513A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5907513A (en) | 1999-05-25 |
| KR19980071573A (ko) | 1998-10-26 |
| JPH10241394A (ja) | 1998-09-11 |
| KR100271744B1 (ko) | 2000-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |