JP3011086B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にブロックライト機能をもつメモリの冗長判定
を行う回路を有する半導体記憶装置に関する。

【０００２】

【従来の技術】従来技術の回路図を図５に、概念図を図
４に示す。

【０００３】半導体記憶装置のブロックライト機能は、
列アドレスの下位ビット（４カラムなら下位２ビット，
８カラムなら下位３ビット）を無効とすることにより、
複数のカラムを同時に選択し（図４の選択スイッチ４０
３参照）、データの書き込みを行う制御を用いるため、
同時に選択された列４０７の中に欠陥がある場合、その
欠陥を含むカラムアドレスを冗長メモリ４０５と置換す
る。

【０００４】この時、ブロックライト機能を有するメモ
リでは、カラムデコーダからのカラムデコーダ信号（以
下ＹＳＷと略記する）を１本だけ用い複数のカラムアド
レスを選択するため、例えば１つのカラムアドレスだけ
が不良であっても同時に選択される複数のカラムアドレ
スを同時に置換しなければならない。

【０００５】これはブロックライト機能を簡単に実現す
るためであり１つのＹＳＷをブロックライトに対応して
下位アドレスの例えば、３ビットを無視した上位アドレ
スのみでデコードしているためである。

【０００６】図５は、その時のリダンダンシ判定回路の
従来例を示す。

【０００７】このリダンダンシ判定回路４１０は、節点
３０１（リダンダンシ判定信号）をプリチャージするＰ
ｃｈトランジスタＴｒ３４０と、通常導通状態にありカ
ットすることにより非導通状態になるヒューズ（３１０
〜３１９）とゲートにカラムアドレスＡｉＴ（ｉ＝３〜
７）が入力されているＮｃｈのトランジスタ（Ｔｒ３１
０〜Ｔｒ３１９）とを備えリダンダンシ判定信号３０１
を出力する構成である。

【０００８】次に、このリダンダンシ判定回路４１０の
動作を説明すると、例えば、カラムアドレスＡｉＴ（ｉ
＝７〜３）＝１１０１０がリダンダンシとすると、ヒュ
ーズ３１１，３１２，３１５，３１６，３１８のそれぞ
れをカットしてオープン状態にする。その時、リダンダ
ンシと一致したアドレスが入力された場合はあらかじめ
プリチャージされた節点３０１はＮｃｈトランジスタ
（Ｔｒ３１０，Ｔｒ３１３，Ｔｒ３１４，Ｔｒ３１７，
Ｔｒ３１９）がＯＮしないためプリチャージされたまま
であり、この電位は“Ｈ”レベルに保持されリダンダン
シと判定する。リダンダンシアドレスと１ビットでも一
致しない時は、プリチャージされた節点３０１から電荷
が放電され、“Ｌ”レベルとなりリダンダンシは使わな
いと判定される。

【０００９】

【発明が解決しようとする課題】しかしながら、従来の
冗長判定回路を用いると、冗長分として用意するカラム
数の単位が、通常４〜８カラム分と多くなるため、たと
え１カラムのみの不良であっても４〜８カラム分を同時
に置換する必要があり、チップ面積の増大につながる問
題点があった。

【００１０】

【課題を解決するための手段】本発明の半導体記憶装置
は、行・列両方向にアレイ状に配置された複数のメモリ
セルとこれらメモリセルを列ごとに共通に接続する複数
のビット線対および行ごとに共通にそれぞれ接続するワ
ード線とを含むメモリセルアレイと、前記ビット線対の
各々に接続され活性化信号に応じて前記ビット線対間の
電位差を増幅するセンスアンプと、前記メモリセルへの
データアクセスに際して指定した列アドレスをデコード
するカラムデコーダと、前記メモリセルアレイの前記列
の複数個と同一構成の冗長部と、前記列アドレスに対応
して前記メモリセルの冗長を判定する冗長判定回路とを
備える半導体記憶装置において、前記メモリセルアレイ
は前記列の複数個に同時に書き込む機能を有し、前記冗
長判定回路は、前記列の複数個に同時に書き込む時に前
記列アドレスの下位ビットを無効とし前記列アドレスの
上位ビットにより生成される第１の判定信号と前記冗長
部とこれらに対応して置換される前記列アドレスに書き
込むか否かのカラムマスク信号とにより冗長判定を行う
構成である。

【００１１】

【００１２】

【発明の実施の形態】本発明の第１の実施の形態の半導
体記憶装置の概念図を図２に、回路構成を図１に示す。
図１は８カラムのブロックライト機能をもつ場合の一例
である。

【００１３】図２を参照すると、本発明の第１の実施の
形態の半導体記憶装置は、行・列両方向にアレイ状に配
置された複数のメモリセル（図示せず）とこれらメモリ
セルを列１０７ごとに共通に接続する複数のビット線対
（図示されていない）および行ごとに共通にそれぞれ接
続するワード線（図示せず）とを含むメモリセルアレイ
１０１と、上記ビット線対の各々に接続され活性化信号
に応じて上記ビット線対間の電位差を増幅するセンスア
ンプ１０２と、上記メモリセルへのデータアクセスに際
して指定した列アドレスをデコードするカラムデコーダ
１０４と、メモリセルアレイ１０１の列１０７の複数個
と同一構成の冗長部１０５と、列アドレスに対応して上
記メモリセルの冗長を判定する冗長判定回路１１０とを
備える。

【００１４】さらに図１を参照すると、本発明の第１の
実施の形態の半導体記憶装置のメモリセルアレイ１０１
は列１０７の複数個に同時に書き込む機能を有し、冗長
判定回路１１０は、列１０７の複数個に同時に書き込む
時に列アドレスの下位ビットを無効とし、列アドレスの
上位ビットにより生成される第１の判定信号と冗長部１
０５とこれらに対応して置換される列アドレスに書き込
むか否かのカラムマスク使用判定信号２とにより冗長判
定を行う構成である。

【００１５】より詳細に説明すると、本発明の第１の実
施の形態の半導体記憶装置の冗長判定回路１１０は、列
アドレスの下位ビット（Ａ０Ｔ〜Ａ２Ｔ，Ａ０Ｎ〜Ａ２
Ｎ）をゲートに受けるＮｃｈＭＯＳトランジスタ（Ｔｒ
１０〜Ｔｒ１５）と冗長部１０５を選択する際に切断さ
れるヒューズ（１０〜１５）とから構成される下位ビッ
ト判定回路５１と、列アドレスの上位ビット（Ａ３Ｔ〜
Ａ７Ｔ）をゲートに受けるＮｃｈＭＯＳトランジスタ
（Ｔｒ１６〜Ｔｒ２５）と、冗長部１０５を選択する際
に切断されるヒューズ（１６〜２５）と、これら下位ビ
ット判定回路５１から冗長判定信号１を取り出すための
ＰｃｈＭＯＳトランジスタＴｒ４０と、冗長部１０５に
対応して置換される列アドレスに書き込むか否かのカラ
ムマスク信号（ＣＭ０〜ＣＭ７）をゲートに受けるＮｃ
ｈＭＯＳトランジスタ（Ｔｒ３０〜Ｔｒ３７）とこれに
対応するヒューズ（３０〜３７）とカラムマスク使用判
定信号２を生成するＰｃｈＭＯＳトランジスタＴｒ４１
とからなるカラムマスク信号発生部５２と、ブロックラ
イト判定信号３を受けカラムマスク使用判定信号２との
ＮＯＲをとるＮＯＲ回路４０と、ＮＯＲ回路の出力をゲ
ートに受け冗長判定信号１とＯＲをとるＮｃｈＭＯＳト
ランジスタＴｒ８を備える構成である。

【００１６】次に、本発明の第１の実施の形態の動作を
説明する。節点１はリダンダンシ判定信号で、リダンダ
ンシの時“Ｈ”レベルである。図では省略してあるが
“Ｈ”の場合、通常のカラムを選択せず、リダンダンシ
カラムを選択するＡｉＴ，ＡｉＮ（ｉ＝０〜７）はカラ
ムアドレス信号でＡｉＴは正論理，ＡｉＮは負論理の信
号である。

【００１７】各カラムアドレス信号がゲートに入るトラ
ンジスタ（Ｔｒ１０〜Ｔｒ２５）は、一方をＧＮＤに接
続し、他方は各々のヒューズ（１０〜２５）を介して節
点１に接続される。さらに下位ビット判定回路５１にお
いて、アドレスの下位ビットＡｉＴ，ＡｉＮ（ｉ＝０〜
２）は、ブロックライト時に“Ｌ”レベルに固定し、ト
ランジスタ（Ｔｒ１０〜Ｔｒ１５）をすべてＯＦＦにす
る必要があることから、上位ビットＡｉＴ（ｉ＝３〜
７）の構成に対して、正論理・負論理で独立した入力を
もつ。

【００１８】また、ＣＭｉ（ｉ＝０〜７）はカラムマス
ク信号で、“Ｌ”レベルで指定されたカラムアドレスの
書き込みを行い、“Ｈ”レベルで指定されたカラムアド
レスへの書き込みをしないという制御を行う。

【００１９】カラムマスク機能は、従来よりＶｉｄｅｏ
ＲＡＭ等で用いられているブロックライト機能の一部
の機能である。ブロックライトでは、同時に複数カラム
に同一データを書き込むが、その全てのカラムアドレス
に書き込みたくない場合、１カラム毎に書き込みを行わ
ないことを制御することができる。この機能をカラムマ
スクと呼んでいる。

【００２０】カラムマスク信号ＣＭｉ（ｉ＝０〜７）が
ゲートに入るトランジスタは、一方をＧＮＤに接続し、
他方は各々のヒューズ（３０〜３７）を介して節点２に
接続される。さらに節点３（ブロックライト判定信号
ブロックライト時に“Ｈ”レベル）と節点２とのＮＯＲ
の出力が、節点１とＧＮＤを接続するトランジスタ（Ｔ
ｒ８）のゲートに入力されている。

【００２１】ブロックライト時以外は、節点３が“Ｌ”
レベルのため、ＮＯＲ出力は“Ｌ”レベル固定で、Ｔｒ
８はＯＦＦしカラムマスク信号発生部５２は無効とな
る。つまり、下位ビットＡｉＴ，ＡｉＮ（ｉ＝０〜２）
を含めた通常のリダンダンシ判定を行い、“Ｈ”レベル
にプリチャージされている節点１は、入力されるカラム
アドレスに対して、ヒューズの切断されていない所のト
ランジスタが全てＯＦＦの時のみ、節点１の電位は
“Ｈ”レベルで保持され、逆に少なくとも１つのトラン
ジスタがＯＮすれば、節点１は“Ｌ”レベルに下げられ
る。

【００２２】そして、ブロックライト時（節点３“Ｈ”
レベル）は、下位ビットのカラムアドレス信号ＡｉＴ，
ＡｉＴ（ｉ＝０〜２）を“Ｌ”レベルに固定しておき、
カラムマスク信号発生部５２のヒューズをリダンダンシ
のアドレスに対応する所だけ残し、他は全て切断する構
成にしておく。

【００２３】ここで例えばカラムマスク信号ＣＭ０に対
応するヒューズのみ残し、他のカラムマスク信号（ＣＭ
１〜ＣＭ７）に対応するヒューズが全て切断されている
とすると、上位ビットＡｉＴ（ｉ＝３〜７）のリダンダ
ンシ判定において節点１が“Ｈ”レベル（つまり、ヒュ
ーズの切断されていないトランジスタが全てＯＦＦ）
で、かつカラムマスク信号ＣＭ０が書き込み可（“Ｌ”
レベル）のときのみ、節点２，が“Ｈ”レベルに保持さ
れ、ＮＯＲの出力が“Ｌ”レベルでＴｒ８はＯＦＦする
ため節点１は“Ｈ”レベルとなる。また、ＣＭ０が書き
込み不可（“Ｈ”レベル）の時はＴｒ３０より節点２は
“Ｌ”レベルに引き抜かれるため、ＮＯＲの出力は
“Ｈ”レベルで、Ｔｒ８がＯＮするため節点１は“Ｌ”
レベルになり、リダンダンシへの書込みは行われない。

【００２４】次に、本発明の第２の実施の形態について
説明する。

【００２５】図３を参照すると、この実施の形態は、第
１の実施の形態のカラムマスク信号発生部５２の構成を
カラムマスク信号発生部５３に置き換える以外は第１の
実施の形態の構成と同一で、ヒューズの構成は前記の例
と同様にし、カラムマスク信号ＣＭｉ（ｉ＝０〜７）は
負論理を用いる。この構成を用いると、第１の実施の形
態に比較してカラムマスク信号発生部５２におけるプリ
チャージ用のＰｃｈトランジスタＴｒ４１及び引き抜き
用ＮｃｈトランジスタＴｒ３０〜Ｔｒ３７が不要となる
ので、チップ面積の縮小が望める。

【００２６】

【発明の効果】本発明によれば、従来リダンダンシ時
に、８カラム分一括に置換していたものが、１カラム単
位での置換が可能となるため、リダンダンシ用の用意す
るカラムの本数を少なくすることができ、チップサイズ
の削減に役立つ。

【００２７】また、従来と同じ８カラム分のリダンダン
シセルを持つ様にした場合には、８カラムを独立にコン
トロールできるので、リダンダンシ回路分はチップサイ
ズが増大するが、ランダムな欠陥を救済できる確率は飛
躍的に増加できるという効果を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の回路構成図であ
る。

【図２】本発明の第１の実施の形態を説明するための概
念図である。

【図３】本発明の第２の実施の形態の回路構成図であ
る。

【図４】従来の技術の回路例である。

【図５】従来の技術の概念図である。

【符号の説明】 １ リダンダンシ判定信号 ２ カラムマスク使用判定信号 １０〜２５，３０〜３７ ヒューズ Ｔｒ１０〜Ｔｒ２５，Ｔｒ３０〜Ｔｒ３７ Ｎｃｈト
ランジスタ Ｔｒ４０，Ｔｒ４１ Ｐｃｈトランジスタ ５１ 下位ビット判定回路 ５２，５３ カラムマスク信号発生部 １０１，４０１ メモリセルアレイ １０２，４０２ センスアンプ １０３，４０３ 選択スイッチ １０４，４０４ カラムデコーダ １０５，４０５ 冗長部 １０６，４０６ センスアンプ １０７，４０７ 列 １１０，４１０ 冗長判定回路

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 行・列両方向にアレイ状に配置された複
   数のメモリセルとこれらメモリセルを列ごとに共通に接
   続する複数のビット線対および行ごとに共通にそれぞれ
   接続するワード線とを含むメモリセルアレイと、前記ビ
   ット線対の各々に接続され活性化信号に応じて前記ビッ
   ト線対間の電位差を増幅するセンスアンプと、前記メモ
   リセルへのデータアクセスに際して指定した列アドレス
   をデコードするカラムデコーダと、前記メモリセルアレ
   イの前記列の複数個と同一構成の冗長部と、前記列アド
   レスに対応して前記メモリセルの冗長を判定する冗長判
   定回路とを備える半導体記憶装置において、 前記メモリセルアレイは前記列の複数個に同時に書き込
   む機能を有し、前記冗長判定回路は、前記列の複数個に
   同時に書き込む時に前記列アドレスの下位ビットを無効
   とし前記列アドレスの上位ビットにより生成される第１
   の判定信号と前記冗長部とこれらに対応して置換される
   前記列アドレスに書き込むか否かのカラムマスク信号と
   により冗長判定を行うことを特徴とする半導体記憶装
   置。