JPH0721796A

JPH0721796A - 半導体記憶装置

Info

Publication number: JPH0721796A
Application number: JP5166619A
Authority: JP
Inventors: Hirotsugu Kashihara; 洋次樫原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-07-06
Filing date: 1993-07-06
Publication date: 1995-01-24

Abstract

(57)【要約】【目的】欠陥ビットの救済において、同一ブロック内
に多数の欠陥ビットが集中した場合においても置換を行
うことができる冗長性回路を持つ半導体記憶装置を得
る。【構成】独立した冗長メモリセル領域１３０を設け、
冗長性使用アドレスプログラム回路２４０に、カラムア
ドレスＹＤの他にブロックアドレスＺＤを入力すること
により、通常メモリセル領域１２０の任意のブロックの
欠陥のあるビット線１５を、冗長メモリセル領域１３０
の冗長ビット線１６と置換する。【効果】冗長メモリセル領域の任意の数の冗長ビット
線で、任意の通常メモリセルブロックの欠陥のあるビッ
ト線の置換を行うことができるため、冗長性の自由度が
高くなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
し、特に冗長性回路の改良に関するものである。

【０００２】

【従来の技術】図９は一般的な半導体記憶装置のメモリ
セルの構成を示す図である。一般に、メモリセル領域１
２０はいくつかのメモリセルブロック１２に分割されて
おり、各ブロック１２の下にはトランスファゲート，セ
ンスアンプなどを含む回路１００が配置されている。こ
れらのブロックの選択は、ブロックアドレス信号で行わ
れ、ブロック内のカラムの選択はカラムアドレス信号に
よって行われる。

【０００３】また、従来の冗長性回路としては、半導体
記憶装置の欠陥があったワード線またはビット線を、線
単位で置換する冗長性回路があった。図１０はこのうち
ビット線と置換するタイプの冗長性回路を有する半導体
装置のレイアウトパターンを示す図である。なお、通常
メモリセル領域１２０は、複数のＩ／Ｏ（１，２，３，
４）をそれぞれ有するメモリセルブロック１２に分割さ
れる場合があり、図においては、４Ｉ／Ｏに分割されて
いる。なお図１０において、３００はデータバス信号線
である。

【０００４】図１１は図１０のうちの２００の部分をよ
り詳しく示したものである。まず、図１１に基づいて、
欠陥のあるビット線を置換する動作について説明する。
通常はアドレス信号（ブロックアドレス，カラムアドレ
ス信号ＺＤ，ＹＤ）が入力すると、アドレスが一意的に
選択されて、各Ｉ／Ｏについて通常ビット線１５に接続
されたトランスファゲート１７のうちの１個に“Ｈ”が
入力することにより、そのトランスファゲート１７が開
き、１本のビット線１５がＩ／Ｏ線１３に接続される。
ところが、あるビット線１５が欠陥を持ち、冗長ビット
線１６をを使用している場合、ヒューズ（図１３の１３
１〜１３２に対応）を切断することによって上記欠陥ビ
ット線１５に対応するトランスファゲート１７を非選択
状態にする。そして、入力アドレス信号ＺＤ，ＹＤが欠
陥のあるビット線のアドレスと一致すると、アドレスプ
ログラム回路２２０が“Ｈ”を出力する。この出力は冗
長ビット線１６に接続されたトランスファゲート１９に
入力され、冗長ビット線１６が冗長Ｉ／Ｏ線１４に接続
される。また、各Ｉ／Ｏ線１３と冗長Ｉ／Ｏ線１４との
間にもトランスファゲート１８が設けられており、冗長
ビット線１６を使用しているＩ／Ｏに対応するトランス
ファゲート１８にＩ／Ｏプログラム回路２３０が出力し
た“Ｈ”信号が入力し、冗長Ｉ／Ｏ線１４は冗長ビット
線１６を使用しているＩ／ＯのＩ／Ｏ線１３に接続され
る。このようにして冗長ビット線が選択される。

【０００５】図１２は図１１の通常ビット線１５に接続
されたトランスファゲート１７の構成を具体的に示した
ものであり、図において、１２１はヒューズ、１２２は
高抵抗、１２３，１２４はＮチャネルトランジスタ、１
２５，１２６はＰチャネルトランジスタ、１２７はＣＭ
ＯＳインバータであり、ＢＬ，／ＢＬはビット線対、Ｉ
Ｏ，／ＩＯはＩ／Ｏ線対、ＹＤはデコードされたカラム
アドレス信号を示す。

【０００６】まず、通常状態、即ち、冗長性非選択の場
合、ヒューズ１２１がつながっているので、アドレス入
力ＹＤが“Ｌ”の時はＮチャネルトランジスタ１２３，
１２４のゲートに“Ｌ”が、Ｐチャネルトランジスタ１
２５，１２６のゲートに“Ｈ”が入力し、トランジスタ
はともにオフ状態となり、ビット線（ＢＬ，／ＢＬ）と
Ｉ／Ｏ線（ＩＯ，／ＩＯ）とは接続されない。アドレス
入力ＹＤが“Ｈ”の時は、Ｎチャネルトランジスタ１２
３，１２４のゲートに“Ｈ”が、Ｐチャネルトランジス
タ１２５，１２６のゲートに“Ｌ”が入力し、両Ｎ，Ｐ
チャネルトランジスタはともにオン状態となり、上記ビ
ット線１５とＩ／Ｏ線１３とが接続される。

【０００７】一方、冗長性選択状態では、ヒューズ１２
１が切断されている。従って、入力は高抵抗１２２を通
じて“Ｌ”に固定され、アドレス入力ＹＤにかかわりな
く、上記ビット線１５とＩ／Ｏ線１３とは常に接続され
ない。

【０００８】なお、図１１に示される、冗長ビット線１
６に接続されたトランスファゲート１９、及び通常Ｉ／
Ｏ線１３と冗長Ｉ／Ｏ線１４との間に設けられたトラン
スファゲート１８についても、ヒューズ１２１、及び高
抵抗１２２がないことを除けば、図１２に示すトランス
ファゲートの構成と同様である。

【０００９】図１３は図１１に示されるアドレスプログ
ラム回路２２０の構成を具体的に示したものであり、図
１３において、１３１〜１３２はヒューズ、１３３，１
３４はＮチャネルトランジスタ、１３５はＰチャネルト
ランジスタ、１３６，１３７はＣＭＯＳインバータであ
り、ＹＰ０〜ＹＰｎはプリデコードされたカラムアドレ
ス信号、ＹＤＳは冗長カラム選択信号である。以下、ど
のようにアドレス信号がプログラムされるかについて説
明する。

【００１０】各々のＮチャネルトランジスタ１３３〜１
３４のゲートには全てのプリデコードされたカラムアド
レス信号入力ＹＰ０〜ＹＰｎが各１本ずつ接続されてお
り、これらのドレインはヒューズ１３１〜１３２を通し
て同一ノードＡに接続されている。さらに、このノード
ＡにはＰチャネルトランジスタ１３５のドレインが接続
されている。Ｐチャネルトランジスタ１３５のゲートは
ＧＮＤに接続されているため、ノードＡにはＰチャネル
トランジスタ１３５を通じて常に電流が供給される。

【００１１】まず、通常状態においては、ヒューズ１３
１〜１３２は全てつながっている。このとき選択された
アドレス信号（ＹＰ０〜ＹＰｎのいずれか）が“Ｈ”と
なるため、Ｎチャネルトランジスタ１３３〜１３４のう
ちの１つは必ずオンする。この時、Ｐチャネルトランジ
スタ１３５のディメンジョンをＮチャネルトランジスタ
１３３〜１３４のディメンジョンより十分小さくしてお
けば、ノードＡは“Ｌ”に変化する。この信号はインバ
ータ１３６とこれに比し十分小さいディメンジョンを持
つインバータ１３７からなるラッチを通過し、冗長カラ
ム選択信号出力ＹＤＳは“Ｌ”となる。

【００１２】一方、アドレスＹＰ０に冗長ビット線１６
が使用されている場合、ヒューズ１３１が切断される。
従って、アドレスＹＰ０が選択された場合、ノードＡは
Ｐチャネルトランジスタ１３５の供給する電源により
“Ｈ”のままである。従って、冗長カラム選択信号出力
ＹＤＳは“Ｈ”となり、冗長性が選択される。

【００１３】図１４は図１１に示されるＩ／Ｏプログラ
ム回路２３０の構成を具体的に示したものであり、図に
おいて、１４１はヒューズ、２４２はＮチャネルトラン
ジスタ、１４３はＰチャネルトランジスタ、１４４はＣ
ＭＯＳインバータであり、冗長カラム選択信号ＹＤＳは
図１３のアドレスプログラム回路２２０の出力である冗
長カラム選択信号ＹＤＳ、ＩＯＳはＩ／Ｏ選択信号であ
る。Ｉ／Ｏが複数個ある場合、図１４の回路をＩ／Ｏの
数だけ用意して、各々のＩ／Ｏの選択，非選択を決定す
る。以下、どのようにＩ／Ｏ信号がプログラムされるか
について説明する。

【００１４】図１４において、Ｐチャネルトランジスタ
１４３は図１３の場合と同様にディメンジョンを十分小
さくしておく。冗長性が使用されていないＩ／Ｏについ
てはヒューズ１４１を切断することによって、図１３の
場合と同様の原理により、Ｉ／Ｏ選択信号出力ＩＯＳは
“Ｌ”となる。

【００１５】一方、冗長性が使用されているＩ／Ｏにつ
いては、ヒューズ１４１は切断されない。従って、冗長
性が選択されると、Ｎチャネルトランジスタ１４２のゲ
ートに入力されているアドレスプログラム回路２２０か
らの信号ＹＤＳが“Ｈ”となり、やはり図１３の場合と
同様の原理によりＩ／Ｏ選択信号出力ＩＯＳは“Ｈ”と
なる。

【００１６】

【発明が解決しようとする課題】従来の冗長回路は以上
のように構成されているので、欠陥のあるメモリセル
（欠陥ビット）を同一ブロック内の冗長カラムのみで置
換しなければならず、自由度が小さいという問題点があ
った。即ち、同一メモリセルブロック（１２０）内に欠
陥ビットを持つカラムが複数存在した場合、各ブロック
に設けた単数または複数の冗長カラムを用いるだけであ
ると、上記欠陥ビットを持つカラムの数が該冗長カラム
の数を越えた場合には、上記欠陥による不良を完全に排
除することができなかった。

【００１７】また、カラムの置換は１カラム単位で行わ
れるため、欠陥ビットを持つカラムが隣接して存在した
場合、多数のアドレスをプログラムしなければ欠陥によ
る不良を排除することができないが、この場合、例え
ば、プログラム用のヒューズについても該置換されるべ
きカラムの１カラムごとに必要なため、カラムヒューズ
のピッチも狭くなる等、その冗長アドレスのプログラム
のためのプログラム回路，及びその周辺回路は複雑とな
り、その冗長アドレスのプログラムが大変煩雑なものと
なるという問題点があった。

【００１８】この発明は上記のような問題点を解消する
ためになされたもので、欠陥ビットが特定のブロックに
集中した場合でも、欠陥ビットの完全な置換が可能であ
り、冗長アドレスのプログラムを効率よく行うことので
きる、冗長性の自由度の高い半導体記憶装置を得ること
を目的とする。

【００１９】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、複数のワード線、及び複数のビット線と、こ
れらの交点に位置するメモリセルからなるメモリセルブ
ロックを複数個有し、かつ各メモリセルの欠陥メモリセ
ルを冗長メモリセルで置換する冗長性回路を有する半導
体記憶装置において、任意のメモリセルブロック内の欠
陥のあるメモリセルの置換を、通常のメモリセルブロッ
クから独立した冗長メモリセルブロック内の冗長メモリ
セルで行うようにしたものである。

【００２０】またこの発明は、上記半導体記憶装置にお
いて、上記冗長メモリセルブロックは、その冗長ビット
線の信号を増幅するセンスアンプ、及び該冗長ビット線
に信号を書き込む書き込みドライバを独自に持つものと
したものである。

【００２１】またこの発明は、上記半導体記憶装置にお
いて、欠陥のあるメモリセルの置換を、複数のビット線
単位で行うようにしたものである。

【００２２】またこの発明は、上記半導体記憶装置にお
いて、欠陥のあるメモリセルの冗長メモリセルへの置換
を、複数のビット線単位で行う際、ブロックアドレス信
号，及びカラムアドレス信号を入力とし、置換すべき複
数の冗長ビットへの冗長カラム選択信号を出力するアド
レスプログラム回路と、上記カラムアドレス信号を入力
とし、該置換された冗長メモリセルのいずれかを選択す
るための下位カラムアドレス信号を出力するエンコーダ
手段とを備えたものである。

【００２３】またこの発明は、上記半導体記憶装置にお
いて、欠陥のあるメモリセルを含むビット線の非選択
と、そのビット線に付随したセンスアンプの非選択を、
同一のヒューズでプログラムできるようにしたものであ
る。

【００２４】

【作用】この発明においては、同一のブロック内で発生
した複数の欠陥ビットを、独立した冗長メモリセルブロ
ック内の複数本のビット線単位で置換できるから、特定
のブロックに集中した欠陥ビットの影響を排除すること
ができる。この際、従来と異なり、各ブロック内に冗長
ビットを設けるわけではないから、全体の冗長ビットの
数が膨大になることなく、あるブロック内で多くの欠陥
ビットが発生しても、これをすべて同時に置換すること
ができる。また、この際、カラムヒューズを設けるピッ
チが広くなるため、冗長アドレスのプログラムが容易に
なる。

【００２５】また、この発明においては、通常センスア
ンプの非活性化を、通常カラムの非選択と同一のヒュー
ズでプログラムすることができるから、独立した冗長メ
モリセルブロックを設けたことによっても冗長プログラ
ムが煩雑になることはない。

【００２６】

【実施例】

実施例１．以下、この発明の一実施例を図について説明
する。図１は本発明の一実施例による半導体記憶装置に
おける，メモリセルアレイのアドレス選択手段を示す構
成図であり、従来例の図１０における各ブロックに付随
した冗長メモリセル領域１１０に代えて、独立した冗長
メモリセル領域１３０を設けているのが特徴である。こ
の冗長メモリセル領域１３０内の任意の冗長カラム（図
３の７ａ，７ｂ，…，）は、通常メモリセル領域１２０
内の任意のブロック１２内の通常カラムと交換可能であ
る。この場合、選択されているブロックにかかわりなく
冗長ブロックを動作させる必要があるので、冗長ブロッ
クにはセンスアンプが付随しており、冗長性使用時には
通常ブロックのセンスアンプを非活性にするとともに、
冗長ブロックのセンスアンプを動作させる必要がある。

【００２７】図２は図１のうちの２１０の部分を、図３
は３１０の部分をより詳しく示したものである。図２に
おいて、通常カラム非選択回路４は１本ないし複数本の
カラムごとに１つ設ける必要があり、一般にＮカラムを
同時に置換する場合はＮカラムにつき１つの通常カラム
非選択回路４を設ければよい。以下、本実施例の動作を
図１〜図３について説明する。

【００２８】冗長性非選択の場合、図１に示される通常
メモリセル領域１２０に付随した回路３内の，図２に示
される通常カラム非選択回路４の出力４ａは、ハイイン
ピーダンスになる。該通常カラム非選択信号４ａは、セ
ンスアンプ制御回路２６に含まれる小ディメンジョンの
トランジスタによって“Ｈ”に充電されているため、通
常カラム非選択信号４ａは“Ｈ”のままである。従っ
て、上記回路３内のトランスファゲート１７には“Ｈ”
が入力し、カラムアドレス信号ＹＤで選択されたトラン
スファゲート１７によって通常カラムのビット線１５は
Ｉ／Ｏ線１３に接続される。冗長メモリセル領域１３０
の方はトランスファゲート，センスアンプともに不活性
状態となるので、データは出力されない。

【００２９】冗長性を選択している場合、冗長性を使用
しているカラムの通常カラム非選択回路４は、カラムア
ドレス信号ＹＤによって選択されない場合のその出力４
ａはハイインピーダンスのままであり、上記冗長性非選
択の場合と同じく、データは通常メモリセル領域１２０
から出力される。

【００３０】冗長性を使用しているカラムがカラムアド
レス信号ＹＤによって選択された場合、通常カラム非選
択回路４はその通常カラム非選択信号４ａとして、
“Ｌ”を出力する。この信号は十分強力なトランジスタ
により駆動されるため、該通常カラム非選択信号出力４
ａは“Ｌ”となる。従って、通常メモリセル領域１２０
に付随した上記回路３内のトランスファゲート１７には
“Ｌ”が入力し、このトランスファゲート１７がカラム
アドレス信号ＹＤで選択された場合も通常カラムのビッ
ト線１５とＩ／Ｏ線１３とは接続されず、通常メモリセ
ルのデータは出力されない。また、このときセンスアン
プ制御回路２６にも“Ｌ”が入力し、センスアンプ活性
化信号２６ａが“Ｌ”となり、センスアンプ２７の動作
も停止する。

【００３１】一方、冗長メモリセル領域１３０において
は、アドレス信号が、プログラムされた冗長性使用カラ
ムアドレス、及び冗長性使用ブロックアドレスと一致し
た場合、図３におけるアドレスプログラム回路２４０が
その出力２４０ａに“Ｈ”を出力する。この信号が冗長
メモリセル領域１３０に付随した回路７内のトランスフ
ァゲート１９に入力し、冗長ビット線１６が冗長Ｉ／Ｏ
線１４に接続され、冗長メモリセルが選択される。ここ
で、冗長メモリセルの置換が複数のカラム単位で行われ
る場合、アドレスプログラム回路２４０は該複数の冗長
カラムのすべてに対し冗長カラム選択信号ＳＢＳを出力
し、その内のどの冗長カラムが選択されているかを区別
しない。そこで、例えば上記アドレスプログラム回路２
４０が下位のカラムアドレス信号が異なるものを１つの
単位として置換するような場合には、プリデコードされ
たカラムアドレス信号を、図３のＹエンコーダ２６０に
よりエンコードし、エンコードされた下位カラムアドレ
ス信号２６０ａをトランスファゲート１９に入力するこ
とによって特定の１つのカラムのみを選択し、これに対
し、データの入出力を行うことができる。

【００３２】Ｉ／Ｏ信号線１３に出力されたデータは、
図３のスペアブロックセンスアンプ３７により増幅さ
れ、マルチプレクサ８を通じて冗長性を使用しているＩ
／Ｏのデータバス信号線２９に接続される。ここで、Ｉ
／Ｏ選択信号ＩＳＯの発生は、図３のＩ／Ｏプログラム
回路２５０によって行われる。アドレスが冗長性使用ア
ドレスと一致して、アドレスプログラム回路２４０がそ
の出力である冗長カラム選択信号ＳＢＳとして“Ｈ”を
出力すると、この信号がＩ／Ｏプログラム回路２５０に
入力され、このとき置換すべきＩ／ＯのＩ／Ｏ選択信号
ＩＳＯを“Ｈ”にし、これによりＩ／Ｏの選択が行われ
る。即ち、上記Ｉ／Ｏ選択信号ＩＳＯがマルチプレクサ
８に入力し、該マルチプレクサ８により、リードデータ
バス信号線２９，ライトデータバス信号線３０のうち
の、図１の通常メモリセル１２０の４つのブロックのう
ちの置換されるべきブロックに対応するものが選択され
て、これが、スペアブロックセンスアンプ３７、または
書き込みドライバ３８と接続される。

【００３３】図４は図２及び図３のトランスファゲート
１７，１９の構成を具体的に示したものであり、図にお
いて、４１〜４４はＮチャネルトランジスタ、４５〜４
８はＰチャネルトランジスタ、４０９，４１０はインバ
ータ、４１１，４１２はＮＡＮＤゲートである。本回路
の構成は、基本的に図１２に示した従来例のインバータ
のものと同等であるが、従来例ではアドレス信号につな
がるヒューズを切断することによってトランスファゲー
トを不活性にするのに対し、本実施例では通常カラム非
選択信号／ＣＮＥＤ）とアドレス信号ＹＤi ，ＹＤi+1
とのＮＡＮＤをとることで実現しているところが異なっ
ている。また、この例では２カラム単位の置換を想定し
ているため、トランスファゲート２個で１組となってい
る。このトランスファゲートは、図２で使用される場合
と図３で使用される場合とでは入力される信号が異なる
ので、それぞれの場合について簡単に動作を説明する。

【００３４】まず、図２においてトランスファゲート１
７として使用される場合、入力される信号はデコードさ
れたカラムアドレス信号ＹＤi 、ＹＤi+1 、及び通常カ
ラム非選択回路４から出力される通常カラム非選択信号
／ＣＮＥＤ（４ａ）である。カラムアドレス信号ＹＤi
、ＹＤi+1 は最下位のカラムアドレスＹ0 のみが異な
る連続したアドレスである。冗長性が選択されていると
きは、／ＣＮＥＤは“Ｌ”となり、この２アドレスのト
ランスファゲート１７の動作は禁止される。冗長性が選
択されていないときは、／ＣＮＥＤは“Ｈ”であり、こ
のときアドレスが選択されればトランスファゲート１７
が動作する。

【００３５】次に、図３においてトランスファゲート１
９として使用される場合、入力される信号はエンコード
された最下位カラムアドレス信号／Ｙ０Ｓ，Ｙ０Ｓ、及
びアドレスプログラム回路２４０から出力される冗長カ
ラム選択信号ＳＢＳである。冗長性が選択されていると
きは、冗長カラム選択信号ＳＢＳに“Ｈ”が出力され、
トランスファゲート１９の動作が可能となる。また、カ
ラムの集合であるカラムセット内のカラムの選択は、／
Ｙ０Ｓ，Ｙ０Ｓによって行われる。冗長性非選択のとき
はトランスファゲート１９の動作は禁止される。

【００３６】図５は図２に示される通常カラム非選択回
路４の構成を具体的に示したものであり、図において、
５１はヒューズ、５２は高抵抗、５３はＭＯＳキャパシ
タ、５４はＰチャネルトランジスタ、５５，５６，５７
はＮチャネルトランジスタ、５８はＣＭＯＳインバータ
であり、ＹＤi ，ＹＤi+1 はデコードされたカラムアド
レス信号、／ＣＮＥＤは通常カラム非選択信号である。
この回路では１本のヒューズ５１を切断することによ
り、通常カラムを非選択状態にするとともに、通常セン
スアンプも非選択状態にするようにプログラムが可能で
ある。以下、この回路について説明する。

【００３７】まず、通常状態、即ち、冗長性非選択の場
合、ヒューズ５１がつながっているので、図５における
ノードＡはＧＮＤレベルで、Ｎチャネルトランジスタ５
はオフしている。従って、入力されるカラムアドレス信
号ＹＤi ，ＹＤi+1 にかかわらず、通常カラム非選択信
号／ＣＮＥＤに接続された出力はハイインピーダンスと
なる。前述のように、通常カラム非選択信号／ＣＮＥＤ
は“Ｈ”に充電されているため、カラムアドレスＹＤi
またはＹＤi+1 が選択されても、／ＣＮＥＤは“Ｈ”の
ままである。

【００３８】一方、冗長性選択状態では通常のカラムを
非選択にする必要があり、この場合、ヒューズ５１が切
断される。電源電圧の上昇の度合が緩やかな場合は高抵
抗５２の電流によって、また上昇の度合が急な場合はＭ
ＯＳキャパシタ５３による容量結合によって、ノードＡ
は“Ｈ”に向かって上昇し、Ｐチャネルトランジスタ５
４，ＣＭＯＳインバータ５８で構成される正帰還回路に
よって、完全な“Ｈ”電圧まで到達する。従って、Ｎチ
ャネルトランジスタ５５がＯＮし、ノードＢがＧＮＤレ
ベルになるため、カラムアドレスＹＤi またはＹＤi+1
のいずれかが選択されて“Ｈ”となると、通常カラム非
選択信号／ＣＮＥＤは“Ｌ”となる。

【００３９】このように、この回路は置換すべきカラム
に対応するヒューズ５１を切断することにより、置換す
べきカラムが選択された場合にのみ、通常カラム非選択
信号４ａ（／ＣＮＥＤ）を“Ｌ”にする。このとき、図
４に示されている通り、カラムアドレス信号ＹＤと、通
常カラム非選択信号／ＣＮＥＤとのＮＡＮＤがとられて
いるので、通常カラムは非選択となる。それと同時に、
通常カラム非選択信号／ＣＮＥＤを用いてセンスアンプ
２７の動作を制御する信号を作り、通常カラム非選択信
号４ａ（／ＣＮＥＤ）が“Ｌ”の時にセンスアンプ２７
を非活性にすることが可能である。

【００４０】このように、通常センスアンプ２７の非活
性化を、通常カラムの非選択（信号４ａ（／ＣＮＥＤ信
号）による）と同一のヒューズでプログラムすることが
できるため、独立した冗長ブロックを設けることによっ
て冗長プログラムが煩雑になるということはないもので
ある。

【００４１】図６は図３に示されるアドレスプログラム
回路２４０の構成を具体的に示したものであり、図にお
いて、６１〜６４はヒューズ、６５〜６８はＮチャネル
トランジスタ、６９はＰチャネルトランジスタ、６１
０，６１１はＣＭＯＳインバータであり、ＹＰ０〜ＹＰ
ｎはプリデコードされたカラムアドレス信号、ＺＰ０〜
ＺＰｎはプリデコードされたブロックアドレス信号、Ｓ
ＢＳは冗長カラム選択信号を示している。

【００４２】この図６の回路の動作は基本的に、図１１
の回路中に含まれる，図１３に示した従来例のアドレス
プログラム回路の動作と同等であるが、従来例ではカラ
ムアドレス信号だけがプログラムできたのに対し、本実
施例ではカラムアドレスＹＰに加えてブロックアドレス
ＺＰもプログラムでき、任意のブロックのカラムを置換
可能である。また、冗長カラムのセットを複数個用意す
る場合は、それと同数のアドレスプロクラム回路を設
け、各々のアドレスプログラム回路のヒューズを置換す
べきアドレスに対応して切断することによりプログラム
することができる。

【００４３】図７は図３に示されるＩ／Ｏプログラム回
路２５０の構成を具体的に示した図であり、図におい
て、７１〜７３はヒューズ、７４〜７６はＮチャネルト
ランジスタ、７７はＰチャネルトランジスタ、７８はＣ
ＭＯＳインバータであり、ＳＢＳ１〜ＳＢＳｎは図６の
アドレスプログラム回路２４０の出力である冗長カラム
選択信号を、ＳＩＯはＩ／Ｏ選択信号を示している。

【００４４】この回路の動作も基本的には、図１１の回
路中に含まれる，図１４に示した従来例のＩ／Ｏプログ
ラム回路２２０の動作と同等であるが、従来例では各ブ
ロックごとにＩ／Ｏプログラム回路２３０が設けられて
いたのに対し、本実施例１では冗長メモリセルブロック
１３０が独立しているため、Ｉ／Ｏプログラム回路２５
０は全ブロックに対し１セット（１つ）でよい。例えば
Ｉ／Ｏが４本ある場合には図７のＩ／Ｏプログラム回路
２５０を４セット設ければよく、各冗長カラムのアドレ
スプログラム回路２４０の出力ＳＢＳに対応する４本の
ヒューズのうち、そのカラムが置換すべきＩ／Ｏに対応
するヒューズのみを残し、他の３本を切断することによ
り、出力Ｉ／Ｏをプログラムすることができる。

【００４５】図８は図３に示されるＹエンコーダ２６０
の構成を具体的に示した図であり、図において、８１，
８２はＣＭＯＳＮＯＲゲート、ＹＰ０〜ＹＰ２ｎ＋１は
プリデコードされたカラムアドレス信号である。図８の
例では冗長カラムは２本１セットであり、プリデコード
信号から最下位アドレスをエンコードし、得られた最下
位アドレス／Ｙ０Ｓ，Ｙ０Ｓ）によって冗長カラム内の
どちらのカラムが選択されているかを判断する。

【００４６】このように本実施例１の半導体記憶装置で
は、複数の冗長メモリセルを有する冗長メモリセルブロ
ック１３０を、通常のメモリセルブロック１２０と独立
して設け、複数の欠陥ビットが発生した場合にも、これ
を該冗長メモリセルブロック３０内の複数の冗長カラム
単位で置換できるようにしたので、該冗長メモリセルブ
ロック内には、従来のように、各通常メモリセルブロッ
ク内に冗長メモリセルを設ける場合と異なり、全体の冗
長ビット数が膨大になることなく、多くの冗長ビットを
設けることができる。従って、特定のブロックに集中し
た欠陥ビットの完全な置換が可能であり、冗長性使用に
よるデバイスの救済率を高めることができる。

【００４７】また、この際、従来のように、各通常メモ
リセルブロック内に冗長メモリセルを設ける場合に比
し、カラムヒューズを設けるピッチが広くなるため、冗
長アドレスのプログラムが容易になる。

【００４８】さらに、通常センスアンプ２７の非活性化
を、通常カラムの非選択と同一のヒューズで、即ち、通
常カラム非選択信号４ａ（／ＣＮＥＤ）でプログラムす
ることができるから、独立した冗長メモリセルブロック
１２０を設けたことによっても冗長プログラムが煩雑に
なることはない。

【００４９】なお、上記実施例では読み出し動作につい
て説明したが、書き込み動作についてもセンスアンプ３
７の代わりに書込みドライバ３８を用いて行うことによ
り、読み出しの場合と全く同様に、冗長回路を作用させ
ることができるものである。

【００５０】

【発明の効果】以上のように、この発明にかかる半導体
記憶装置によれば、複数の冗長メモリセルを有する冗長
メモリセルブロックを、通常のメモリセルブロックと独
立して設け、複数の欠陥ビットが発生した場合にも、こ
れを該冗長メモリセルブロック内の複数の冗長カラム単
位で置換できるようにしたので、該冗長メモリセルブロ
ック内には、各通常メモリセルブロック内に冗長メモリ
セルを設ける場合と異なり、全体の冗長ビット数が膨大
になることなく、多くの冗長ビットを設けることがで
き、従って、多くの欠陥ビットが特定のメモリセルブロ
ックに集中した場合でも、冗長性使用によるデバイスの
救済が可能であり、歩留りが向上するという効果があ
る。

【００５１】また、この発明によれば、通常センスアン
プの非活性化を、通常カラムの非選択と同一のヒューズ
でプログラムすることができるため、独立した冗長ブロ
ックを設けることによって冗長プログラムが煩雑になる
ことはないものとなる。

【図面の簡単な説明】

【図１】この発明の一実施例による冗長性回路を含む半
導体記憶装置の構成図である。

【図２】図１に示す構成のうち、通常メモリセルの選択
に関する部分の詳細な構成図である。

【図３】図１に示す構成のうち、冗長メモリセルの選択
に関する部分の詳細な構成図である。

【図４】この発明の一実施例による冗長性回路を含む半
導体記憶装置の構成要素の１つであるトランスファゲー
トの一例を示す図である。

【図５】この発明の一実施例における冗長性回路の構成
要素の１つである通常カラムの非選択回路の一例を示す
図である。

【図６】この発明の一実施例における冗長性回路の構成
要素の１つであるアドレスプログラム回路の一例を示す
図である。

【図７】この発明の一実施例における冗長性回路の構成
要素の１つであるＩ／Ｏプログラム回路の一例を示す図
である。

【図８】この発明の一実施例における冗長性回路の構成
要素の１つであるＹエンコーダ回路の一例を示す図であ
る。

【図９】一般的な半導体記憶装置の構成図である。

【図１０】従来の冗長性回路を含む半導体記憶装置の構
成図である。

【図１１】図１０に示す構成のうち、通常メモリセルと
冗長メモリセルの選択に関する部分の詳細な構成図であ
る。

【図１２】従来の冗長性回路を含む半導体記憶装置の構
成要素の１つであるトランスファーゲートの一例を示す
図である。

【図１３】従来の冗長性回路を含む半導体記憶装置の構
成要素の１つであるアドレスプログラム回路の一例を示
す図である。

【図１４】従来の冗長性回路を含む半導体記憶装置の構
成要素の１つであるＩ／Ｏプログラム回路の一例を示す
図である。

【符号の説明】

１２０メモリセル領域１２メモリセルブロック１００トランスファゲート，センスアンプな
どを含む回路３００データバス信号線１５通常ビット線１７トランスファゲート１３Ｉ／Ｏ線１６冗長ビット線ＺＤ，ＹＤ入力アドレス信号２２０アドレスプログラム回路１９トランスファゲート１４冗長Ｉ／Ｏ線１８トランスファゲート１２１ヒューズ１２２高抵抗１２３，１２４Ｎチャネルトランジスタ１２５，１２６Ｐチャネルトランジスタ１２７ＣＭＯＳインバータＢＬ，／ＢＬビット線対ＩＯ，／ＩＯＩ／Ｏ線対ＹＤデコードされたカラムアドレス信号１３１，１３２ヒューズ１３３，１３４Ｎチャネルトランジスタ１３５Ｐチャネルトランジスタ１３６，１３７ＣＭＯＳインバータＹＰ０〜ＹＰｎプリデコードされたカラムアドレス信
号ＹＤＳ冗長カラム選択信号１４１ヒューズ１４２Ｎチャネルトランジスタ１４３Ｐチャネルトランジスタ１４４ＣＭＯＳインバータＹＤＳ冗長カラム選択信号ＩＯＳＩ／Ｏ選択信号１２０通常メモリセル領域１３０冗長メモリセル領域２３０Ｉ／Ｏプログラム回路２４０アドレスプログラム回路２５０Ｉ／Ｏプログラム回路２６０Ｙエンコーダ４１〜４４Ｎチャネルトランジスタ４５〜４８Ｐチャネルトランジスタ４０９，４１０インバータ４１１，４１２ＮＡＮＤゲート５１ヒューズ５２高抵抗５３ＭＯＳキャパシタ５４Ｐチャネルトランジスタ５５，５６，５７Ｎチャネルトランジスタ５８ＣＭＯＳインバータＹＤi ，ＹＤi+1 デコードされたカラムアドレス信号／ＣＮＥＤ通常カラム非選択信号６１〜６４ヒューズ６５〜６８Ｎチャネルトランジスタ６９Ｐチャネルトランジスタ６１０，６１１ＣＭＯＳインバータＹＰ０〜ＹＰｎプリデコードされたカラムアドレス
信号ＺＰ０〜ＺＰｎプリデコードされたブロックアドレ
ス信号ＳＢＳ冗長カラム選択信号７１〜７３ヒューズ７４〜７６Ｎチャネルトランジスタ７７Ｐチャネルトランジスタ７８ＣＭＯＳインバータＳＢＳ１〜ＳＢＳｎ冗長カラム選択信号ＳＩＯＩ／Ｏ選択信号８１，８２ＣＭＯＳＮＯＲゲートＹＰ０〜ＹＰ２ｎ＋１プリデコードされたカラムアド
レス信号

【手続補正書】

【提出日】平成５年１１月１６日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００４

【補正方法】変更

【補正内容】

【０００４】図１１は図１０のうちの２００の部分をよ
り詳しく示したものである。まず、図１１に基づいて、
欠陥のあるビット線を置換する動作について説明する。
通常はアドレス信号（ブロックアドレス，カラムアドレ
ス信号ＺＤ，ＹＤ）が入力すると、アドレスが一意的に
選択されて、各Ｉ／Ｏについて通常ビット線１５に接続
されたトランスファゲート１７のうちの１個に“Ｈ”が
入力することにより、そのトランスファゲート１７が開
き、複数のビット線１５のうち１本がＩ／Ｏ線１３に接
続される。ところが、あるビット線１５が欠陥を持ち、
冗長ビット線１６をを使用している場合、通常カラム非
選択用ヒューズ（図１２の１２１に対応）を切断するこ
とによって上記欠陥ビット線１５に対応するトランスフ
ァゲート１７を非選択状態にする。そして、アドレスプ
ログラム用ヒューズ（図１３の１３１〜１３２に対応）
を切断することによって、入力アドレス信号ＺＤ，Ｙ
Ｄが欠陥のあるビット線のアドレスと一致すると、アド
レスプログラム回路２２０が“Ｈ”を出力する。この出
力は冗長ビット線１６に接続されたトランスファゲート
１９に入力され、冗長ビット線１６が冗長Ｉ／Ｏ線１４
に接続される。また、各Ｉ／Ｏ線１３と冗長Ｉ／Ｏ線１
４との間にもトランスファゲート１８が設けられてお
り、冗長ビット線１６を使用しているＩ／Ｏに対応する
トランスファゲート１８にＩ／Ｏプログラム回路２３０
が出力した“Ｈ”信号が入力し、冗長Ｉ／Ｏ線１４は冗
長ビット線１６を使用しているＩ／ＯのＩ／Ｏ線１３に
接続される。このようにして冗長ビット線が選択され
る。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１３

【補正方法】変更

【補正内容】

【００１３】図１４は図１１に示されるＩ／Ｏプログラ
ム回路２３０の構成を具体的に示したものであり、図に
おいて、１４１はヒューズ、１４２はＮチャネルトラン
ジスタ、１４３はＰチャネルトランジスタ、１４４はＣ
ＭＯＳインバータであり、冗長カラム選択信号ＹＤＳは
図１３のアドレスプログラム回路２２０の出力である冗
長カラム選択信号ＹＤＳ、ＩＯＳはＩ／Ｏ選択信号であ
る。Ｉ／Ｏが複数個ある場合、図１４の回路をＩ／Ｏの
数だけ用意して、各々のＩ／Ｏの選択，非選択を決定す
る。以下、どのようにＩ／Ｏ信号がプログラムされるか
について説明する。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００３２

【補正方法】変更

【補正内容】

【００３２】冗長Ｉ／Ｏ信号線１４に出力されたデータ
は、図３のスペアブロックセンスアンプ３７により増幅
され、マルチプレクサ８を通じて冗長性を使用している
Ｉ／Ｏのデータバス信号線２９に接続される。ここで、
Ｉ／Ｏ選択信号ＩＳＯの発生は、図３のＩ／Ｏプログラ
ム回路２５０によって行われる。アドレスが冗長性使用
アドレスと一致して、アドレスプログラム回路２４０が
その出力である冗長カラム選択信号ＳＢＳとして“Ｈ”
を出力すると、この信号がＩ／Ｏプログラム回路２５０
に入力され、このとき置換すべきＩ／ＯのＩ／Ｏ選択信
号ＩＳＯを“Ｈ”にし、これによりＩ／Ｏの選択が行わ
れる。即ち、上記Ｉ／Ｏ選択信号ＩＳＯがマルチプレク
サ８に入力し、該マルチプレクサ８により、リードデー
タバス信号線２９，ライトデータバス信号線３０のうち
の、図１の通常メモリセル１２０の４つのブロックのう
ちの置換されるべきブロックに対応するものが選択され
て、これが、スペアブロックセンスアンプ３７、または
書き込みドライバ３８と接続される。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００３３

【補正方法】変更

【補正内容】

【００３３】図４は図２及び図３のトランスファゲート
１７，１９の構成を具体的に示したものであり、図にお
いて、４１〜４４はＮチャネルトランジスタ、４５〜４
８はＰチャネルトランジスタ、４９，５０はインバー
タ、４０ａ，４０ｂはＮＡＮＤゲートである。本回路の
構成は、基本的に図１２に示した従来例のトランスファ
ゲートと同等のものであるが、従来例ではアドレス信号
につながるヒューズを切断することによってトランスフ
ァゲートを不活性にするのに対し、本実施例では通常カ
ラム非選択信号／ＣＮＥＤ）とアドレス信号ＹＤi ，Ｙ
Ｄi+1 とのＮＡＮＤをとることで実現しているところが
異なっている。また、この例では２カラム単位の置換を
想定しているため、トランスファゲート２個で１組とな
っている。このトランスファゲートは、図２で使用され
る場合と図３で使用される場合とでは入力される信号が
異なるので、それぞれの場合について簡単に動作を説明
する。

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図１２

【補正方法】変更

【補正内容】

【図１２】

Claims

【特許請求の範囲】

【請求項１】複数のワード線、及び複数のビット線
と、これらの交点に位置する複数のメモリセルをそれぞ
れ有する複数のメモリセルブロックと、上記複数のうちの任意のメモリセルブロック内の欠陥メ
モリセルと置換をすることができるよう、上記複数のメ
モリセルブロックから独立して設けられた，複数の冗長
メモリセルを有する冗長メモリセルブロックと、上記欠陥のあるメモリセルを、上記冗長メモリセルブロ
ックの冗長ビットと置換する冗長性回路とを備えたこと
を特徴とする半導体記憶装置。
【請求項２】請求項１記載の半導体記憶装置におい
て、上記冗長メモリセルブロックはその冗長ビット線の信号
を増幅するセンスアンプ、及び該冗長ビット線に信号を
書き込む書き込みドライバを独自に持つものであること
を特徴とする半導体記憶装置。
【請求項３】請求項１または２に記載の半導体記憶装
置において、上記欠陥のあるメモリセルの冗長メモリセルへの置換
を、複数本のカラムごとに１つ設けた通常カラム非選択
回路により、複数のビット線単位で行うことを特徴とす
る半導体記憶装置。
【請求項４】請求項３に記載の半導体記憶装置におい
て、上記欠陥のあるメモリセルの冗長メモリセルへの置換
を、複数のビット線単位で行う際、ブロックアドレス信
号，及びカラムアドレス信号を入力とし、置換すべき複
数の冗長ビットへの冗長カラム選択信号を出力するアド
レスプログラム回路と、上記カラムアドレス信号を入力とし、該置換された冗長
メモリセルのいずれかを選択するための下位カラムアド
レス信号を出力するエンコーダ手段を備えたことを特徴
とする半導体記憶装置。
【請求項５】請求項１ないし４のいずれかに記載の半
導体記憶装置において、上記欠陥のあるメモリセルを含むビット線の非選択と、
そのビット線に付随したセンスアンプの動作の非選択と
を、同一のヒューズでプログラムできることを特徴とす
る半導体記憶装置。