JP2711177B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置に関し、特に冗長性回路の
改良に関するものである。

〔従来の技術〕

従来の冗長性回路としては、半導体記憶装置の欠陥が
あったワード線又はビット線を、線単位で置換する形式
の冗長性回路があった。第２図はこのうちワード線と置
換するタイプの冗長性回路を有する半導体装置記憶装置
のレイアウトパターンを示す図である。

まず第２図に基づいて、欠陥のあるワード線を置換す
る動作について説明する。

通常はアドレス信号がデコーダに入力すると、アドレ
スが一意的に選択されて、通常セル領域内の一本の通常
ワード線が“H"に立ち上がる。ところが、あるワード線
が欠陥を持ち冗長ワード線を使用している場合、冗長性
選択回路が“H"を出力する。そして入力アドレス信号が
欠陥のあるワード線のアドレスと一致すると、置換アド
レスプログラム回路も“H"を出力する。冗長性選択回路
と置換アドレスプログラム回路の出力は共にNAND回路に
入力し、更にインバータに入力して、“H"出力を得る。
このインバータ出力は冗長ワード線に接続されているの
で、冗長ワード線が“H"に立ち上がる。同時にNAND出力
はデコーダにも入力する。冗長ワード線を選択する場
合、当該アドレスの通常ワード線の方は非選択状態にす
る必要がある。従って、このNAND出力を利用して、デコ
ーダ全体を不活性にして通常ワード線が立ち上がらない
ようにしている。

第３図は第２図の冗長性選択回路を具体的に示したも
のであり、図において、１はヒューズ、３は高抵抗、５
はMOSキャパシタ、7,8はＰチャネルトランジスタ、19は
Ｎチャネルトランジスタである。

まず通常状態、即ち冗長性非選択の場合、ヒューズ１
がつながっているので、出力はGNDレベルで、第２図のN
ADNゲートには“L"が入力され、冗長ワード線は立ち上
がらない。

一方、冗長性選択状態ではヒューズ１が切断されてい
る。電源が投入されると、電源電圧の上昇の度合いが緩
やかな場合は高抵抗３の電流によって、また上昇の度合
いが急な場合はMOSキャパシタ５による容量結合によっ
て、出力のノードは“H"に向かって上昇し、トランジス
タ7,8,19で構成される正帰還回路によって、完全な“H"
電圧まで到達する。

このようにして冗長性選択回路は冗長性非選択時には
“L"を、また冗長性選択時には“H"を出力する。

次に第４図を用いて置換アドレスプログラム回路の動
作について説明する。図中、第３図と同一符号は同一ま
たは相当部分を示し、ヒューズ1,高抵抗3,MOSキャパシ
タ5,Pチャネルトランジスタ7,8、及びＮチャネルトラン
ジスタ19により構成された回路部と、ヒューズ2,高抵抗
4,MOSキャパシタ6,Pチャネルトランジスタ13,14、及び
Ｎチャネルトランジスタ24で構成された回路部は、第３
図の冗長性選択回路と回路構成が同一で同じ機能を持っ
ているから、第３図の出力に当たる第４図のヒューズ1,
2につながるノードは、ヒューズがつながっていると
“L"電位を持ち、ヒューズが切断されていると“H"電位
を持つ。

この第４図に示されるものは２アドレス信号、例えば
X0,X1のプログラム回路である。以下、どのようにして
アドレス信号X0,X1がプログラムされるかを説明する。

まず信号を定義する。X0X1を、X0＝“H",X1＝“H"の
時、X0X1＝“H"となるプリデコード信号とする。以下同
様にX0＝“H",X1＝“L"のときX0▲▼＝“H"、X0＝
“L",X1＝“H"のとき▲▼X1＝“H"、X0＝“L",X1＝
“L"のとき▲▼＝“H"とする。X0X1,X0▲
▼，▲▼X1及び▲▼は上記の条件以外の時
“L"とする。入力１にX0X1、入力２にX0▲▼、入力
３に▲▼X1、入力４に▲▼が接続されてい
るとする。ヒューズ１及びヒューズ２共に接続の場合、
入力１のみが出力に接続されるので、出力にはX0X1信号
が現れる。この出力は第２図のNANDとインバータを介し
て、冗長ワード線に接続されているので、X0X1が“H"の
とき、冗長ワード線が“H"に立ち上がることになる。し
たがって、X0＝“H",X1＝“H"の時、冗長ワード線が選
択されることから、X0＝X1＝“H"というアドレスがヒュ
ーズ1,2によってプログラムされたことになる。

同様にしてヒューズ１が切断、ヒューズ２が接続の場
合、入力２が出力に接続されるのでX0▲▼＝“H"す
なわち、X0＝“H",X1＝“L"というアドレスがプログラ
ムされ、ヒューズ１が接続、ヒューズ２が切断の場合、
X0＝“L",X1＝“H"というアドレスがプログラムされ、
最後にヒューズ１及びヒューズ２共に切断の場合、X0＝
“L",X1＝“L"というアドレスがプログラムされる。

多くの場合、ワード線を選択するためのアドレス信号
は多数あり上記のような２本のヒューズによるプログラ
ムではすまないので、その場合は第４図の置換アドレス
プログラム回路を複数個用意し、各々の出力を第２図の
NANDゲートに入力している。

〔発明が解決しようとする課題〕

従来の冗長性回路を有する半導体記憶装置は以上のよ
うに構成されているので、欠陥のあるメモリセル（欠陥
ビット）をワード線あるいはビット線単位で置換して救
済しなければならず、欠陥ビットが周囲へ影響を与える
という問題点があった。すなわち欠陥ビットがあると、
実際には当該ビットのみならず、その近辺のビットにも
影響を与えていることがあり、当該欠陥ビットをワード
線あるいはビット線単位で置換するだけでは欠陥による
不良を完全に排除することができなかった。

この発明は上記のような問題点を解消するためになさ
れたもので、欠陥ビットの影響による該欠陥ビット周囲
の微細欠陥部も置換することのできる半導体記憶装置を
得ることを目的とする。

〔課題を解決するための手段〕

この発明に係る半導体記憶装置は、複数のワード線及
びビット線と、これらの交点に位置するメモリセルから
なるメモリセルアレイと、上記メモリセルに記憶されて
いる情報を増幅して出力するためのセンスアンプとを有
し、上記メモリセルの欠陥セルを冗長メモリのセルと置
換する冗長性手段を有する半導体記憶装置において、上
記冗長性手段を、複数のメモリセルからなる冗長ブロッ
ク領域であって、上記センスアンプに接続され、かつ該
センスアンプに対して上記メモリセルアレイと対称の位
置に配置され、上記センスアンプの非連続的な読み出し
動作によって上記冗長ブロック領域を複数のブロックに
分割されたものとなっており、欠陥のあるメモリセルの
置換をブロック単位で行なうものとしたものである。

〔作用〕

この発明においては、複数のビットからなる冗長ブロ
ック領域を設け、欠陥ビットをそれを覆う複数のビット
からなるブロック単位で置換するようにしたから、欠陥
ビットの周囲の微細欠陥による影響が排除される。

また冗長ブロック領域をセンスアンプに対してメモリ
セルアレイと対称の位置に配置し、メモリセルアレイと
は別のビット線を用いてセンスアンプに接続するよう構
成したから、ワード線より短い単位で置換することがで
きるので置換効率を上げることができる。

〔実施例〕

以下、この発明の一実施例を図について説明する。

第１図は本発明の一実施例による冗長ブロック領域を
含む半導体記憶装置のブロック構成図を示し、本発明で
は、冗長ワード線または冗長ビット線の代わりに複数の
ビットからなる冗長メモリセル（ブロック）領域を有
し、置換アドレスプログラム回路はブロックアドレスを
記憶する。従ってブロックアドレスに不要な下位アドレ
スはプログラムされない。また冗長ブロックには制御信
号として、置換アドレスプログラム回路と冗長性選択回
路の出力の和が入力する。一方通常メモリセル領域には
その反転データが入力し、冗長ブロックと通常メモリセ
ル領域とのいずれか一方のみのデータがセンスアンプに
入力するように構成されている。

なお冗長性選択回路、及び置換ブロックアドレスプロ
グラム回路の回路構成は第３図、及び第４図のものと同
様のものである。

次に実施例の動作を第１図に基づいて説明する。冗長
性非選択の場合、従来例と同様に冗長性選択回路は“L"
を出力し、NAND出力は“H"になる。通常メモリセル領域
の方はデコーダ，センスアンプともに活性信号のレベル
が“H"となり活性状態となる。従ってアドレス信号が入
力すると、Ｘアドレスがデコーダ部でデコードされて通
常ワード線を選択し、ワード線が“H"に立ち上がりビッ
ト線にデータが読み出される。Ｙアドレスはセンスアン
プ部でデコードされて、通常ビット線につながる１個の
センスアンプ及びトランスファゲートを選択し、ビット
線からデータを読み出し増幅する。冗長ブロック領域の
方はデコーダ，センスアンプ共に不活性状態となるので
データは出力されない。

冗長性選択の場合、冗長性選択回路は“H"を出力す
る。ここでアドレス信号がプログラムされた置換ブロッ
クアドレスと一致しなかった場合、置換ブロックアドレ
スプログラム回路は“L"を出力し、それを受けてNAND出
力は“H"になり上記冗長性非選択の場合と同じくデータ
は通常メモリセル領域から出力される。

アドレス信号がプログラムされた置換ブロックアドレ
スと一致した場合、置換ブロックアドレスプログラム回
路は“H"を出力し、それを受けてNAND出力は“L"にな
る。通常メモリセル領域の方はデコーダ，センスアンプ
共に活性信号のレベルが“L"となり不活性状態となり、
従ってデータは出力されない。冗長ブロック領域の方は
デコーダ，センスアンプ共に活性信号のレベルは“H"と
なり活性状態となる。ブロック内アドレス選択に必要な
下位アドレスが入力すると、通常メモリセル領域と同様
に、Ｘアドレスがデコーダ部でデコードされて冗長ブロ
ック領域のワード線を選択し、ワード線が“H"に立ち上
がりビット線にデータが読み出される。Ｙアドレスはセ
ンスアンプ部でデコードされて、冗長ブロック領域のビ
ット線につながる１個のセンスアンプ及びトランスファ
ゲートを選択し、ビット線からデータを読み出し増幅す
る。

本発明では、通常メモリセル領域と冗長ブロック領域
の選択を、センスアンプと接続するトランスファゲート
のON/OFFで決定しているので、通常メモリセル領域に複
数のセンスアンプを備えている場合、センスアンプ毎に
異なったアドレスを持つブロックを置換することができ
る。

第５図，第６図を用いて詳述すると、第５図は通常メ
モリセル領域と冗長ブロック領域の選択回路周辺部の回
路構成図であり、１つのセンスアンプを中心とした場合
を示している。図に示すように、メモリセルよりデータ
が読み出されるビット線と、そのデータを増幅するセン
スアンプとの接続は、まずビット線がＹデコーダ信号に
よってON/OFFするMOSトランジスタを介してI/O線に接続
する。これらのMOSトランジスタのうちのいずれをONす
るかによって読み出すべきメモリセルのＹアドレスを選
択している。MOSトランジスタのゲートに入力している
信号は通常メモリセル側と冗長メモリセル側で同じであ
り、通常メモリセル領域と冗長ブロック領域で同じＹア
ドレスのビット線が選択され、I/O線に接続される。次
にI/O線をトランスファゲートを介してセンスアンプに
接続する。トランスファゲートへの入力信号は、置換ブ
ロックアドレスプログラム回路出力と冗長性選択回路の
２信号を入力として持つNANDゲートの出力とその反転信
号である。これらの信号は通常メメリセル側と冗長メモ
リセル側で互いに相補的に入力されており、通常メモリ
セル領域又は冗長ブロック領域のいずれか一方のみのI/
O線がセンスアンプに接続されている。

以上のような構成になっているので、置換は各センス
アンプに対応した置換ブロックアドレスプログラム回路
にプログラムされたブロックのみ行うことが可能で、従
来例のようにワード線単位での置換またはビット線単位
での置換のように特定のロウ・アドレスまたはカラム・
アドレスにとらわれることはない。

第６図は１つのメモリセルアレイに４つのセンスアン
プが備わっている場合のブロック構成図を示し、図示さ
れていないが実際には、各センスアンプに、置換ブロッ
クアドレスプログラム回路出力と冗長性選択回路出力と
を入力とするNANDゲート出力が入力している。この場合
センスアンプが４つあるので置換ブロックアドレスプロ
グラム回路も４つ備わっている。また第５図で説明した
ように、冗長ブロックによる置換はセンスアンプ毎に所
定のブロックアドレスを救済することから、第６図の場
合４つの独立したブロックを置換する構成となってい
る。ワード線はメモリセルアレイを横断して走っている
が、４つの独立した冗長ブロックによって置換が行われ
るため、欠陥ビットの周辺は冗長ブロックによって置換
されるがそれ以外の部分は置換されず、正常ワード線と
して使用される、即ち同一ワード線に接続されたメモリ
セルに複数箇所にわたって欠陥ビットが存在していて
も、欠陥を有するもののみが置換され他の正常なメモリ
セルはそのまま使用されることとなる。従って従来の方
法でブロック置換しようとすると１つのブロック・アド
レスしか救済できなかったところを、４ヶ所独立して救
済できるようになった。

更に第７図に冗長ブロックを通常メモリセル領域と隣
接して形成した例を示す。この例では、第１図の実施例
の構成をセンスアンプに対して対称に２つ形成したもの
で、まず第１図と同様センスアンプに対して上側に通常
メモリセル領域、下側に冗長ブロックの第１の組と新し
くセンスアンプに対して下側に通常メモリセル領域、上
側に冗長ブロックの第２の組の２組がある。第１の組の
通常メモリセル領域と第２の組の冗長ブロック領域を隣
接しておりビット線も共有している。同様にして、第２
の組の通常メモリセル領域と第１の組の冗長ブロック領
域は隣接しておりビット線も共有している。

第１及び第２の通常メモリセル領域と第１及び第２の
冗長ブロック領域とがセンスアンプに対して反対側に配
置されるという構成は第１図のものから変わっていな
い。従って欠陥ビット救済のための置換は、センスアン
プに対して通常メモリセル領域とは反対側の冗長ブロッ
ク領域によって行われる。

通常メモリセル領域と冗長ブロンク領域を第７図のよ
うに構成することによって、通常メモリセル領域はビッ
ト線の長さを短縮し、メモリセルからビット線への読み
出し時間を短縮できる。また冗長ブロック領域を周辺回
路領域ではなく通常メモリセル領域に形成できるという
利点がある。

なお、上記実施例では読み出し動作について説明した
が、書き込みについてもセンスアンプの代わりにライト
ドライバを用いて説明を行なうことで、読み出しの場合
と全く同様に冗長性回路は作用する。

〔発明の効果〕

以上のように、この発明に係る半導体記憶装置によれ
ば、複数のワード線及びビット線と、これらの交点に位
置するメモリセルからなるメモリセルアレイと、上記メ
モリセルに記憶されている情報を増幅して出力するため
のセンスアンプとを有し、上記メモリセルの欠陥セルを
冗長メモリのセルと置換する冗長性手段を有する半導体
記憶装置において、上記冗長性手段を、複数のメモリセ
ルからなる冗長ブロック領域であって、上記センスアン
プに接続され，かつ該センスアンプに対して上記メモリ
セルアレイと対称の位置に配置され、上記センスアンプ
の非連続的な読み出し動作によって上記冗長ブロック領
域を複数のブロックに分割されたものとなっており、欠
陥のあるメモリセルの置換をそれを覆う複数のメモリセ
ルからなるブロック単位で行なうものとしたので、欠陥
メモリセルの周囲の微細欠陥による影響が排除でき、信
頼性の高いデバイスが得られるとともに、センスアンプ
とメモリセルアレイ間のビット線の長さが短縮され動作
時間の短縮を図ることができるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による冗長性回路を含む半
導体記憶装置の構成図、第２図は従来の冗長性回路を含
む半導体記憶装置の構成図、第３図は冗長性回路の構成
要素の１つである冗長性選択回路の一例を示す図、第４
図は冗長性回路の構成要素の１つである置換アドレスプ
ログラム回路の一例を示す図、第５図はこの発明の一実
施例による半導体記憶装置の通常メモリセル領域と冗長
ブロック領域の選択回路周辺部の回路構成図、第６図は
この発明の一実施例による半導体記憶装置の冗長性回路
が救済すべき１つの通常メモリセル領域に４つのセンス
アンプが備わっている例を示す図、第７図はこの発明の
一実施例による冗長性回路のアドレス選択手段をセンス
アンプに対称に２つ結合した例を示す図である。 図において、１はヒューズ、３は高抵抗、５はMOSキャ
パシタ、7,8はＰチャネルトランジスタ、19はＮチャネ
ルトランジスタである。 なお図中同一符号は同一又は相当部分を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数のワード線及びビット線と、これらの
   交点に位置するメモリセルからなるメモリセルアレイ
   と、上記メモリセルに記憶されている情報を増幅して出
   力するためのセンスアンプとを有し、上記メモリセルの
   欠陥セルを冗長メモリのセルと置換する冗長性手段を有
   する半導体記憶装置において、 上記冗長性手段は、 複数のメモリセルからなる冗長ブロック領域であって、
   上記センスアンプに接続され，かつ該センスアンプに対
   して上記メモリセルアレイと対称の位置に配置され、上
   記センスアンプの非連続的な読み出し動作によって上記
   冗長ブロック領域を複数のブロックに分割されたものと
   なっており、欠陥のあるメモリセルの置換をブロック単
   位で行なうものであることを特徴とする半導体記憶装
   置。