JP2003122638A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Dram (AREA)
- Storage Device Security (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 半導体集積回路装置内のメモリに書き込まれ
るデータの機密性に依存することなく、一様にかつ柔軟
な暗号化処理が可能な半導体集積回路装置を提供する。 【解決手段】 主メモリ部１０と、冗長メモリ部１２
と、冗長情報ファイル部１４とを有し、該冗長情報ファ
イル部に格納された冗長情報に従い、前記主メモリ部に
書き込むべき書き込みデータの少なくとも一部を前記冗
長メモリ部に書き込むことで、当該書き込みデータの書
き込み位置を物理的に変更し、書き込みデータの秘匿性
を高める。
るデータの機密性に依存することなく、一様にかつ柔軟
な暗号化処理が可能な半導体集積回路装置を提供する。 【解決手段】 主メモリ部１０と、冗長メモリ部１２
と、冗長情報ファイル部１４とを有し、該冗長情報ファ
イル部に格納された冗長情報に従い、前記主メモリ部に
書き込むべき書き込みデータの少なくとも一部を前記冗
長メモリ部に書き込むことで、当該書き込みデータの書
き込み位置を物理的に変更し、書き込みデータの秘匿性
を高める。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はメモリを有する半導
体集積回路装置に関し、より特定すれば、メモリに書き
込まれたデータの秘匿性を向上させる技術及びメモリの
動作の信頼性を向上させる技術に関する。
体集積回路装置に関し、より特定すれば、メモリに書き
込まれたデータの秘匿性を向上させる技術及びメモリの
動作の信頼性を向上させる技術に関する。
【０００２】近年、情報化社会が急速に進み、あらゆる
情報が電子データとして保存され、アクセスが可能とな
っている。このような背景から、メモリ素子に書き込ま
れたデータを不正な手段により解析し、入手されてしま
うと多大な被害が引き起こされる可能性が高くなってき
た。
情報が電子データとして保存され、アクセスが可能とな
っている。このような背景から、メモリ素子に書き込ま
れたデータを不正な手段により解析し、入手されてしま
うと多大な被害が引き起こされる可能性が高くなってき
た。
【０００３】また、半導体メモリの使用量の増加だけで
はなく、使用目的が多様化しつつあり、単純にメモリ部
品（モジュールなど）を交換できなくなりつつある。こ
のような用途では、使用中にメモリが壊れたとしても、
メモリの自己修復が行なえるようになっていることが望
ましい。このような機能を半導体メモリに持たすこと
で、たとえメモリの一部が壊れたとしても、自己修復機
能によりメモリとしての機能が回復することで、システ
ム全体のダウンを最小限に抑えることができる。
はなく、使用目的が多様化しつつあり、単純にメモリ部
品（モジュールなど）を交換できなくなりつつある。こ
のような用途では、使用中にメモリが壊れたとしても、
メモリの自己修復が行なえるようになっていることが望
ましい。このような機能を半導体メモリに持たすこと
で、たとえメモリの一部が壊れたとしても、自己修復機
能によりメモリとしての機能が回復することで、システ
ム全体のダウンを最小限に抑えることができる。
【０００４】
【従来の技術】従来、半導体メモリにデータを書き込む
場合、機密度の低いデータはそのまま書き込み、機密度
が高い場合には予めアプリケーション側でソフトウェア
的に暗号化処理を行ったデータを書き込んでいた。
場合、機密度の低いデータはそのまま書き込み、機密度
が高い場合には予めアプリケーション側でソフトウェア
的に暗号化処理を行ったデータを書き込んでいた。
【０００５】
【発明が解決しようとする課題】しかしながら、ソフト
ウェアで暗号化処理を行おうとすると、暗号化強度が強
くなればなるほど計算量が増加してしまい、応答性との
兼ね合いで使える暗号強度が制限されていた。また、半
導体メモリに書き込まれたデータのパターンを解析する
手法で、間接的にデータが読み出されてしまった場合、
この情報が再度書き込みできるような場合には、半導体
メモリに書き込まれたデータが暗号化されていても意味
がなくなってしまう危険性があった。
ウェアで暗号化処理を行おうとすると、暗号化強度が強
くなればなるほど計算量が増加してしまい、応答性との
兼ね合いで使える暗号強度が制限されていた。また、半
導体メモリに書き込まれたデータのパターンを解析する
手法で、間接的にデータが読み出されてしまった場合、
この情報が再度書き込みできるような場合には、半導体
メモリに書き込まれたデータが暗号化されていても意味
がなくなってしまう危険性があった。
【０００６】従って、本発明は上記従来技術の問題点を
解決し、半導体集積回路装置内のメモリに書き込まれる
データの機密性に依存することなく、一様にかつ柔軟な
暗号化処理が可能な半導体集積回路装置を提供すること
を目的とする。
解決し、半導体集積回路装置内のメモリに書き込まれる
データの機密性に依存することなく、一様にかつ柔軟な
暗号化処理が可能な半導体集積回路装置を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】本発明は、主メモリ部
と、冗長メモリ部と、冗長情報ファイル部とを有し、該
冗長情報ファイル部に格納された冗長情報に従い、前記
主メモリ部に書き込むべき書き込みデータの少なくとも
一部を前記冗長メモリ部に書き込むことで、当該書き込
みデータの書き込み位置を物理的に変更し、書き込みデ
ータの秘匿性を高めることを特徴とする半導体集積回路
装置である。これにより、半導体集積回路装置内のメモ
リに書き込まれるデータの機密性に依存することなく、
一様にかつ柔軟な暗号化処理が可能な半導体集積回路装
置を提供することができる。
と、冗長メモリ部と、冗長情報ファイル部とを有し、該
冗長情報ファイル部に格納された冗長情報に従い、前記
主メモリ部に書き込むべき書き込みデータの少なくとも
一部を前記冗長メモリ部に書き込むことで、当該書き込
みデータの書き込み位置を物理的に変更し、書き込みデ
ータの秘匿性を高めることを特徴とする半導体集積回路
装置である。これにより、半導体集積回路装置内のメモ
リに書き込まれるデータの機密性に依存することなく、
一様にかつ柔軟な暗号化処理が可能な半導体集積回路装
置を提供することができる。
【０００８】また、本発明は、主メモリ部と、冗長メモ
リ部と、冗長情報ファイル部とを有し、該冗長情報ファ
イル部に格納された冗長情報に従い、前記主メモリ部に
書き込まれた書き込みデータの少なくとも一部を置換す
るデータを前記冗長メモリ部に書き込むことを特徴とす
る半導体集積回路装置である。これにより、上記効果に
加え、冗長メモリ部と主メモリ部とでバンクの切り換え
的な動作を実現することができる。
リ部と、冗長情報ファイル部とを有し、該冗長情報ファ
イル部に格納された冗長情報に従い、前記主メモリ部に
書き込まれた書き込みデータの少なくとも一部を置換す
るデータを前記冗長メモリ部に書き込むことを特徴とす
る半導体集積回路装置である。これにより、上記効果に
加え、冗長メモリ部と主メモリ部とでバンクの切り換え
的な動作を実現することができる。
【０００９】更に、本発明は、主メモリ部と、冗長メモ
リ部と、冗長情報ファイル部とを有し、前記冗長メモリ
部を、前記主メモリ部ないの欠陥セルの救済に加え、前
記冗長情報ファイル部に格納された冗長情報に従い、書
き込みデータの少なくとも一部を書き込むために用いる
ことを特徴とする半導体集積回路装置である。欠陥セル
の救済とデータ秘匿性の向上の両方を同時に実現するこ
とができる。
リ部と、冗長情報ファイル部とを有し、前記冗長メモリ
部を、前記主メモリ部ないの欠陥セルの救済に加え、前
記冗長情報ファイル部に格納された冗長情報に従い、書
き込みデータの少なくとも一部を書き込むために用いる
ことを特徴とする半導体集積回路装置である。欠陥セル
の救済とデータ秘匿性の向上の両方を同時に実現するこ
とができる。
【００１０】
【発明の実施の形態】図１は、本発明の第１の実施の形
態による半導体集積回路装置を示す回路図である。図示
する半導体集積回路装置は半導体メモリであって、主メ
モリ部１０、冗長メモリ部１２及び冗長情報ファイル部
１４を有する。
態による半導体集積回路装置を示す回路図である。図示
する半導体集積回路装置は半導体メモリであって、主メ
モリ部１０、冗長メモリ部１２及び冗長情報ファイル部
１４を有する。
【００１１】冗長情報ファイル部１４に記憶された冗長
情報に従い、主メモリ部１０及び冗長メモリ１２は選択
的に活性化される。
情報に従い、主メモリ部１０及び冗長メモリ１２は選択
的に活性化される。
【００１２】主メモリ部１０は、例えば不揮発性メモリ
セルがマトリクス状に配列されたアレイを有する。アレ
イは例えば、ｍ個の行とｎ個の列からなる。説明の都合
上、主メモリ部１０は８個のコラムを１つの単位とす
る。図１では、コラム０とコラム１のみを図示してい
る。そして、各コラムは８ビット構成である。
セルがマトリクス状に配列されたアレイを有する。アレ
イは例えば、ｍ個の行とｎ個の列からなる。説明の都合
上、主メモリ部１０は８個のコラムを１つの単位とす
る。図１では、コラム０とコラム１のみを図示してい
る。そして、各コラムは８ビット構成である。
【００１３】１つのメモリセルは、１つのトランジスタ
１６及び１つのキャパシタ１８からなる。トランジスタ
１６のゲートは対応するワード線ＷＬ−１Ａ、ＷＬ−１
Ｂ等に接続され、ドレインは対応するビット線ＢＬ、／
ＢＬに接続されている、また、トランジスタ１６のソー
スは、対応するキャパシタ１８の一端に接続されてい
る。キャパシタ１８の他端は、対応するプレート線ＰＬ
−１等に接続されている。ビット線ＢＬ、／ＢＬは、対
応センスアンプ（Ｓ／Ａ）２０に接続されている。ま
た、ビット線ＢＬ、／ＢＬはそれぞれ、コラム選択スイ
ッチ２２、２４として機能するトランジスタを介してデ
ータバス２６の対応するデータバス線に接続されてい
る。
１６及び１つのキャパシタ１８からなる。トランジスタ
１６のゲートは対応するワード線ＷＬ−１Ａ、ＷＬ−１
Ｂ等に接続され、ドレインは対応するビット線ＢＬ、／
ＢＬに接続されている、また、トランジスタ１６のソー
スは、対応するキャパシタ１８の一端に接続されてい
る。キャパシタ１８の他端は、対応するプレート線ＰＬ
−１等に接続されている。ビット線ＢＬ、／ＢＬは、対
応センスアンプ（Ｓ／Ａ）２０に接続されている。ま
た、ビット線ＢＬ、／ＢＬはそれぞれ、コラム選択スイ
ッチ２２、２４として機能するトランジスタを介してデ
ータバス２６の対応するデータバス線に接続されてい
る。
【００１４】なお、上記ワード線ＷＬ−１Ａ、ＷＬ−１
Ｂ等は、図１の図示を省略するワード線ドライバで駆動
される。ワード線ドライバは、外部から供給されるアド
レス信号をデコードして得られるローアドレスに従い、
選択的に駆動される。
Ｂ等は、図１の図示を省略するワード線ドライバで駆動
される。ワード線ドライバは、外部から供給されるアド
レス信号をデコードして得られるローアドレスに従い、
選択的に駆動される。
【００１５】各コラム毎にコラムデコーダ２８が設けら
れている。コラムデコーダ２８はＮＡＮＤゲート３０と
インバータ３２からなる。各コラムデコーダ２８のＮＡ
ＮＤゲート３０の一端は、制御バス５０の対応するバス
線に接続されている。後述するように、制御バス５０
は、論理回路６２の出力信号で制御される。また、各Ｎ
ＡＮＤゲート３０の他端は、対応するコラムアドレス信
号ｃｏｌ ａｄｄ０、ｃｏｌ ａｄｄ１等に接続されて
いる。これらのコラムアドレス信号は、外部から供給さ
れるアドレス信号をデコードして得られるものである。
１つのコラム、例えばコラム０が選択されると、コラム
０を構成する８ビットに対応するコラムデコーダ２８が
ハイレベルの出力信号をトランジスタ２２、２４のゲー
トに印加する。
れている。コラムデコーダ２８はＮＡＮＤゲート３０と
インバータ３２からなる。各コラムデコーダ２８のＮＡ
ＮＤゲート３０の一端は、制御バス５０の対応するバス
線に接続されている。後述するように、制御バス５０
は、論理回路６２の出力信号で制御される。また、各Ｎ
ＡＮＤゲート３０の他端は、対応するコラムアドレス信
号ｃｏｌ ａｄｄ０、ｃｏｌ ａｄｄ１等に接続されて
いる。これらのコラムアドレス信号は、外部から供給さ
れるアドレス信号をデコードして得られるものである。
１つのコラム、例えばコラム０が選択されると、コラム
０を構成する８ビットに対応するコラムデコーダ２８が
ハイレベルの出力信号をトランジスタ２２、２４のゲー
トに印加する。
【００１６】冗長メモリ部１２は、主メモリ部１０の１
コラム分のメモリセルアレイを有する。上記の例では、
主メモリ部１０の各コラムは８ビット構成なので、冗長
メモリ部１２は８ビット構成である。つまり、冗長メモ
リ部１２は１つのコラムを有する。
コラム分のメモリセルアレイを有する。上記の例では、
主メモリ部１０の各コラムは８ビット構成なので、冗長
メモリ部１２は８ビット構成である。つまり、冗長メモ
リ部１２は１つのコラムを有する。
【００１７】冗長メモリ部１２の各メモリセルは、１つ
のトランジスタ３４及び１つのキャパシタ３６からな
る。トランジスタ３４のゲートは対応するワード線ＷＬ
−１Ａ、ＷＬ−１Ｂ等に接続され、ドレインは対応する
ビット線ＢＬ、／ＢＬに接続されている、また、トラン
ジスタ３４のソースは、対応するキャパシタ３６の一端
に接続されている。キャパシタ３６の他端は、対応する
プレート線ＰＬ−１等に接続されている。ビット線Ｂ
Ｌ、／ＢＬは、対応センスアンプ（Ｓ／Ａ）３８に接続
されている。また、ビット線ＢＬ、／ＢＬはそれぞれ、
コラム選択スイッチ４０、４２を介してデータバス２６
の対応するデータバス線に接続されている。
のトランジスタ３４及び１つのキャパシタ３６からな
る。トランジスタ３４のゲートは対応するワード線ＷＬ
−１Ａ、ＷＬ−１Ｂ等に接続され、ドレインは対応する
ビット線ＢＬ、／ＢＬに接続されている、また、トラン
ジスタ３４のソースは、対応するキャパシタ３６の一端
に接続されている。キャパシタ３６の他端は、対応する
プレート線ＰＬ−１等に接続されている。ビット線Ｂ
Ｌ、／ＢＬは、対応センスアンプ（Ｓ／Ａ）３８に接続
されている。また、ビット線ＢＬ、／ＢＬはそれぞれ、
コラム選択スイッチ４０、４２を介してデータバス２６
の対応するデータバス線に接続されている。
【００１８】なお、上記ワード線ＷＬ−１Ａ、ＷＬ−１
Ｂ等は、主メモリ部１０のワード線と共通である。また
プレート線ＰＬ−１等も同様である。
Ｂ等は、主メモリ部１０のワード線と共通である。また
プレート線ＰＬ−１等も同様である。
【００１９】冗長メモリ部１２には、コラムデコーダ４
４が設けられている。コラムデコーダ４４はＮＡＮＤゲ
ート４６とインバータ４８からなる。ＮＡＮＤゲート４
６の一端は、インバータ８０を介して、ＮＡＮＤゲート
７４、７６及びＮＯＲゲート７８で構成される論理回路
の出力に接続されている。また、ＮＡＮＤゲート４６の
他端は、冗長メモリ部１２を選択するコラムアドレス信
号ｃｏｌ ａｄｄ ｏｒに接続されている。このコラム
アドレス信号は、外部から供給されるアドレス信号をデ
コードして得られるものである。冗長メモリ部１２が選
択されると、コラムデコーダ４４がハイレベルの出力信
号を各トランジスタ４０、４２のゲートに印加する。
４が設けられている。コラムデコーダ４４はＮＡＮＤゲ
ート４６とインバータ４８からなる。ＮＡＮＤゲート４
６の一端は、インバータ８０を介して、ＮＡＮＤゲート
７４、７６及びＮＯＲゲート７８で構成される論理回路
の出力に接続されている。また、ＮＡＮＤゲート４６の
他端は、冗長メモリ部１２を選択するコラムアドレス信
号ｃｏｌ ａｄｄ ｏｒに接続されている。このコラム
アドレス信号は、外部から供給されるアドレス信号をデ
コードして得られるものである。冗長メモリ部１２が選
択されると、コラムデコーダ４４がハイレベルの出力信
号を各トランジスタ４０、４２のゲートに印加する。
【００２０】冗長情報ファイル部１４は、主メモリ部１
０のコラムに対応したビット構成のメモリセルアレイを
有する。上記の例では、主メモリ部１０は、８コラム構
成なので、冗長情報ファイル部１４は８ビット構成であ
る。各ビットはそれぞれ、主メモリ部１０の８つのコラ
ムに対応している。冗長情報ファイル部１４は、主メモ
リ部１０の行単位（例えばＷＬ−１Ａ、ＷＬ−１Ｂ）
に、主メモリ部１０の８つのコラムのうち、冗長メモリ
部１２で置き換えるべきコラムを示す冗長情報を格納し
ている。
０のコラムに対応したビット構成のメモリセルアレイを
有する。上記の例では、主メモリ部１０は、８コラム構
成なので、冗長情報ファイル部１４は８ビット構成であ
る。各ビットはそれぞれ、主メモリ部１０の８つのコラ
ムに対応している。冗長情報ファイル部１４は、主メモ
リ部１０の行単位（例えばＷＬ−１Ａ、ＷＬ−１Ｂ）
に、主メモリ部１０の８つのコラムのうち、冗長メモリ
部１２で置き換えるべきコラムを示す冗長情報を格納し
ている。
【００２１】冗長情報ファイル部１４の各メモリセル
は、１つのトランジスタ５２及び１つのキャパシタ５４
からなる。トランジスタ５２のゲートは対応するワード
線ＷＬ−１Ａ、ＷＬ−１Ｂ等に接続され、ドレインは対
応するビット線ＢＬ、／ＢＬに接続されている、また、
トランジスタ５２のソースは、対応するキャパシタ５４
の一端に接続されている。キャパシタ５４の他端は、対
応するプレート線ＰＬ−１等に接続されている。ビット
線ＢＬ、／ＢＬは、対応センスアンプ（Ｓ／Ａ）５６０
〜５６７に接続されている。また、ビット線ＢＬ、／Ｂ
Ｌはそれぞれ、コラム選択スイッチ５８、６０を介して
論理回路６２に接続されている。コラム選択スイッチ５
８、６０のゲートには、制御信号ｃｏｎｔ１が与えられ
る。
は、１つのトランジスタ５２及び１つのキャパシタ５４
からなる。トランジスタ５２のゲートは対応するワード
線ＷＬ−１Ａ、ＷＬ−１Ｂ等に接続され、ドレインは対
応するビット線ＢＬ、／ＢＬに接続されている、また、
トランジスタ５２のソースは、対応するキャパシタ５４
の一端に接続されている。キャパシタ５４の他端は、対
応するプレート線ＰＬ−１等に接続されている。ビット
線ＢＬ、／ＢＬは、対応センスアンプ（Ｓ／Ａ）５６０
〜５６７に接続されている。また、ビット線ＢＬ、／Ｂ
Ｌはそれぞれ、コラム選択スイッチ５８、６０を介して
論理回路６２に接続されている。コラム選択スイッチ５
８、６０のゲートには、制御信号ｃｏｎｔ１が与えられ
る。
【００２２】なお、上記ワード線ＷＬ−１Ａ、ＷＬ−１
Ｂ等は、主メモリ部１０や冗長メモリ部１２のワード線
と共通である。またプレート線ＰＬ−１等も同様であ
る。
Ｂ等は、主メモリ部１０や冗長メモリ部１２のワード線
と共通である。またプレート線ＰＬ−１等も同様であ
る。
【００２３】論理回路６２は、冗長情報ファイル部１４
のビット線（ＢＬ、／ＢＬ）毎に、ＮＡＮＤゲート６
４、６６及び６８並びにインバータ７０を有する。ＮＡ
ＮＤゲート６６の一方の入力端子はビット線ＢＬに接続
され、ＮＡＮＤゲート６４の一方の入力端子はビット線
／ＢＬに接続されている。ＮＡＮＤゲート６６の他方の
入力端子は、ワード線が駆動されるときにアクティブと
なる制御信号ｃｏｎｔ２を受け取る。ＮＡＮＤゲート６
４の他方の入力端子は、インバータ７２を介して制御信
号ｃｏｎｔ２を受け取る。
のビット線（ＢＬ、／ＢＬ）毎に、ＮＡＮＤゲート６
４、６６及び６８並びにインバータ７０を有する。ＮＡ
ＮＤゲート６６の一方の入力端子はビット線ＢＬに接続
され、ＮＡＮＤゲート６４の一方の入力端子はビット線
／ＢＬに接続されている。ＮＡＮＤゲート６６の他方の
入力端子は、ワード線が駆動されるときにアクティブと
なる制御信号ｃｏｎｔ２を受け取る。ＮＡＮＤゲート６
４の他方の入力端子は、インバータ７２を介して制御信
号ｃｏｎｔ２を受け取る。
【００２４】例えば、センスアンプ５６０を有するビッ
ト線に位置するセルであって、ワード線ＷＬ−１Ａに接
続されたセル５２が図示するように“０”を格納してい
る場合、ビット線ＢＬには“０”が出力され、ビット線
／ＢＬには“１”が出力される。これらの出力はＮＡＮ
Ｄゲート６６、６４にそれぞれ与えられる。制御信号ｃ
ｏｎｔ２がハイ（Ｈ）になっていると、ＮＡＮＤゲート
６４、６６の出力はどちらもＨとなり、ＮＡＮＤゲート
６８の出力はロー（Ｌ）となる。よって、インバータ７
０はＨを出力する。インバータ７０の出力は制御バス５
０の対応するバス線を通り、主メモリ部１０のコラム７
に位置するコラムデコーダ２８（図１の図示は省略され
ている）に与えられる。コラムデコーダ２８のＮＡＮＤ
ゲート３０にはＨの信号が与えられるため、コラムデコ
ーダ２８の出力は対応するコラム７を選択可能である。
ト線に位置するセルであって、ワード線ＷＬ−１Ａに接
続されたセル５２が図示するように“０”を格納してい
る場合、ビット線ＢＬには“０”が出力され、ビット線
／ＢＬには“１”が出力される。これらの出力はＮＡＮ
Ｄゲート６６、６４にそれぞれ与えられる。制御信号ｃ
ｏｎｔ２がハイ（Ｈ）になっていると、ＮＡＮＤゲート
６４、６６の出力はどちらもＨとなり、ＮＡＮＤゲート
６８の出力はロー（Ｌ）となる。よって、インバータ７
０はＨを出力する。インバータ７０の出力は制御バス５
０の対応するバス線を通り、主メモリ部１０のコラム７
に位置するコラムデコーダ２８（図１の図示は省略され
ている）に与えられる。コラムデコーダ２８のＮＡＮＤ
ゲート３０にはＨの信号が与えられるため、コラムデコ
ーダ２８の出力は対応するコラム７を選択可能である。
【００２５】また、センスアンプ５６７を有するビット
線に位置するセルであって、ワード線ＷＬ−１Ａに接続
されたセル５２が図示するように“１”を格納している
場合、ビット線ＢＬには“１”が出力され、ビット線／
ＢＬには“０”が出力される。これらの出力は、ＯＮ状
態のトランジスタ５８、６０を介してＮＡＮＤゲート６
６、６４にそれぞれ与えられる。制御信号ｃｏｎｔ２が
ハイ（Ｈ）になっていると、ＮＡＮＤゲート６６の出力
はＨ、ＮＡＮＤゲート６４の出力はＬとなり、ＮＡＮＤ
ゲート６８の出力はＨとなる。よって、インバータ７０
はＬを出力する。インバータ７０の出力は制御バス５０
の対応するバス線を通り、主メモリ部１０のコラム０に
位置するコラムデコーダ２８に与えられる。コラムデコ
ーダ２８のＮＡＮＤゲート３０にはＬの信号が与えられ
るため、コラムデコーダ２８の出力は対応するコラム０
を選択することができない。
線に位置するセルであって、ワード線ＷＬ−１Ａに接続
されたセル５２が図示するように“１”を格納している
場合、ビット線ＢＬには“１”が出力され、ビット線／
ＢＬには“０”が出力される。これらの出力は、ＯＮ状
態のトランジスタ５８、６０を介してＮＡＮＤゲート６
６、６４にそれぞれ与えられる。制御信号ｃｏｎｔ２が
ハイ（Ｈ）になっていると、ＮＡＮＤゲート６６の出力
はＨ、ＮＡＮＤゲート６４の出力はＬとなり、ＮＡＮＤ
ゲート６８の出力はＨとなる。よって、インバータ７０
はＬを出力する。インバータ７０の出力は制御バス５０
の対応するバス線を通り、主メモリ部１０のコラム０に
位置するコラムデコーダ２８に与えられる。コラムデコ
ーダ２８のＮＡＮＤゲート３０にはＬの信号が与えられ
るため、コラムデコーダ２８の出力は対応するコラム０
を選択することができない。
【００２６】センスアンプ５６７を有するビット線に位
置するセルであって、ワード線ＷＬ−１Ａに接続された
セル５２のみが“１”を格納し、その他のビット線に位
置するセル５２はすべて“０”を格納している場合、Ｎ
ＡＮＤゲート７４の出力はＨ、ＮＡＮＤゲート７６の出
力はＬとなり、ＮＯＲゲート７８の出力はＬ、インバー
タ８０の出力はＨとなる。よって、冗長メモリ部１２を
選択するコラムアドレス信号ｃｏｌ ａｄｄ ｏｒがオ
ンすると（Ｈになると）、デコーダ４４を構成するＮＡ
ＮＤゲート４６の出力はＬ、インバータ４８の出力はＨ
となり、冗長メモリ部１２のトランジスタ４０、４２が
オンして、冗長メモリ部１２が選択される。
置するセルであって、ワード線ＷＬ−１Ａに接続された
セル５２のみが“１”を格納し、その他のビット線に位
置するセル５２はすべて“０”を格納している場合、Ｎ
ＡＮＤゲート７４の出力はＨ、ＮＡＮＤゲート７６の出
力はＬとなり、ＮＯＲゲート７８の出力はＬ、インバー
タ８０の出力はＨとなる。よって、冗長メモリ部１２を
選択するコラムアドレス信号ｃｏｌ ａｄｄ ｏｒがオ
ンすると（Ｈになると）、デコーダ４４を構成するＮＡ
ＮＤゲート４６の出力はＬ、インバータ４８の出力はＨ
となり、冗長メモリ部１２のトランジスタ４０、４２が
オンして、冗長メモリ部１２が選択される。
【００２７】以上の通り、冗長情報ファイル部１４に格
納されている冗長情報に従い、冗長メモリ部１２に置き
換えられるべき主メモリ部１０のコラムが１つ指定され
る。
納されている冗長情報に従い、冗長メモリ部１２に置き
換えられるべき主メモリ部１０のコラムが１つ指定され
る。
【００２８】冗長情報ファイル部１４の各ビットは、主
メモリ１０の各コラムに対応してしており、プレートブ
ロック単位で、主メモリ１０のセルを、冗長メモリ部１
２に置換できる。例えば、センスアンプ５６７を有する
ビット線に位置するセルであって、全てのプレート線に
接続されたセル５２が“１”を格納している場合は、Ｎ
ＡＮＤゲート７４の出力はＨ、ＮＡＮＤゲート７６の出
力はＬとなり、ＮＯＲゲート７８の出力はＬ、インバー
タ８０の出力はＨとなる。よって、冗長メモリ部１２を
選択するコラムアドレス信号ｃｏｌ ａｄｄ ｏｒがオ
ンすると（Ｈになると）、デコーダ４４を構成するＮＡ
ＮＤゲート４６の出力はＬ、インバータ４８の出力はＨ
となり、冗長メモリ部１２のトランジスタ４０、４２が
オンして、冗長メモリ部１２が選択される。その結果、
コラム０の全てのセルのデータが、冗長メモリ部１２に
置換される。
メモリ１０の各コラムに対応してしており、プレートブ
ロック単位で、主メモリ１０のセルを、冗長メモリ部１
２に置換できる。例えば、センスアンプ５６７を有する
ビット線に位置するセルであって、全てのプレート線に
接続されたセル５２が“１”を格納している場合は、Ｎ
ＡＮＤゲート７４の出力はＨ、ＮＡＮＤゲート７６の出
力はＬとなり、ＮＯＲゲート７８の出力はＬ、インバー
タ８０の出力はＨとなる。よって、冗長メモリ部１２を
選択するコラムアドレス信号ｃｏｌ ａｄｄ ｏｒがオ
ンすると（Ｈになると）、デコーダ４４を構成するＮＡ
ＮＤゲート４６の出力はＬ、インバータ４８の出力はＨ
となり、冗長メモリ部１２のトランジスタ４０、４２が
オンして、冗長メモリ部１２が選択される。その結果、
コラム０の全てのセルのデータが、冗長メモリ部１２に
置換される。
【００２９】一方、例えば、センスアンプ５６７を有す
るビット線に位置するセルであって、プレート線ＰＬ−
１に接続されたセル５２のみが“１”を格納し、その他
プレート線に接続されたセル５２はすべて“０”を格納
している場合は、プレート線ＰＬ−１に接続されたプレ
ートブロックのセルが、冗長メモリ部１２に置換され、
その他のプレート線に接続されたプレートブロックのセ
ルは、置換されない。
るビット線に位置するセルであって、プレート線ＰＬ−
１に接続されたセル５２のみが“１”を格納し、その他
プレート線に接続されたセル５２はすべて“０”を格納
している場合は、プレート線ＰＬ−１に接続されたプレ
ートブロックのセルが、冗長メモリ部１２に置換され、
その他のプレート線に接続されたプレートブロックのセ
ルは、置換されない。
【００３０】以上の通り、冗長情報ファイル部１４に格
納されている冗長情報に従い、冗長メモリ部１２に置き
換えられるべき主メモリ部１０のセルをプレートブロッ
ク単位で置換の指定ができる。
納されている冗長情報に従い、冗長メモリ部１２に置き
換えられるべき主メモリ部１０のセルをプレートブロッ
ク単位で置換の指定ができる。
【００３１】冗長情報ファイル部１４に格納される冗長
情報は、書き換え可能である。つまり、冗長情報ファイ
ル部１４はプログラム可能である。制御信号ｃｏｎｔ１
をオンすると（Ｈにすると）、冗長情報ファイル部１４
のトランジスタ５８、６０がＯＮし、データバス２６か
ら書き込みデータをビット線ＢＬ、／ＢＬに供給して、
ワード線とプレート線を駆動することで選択されたメモ
リセルに書き込む。
情報は、書き換え可能である。つまり、冗長情報ファイ
ル部１４はプログラム可能である。制御信号ｃｏｎｔ１
をオンすると（Ｈにすると）、冗長情報ファイル部１４
のトランジスタ５８、６０がＯＮし、データバス２６か
ら書き込みデータをビット線ＢＬ、／ＢＬに供給して、
ワード線とプレート線を駆動することで選択されたメモ
リセルに書き込む。
【００３２】このように、冗長情報ファイル部１４に格
納される冗長情報を任意に書き換えることで、主メモリ
部１０に格納されるべき書き込みデータを、コラム単位
で冗長メモリ部１２に書き込むことができる。つまり、
主メモリ部１０の任意のコラムを冗長メモリ部１２に置
換することができる。換言すれば、冗長情報に従って、
コラム単位で情報の保存位置を任意に変化させることが
できる。このように、冗長情報はスクランブルパターン
として機能する。
納される冗長情報を任意に書き換えることで、主メモリ
部１０に格納されるべき書き込みデータを、コラム単位
で冗長メモリ部１２に書き込むことができる。つまり、
主メモリ部１０の任意のコラムを冗長メモリ部１２に置
換することができる。換言すれば、冗長情報に従って、
コラム単位で情報の保存位置を任意に変化させることが
できる。このように、冗長情報はスクランブルパターン
として機能する。
【００３３】よって、主メモリ部１０のコラム０〜コラ
ム７からデータを読み出しても、正しいデータは得られ
ない。何故ならば、８つのコラムのうちいずれか一つの
コラムは、冗長メモリ部１２に置き換えられているから
である。つまり、冗長メモリ部１２を用いることで、書
き込みデータの暗号化処理がなされている。
ム７からデータを読み出しても、正しいデータは得られ
ない。何故ならば、８つのコラムのうちいずれか一つの
コラムは、冗長メモリ部１２に置き換えられているから
である。つまり、冗長メモリ部１２を用いることで、書
き込みデータの暗号化処理がなされている。
【００３４】また、たとえ冗長メモリ部１２からデータ
が読み出されても、冗長情報ファイル部１４内の冗長デ
ータが入手できない限り、読み出されたデータが主メモ
リ部１０内のどのコラムを置き換えるものであるかが不
明なため、正しいデータを判別するのは容易でない。特
に、ワード線単位（行単位）に、冗長情報ファイル部１
４の情報データを異なるパターンとすれば（“１”を設
定する位置を行単位に変える）、正しいデータの判別は
極めて困難になる。
が読み出されても、冗長情報ファイル部１４内の冗長デ
ータが入手できない限り、読み出されたデータが主メモ
リ部１０内のどのコラムを置き換えるものであるかが不
明なため、正しいデータを判別するのは容易でない。特
に、ワード線単位（行単位）に、冗長情報ファイル部１
４の情報データを異なるパターンとすれば（“１”を設
定する位置を行単位に変える）、正しいデータの判別は
極めて困難になる。
【００３５】制御信号ｃｏｎｔ１を外部から制御するこ
とができない限り、冗長情報ファイル部１４を活性化す
ることはできず、外部から冗長情報ファイル部１４を読
むことはできない。例えば、半導体集積回路装置の製造
時に、その装置固有のＩＤ番号を主メモリ部１０及び冗
長メモリ部１２を用いて書き込む場合には、冗長情報フ
ァイル部１４に冗長情報を書き込んだ後に、制御信号ｃ
ｏｎｔ１を装置内部でＬに固定してしまう。これによ
り、トランジスタ５８、６０はＯＦＦ状態に固定され、
冗長情報ファイル部１４内の冗長情報を外部から読み出
すことはできない。
とができない限り、冗長情報ファイル部１４を活性化す
ることはできず、外部から冗長情報ファイル部１４を読
むことはできない。例えば、半導体集積回路装置の製造
時に、その装置固有のＩＤ番号を主メモリ部１０及び冗
長メモリ部１２を用いて書き込む場合には、冗長情報フ
ァイル部１４に冗長情報を書き込んだ後に、制御信号ｃ
ｏｎｔ１を装置内部でＬに固定してしまう。これによ
り、トランジスタ５８、６０はＯＦＦ状態に固定され、
冗長情報ファイル部１４内の冗長情報を外部から読み出
すことはできない。
【００３６】このように、書き込み前に暗号化処理され
ない機密度の低いデータであっても、必要に応じてハー
ドウェア（半導体集積回路装置側）で、つまり冗長情報
ファイル部１２を任意にマッピングすることで、書き込
みデータを暗合化処理することができる。また、予め暗
号化処理された上で書き込まれるような機密度の高いデ
ータに対しても、同様に冗長情報ファイル部１２を任意
にマッピングすることで更なる暗号化処理を施すことが
できる。更には、冗長情報ファイル部１２に任意のパタ
ーンを書き込めるので、必要に応じて冗長情報ファイル
に書き込むパターンを変えることで、暗号の堅牛性を高
く保つことができる。
ない機密度の低いデータであっても、必要に応じてハー
ドウェア（半導体集積回路装置側）で、つまり冗長情報
ファイル部１２を任意にマッピングすることで、書き込
みデータを暗合化処理することができる。また、予め暗
号化処理された上で書き込まれるような機密度の高いデ
ータに対しても、同様に冗長情報ファイル部１２を任意
にマッピングすることで更なる暗号化処理を施すことが
できる。更には、冗長情報ファイル部１２に任意のパタ
ーンを書き込めるので、必要に応じて冗長情報ファイル
に書き込むパターンを変えることで、暗号の堅牛性を高
く保つことができる。
【００３７】図２（Ａ）、（Ｂ）はそれぞれ、上記半導
体集積回路装置の全体構成を示す図である。半導体集積
回路装置のチップ８２上に、図１に示す回路が形成され
る。図２では、図１の回路及びその周辺回路（例えば、
アドレスデコーダや制御信号ｃｏｎｔ２を発生するタイ
ミング回路）を含めて、メモリセルアレイ８４として図
示されている。
体集積回路装置の全体構成を示す図である。半導体集積
回路装置のチップ８２上に、図１に示す回路が形成され
る。図２では、図１の回路及びその周辺回路（例えば、
アドレスデコーダや制御信号ｃｏｎｔ２を発生するタイ
ミング回路）を含めて、メモリセルアレイ８４として図
示されている。
【００３８】図２（Ａ）は、制御信号ｃｏｎｔ１を装置
内部でＬ（グランドレベル）に固定する例である。制御
信号ｃｏｎｔ１を伝える信号線８６は、チップ８２内で
グランドに接続されている。チップ８２には外部接続端
子８８、９０及び９２が設けられ、それぞれアドレス信
号、データ信号及び制御信号を入出力する。
内部でＬ（グランドレベル）に固定する例である。制御
信号ｃｏｎｔ１を伝える信号線８６は、チップ８２内で
グランドに接続されている。チップ８２には外部接続端
子８８、９０及び９２が設けられ、それぞれアドレス信
号、データ信号及び制御信号を入出力する。
【００３９】図２（Ｂ）は、制御信号ｃｏｎｔ１を装置
外部から供給する例である。制御信号ｃｏｎｔ１は、チ
ップ８２に設けられた外部接続端子９４を介してメモリ
セルアレイ８４に供給される。制御信号ｃｏｎｔ１を端
子９４に供給し、冗長情報をデータ信号として端子９０
に供給することで、冗長情報ファイル部１４の冗長情報
を書き換えることができる。制御信号ｃｏｎｔ１を用い
て、冗長情報を頻繁に書き換えることで、冗長情報を判
別し難くすることができる。
外部から供給する例である。制御信号ｃｏｎｔ１は、チ
ップ８２に設けられた外部接続端子９４を介してメモリ
セルアレイ８４に供給される。制御信号ｃｏｎｔ１を端
子９４に供給し、冗長情報をデータ信号として端子９０
に供給することで、冗長情報ファイル部１４の冗長情報
を書き換えることができる。制御信号ｃｏｎｔ１を用い
て、冗長情報を頻繁に書き換えることで、冗長情報を判
別し難くすることができる。
【００４０】また、複数チップを１つの回路基板に搭載
してシステムを形成する場合には、チップ毎に異なる冗
長情報を書き込むことで、データの秘匿性を高めること
ができる。
してシステムを形成する場合には、チップ毎に異なる冗
長情報を書き込むことで、データの秘匿性を高めること
ができる。
【００４１】更に、図２（Ｂ）では、制御信号ｃｏｎｔ
１を直接外部から供給する構成であるが、図３に示す構
成でも良い。外部から端子９４に、冗長情報ファイル部
１４の書き込みを指示する制御信号ｃｏｎｔ１０を与え
る。この時、端子８８に与えられるアドレス信号は冗長
情報ファイル部１４を指示している。ブロック選択信号
９６は、アドレス信号が冗長情報ファイル部１４を指示
していることを検出すると、Ｈ（ハイレベル）のブロッ
ク選択信号をＮＡＮＤゲート９８に出力する。ＮＡＮＤ
ゲート９８は、Ｈのブロック選択信号とＨの制御信号を
受け、Ｌを出力する。インバータ１００はこれを反転
し、Ｈの制御信号ｃｏｎｔ１を出力する。
１を直接外部から供給する構成であるが、図３に示す構
成でも良い。外部から端子９４に、冗長情報ファイル部
１４の書き込みを指示する制御信号ｃｏｎｔ１０を与え
る。この時、端子８８に与えられるアドレス信号は冗長
情報ファイル部１４を指示している。ブロック選択信号
９６は、アドレス信号が冗長情報ファイル部１４を指示
していることを検出すると、Ｈ（ハイレベル）のブロッ
ク選択信号をＮＡＮＤゲート９８に出力する。ＮＡＮＤ
ゲート９８は、Ｈのブロック選択信号とＨの制御信号を
受け、Ｌを出力する。インバータ１００はこれを反転
し、Ｈの制御信号ｃｏｎｔ１を出力する。
【００４２】なお、図１の構成は、冗長メモリ部１２を
主メモリ部１０の欠陥セルを救済するために用いても良
いことは勿論である。この救済は初期不良のみならず、
使用中に不良が発生した場合にも、半導体集積回路装置
を救済することができる。また、欠陥セルの救済と暗号
化処理の両方に冗長メモリ部１２を用いることとしても
良い。
主メモリ部１０の欠陥セルを救済するために用いても良
いことは勿論である。この救済は初期不良のみならず、
使用中に不良が発生した場合にも、半導体集積回路装置
を救済することができる。また、欠陥セルの救済と暗号
化処理の両方に冗長メモリ部１２を用いることとしても
良い。
【００４３】以上の通り、第１の実施の形態では、冗長
メモリ部１２を単なる冗長救済のみならず、データの秘
匿性を高めるために用いることができる。
メモリ部１２を単なる冗長救済のみならず、データの秘
匿性を高めるために用いることができる。
【００４４】冗長情報ファイル部１４に書き込む冗長情
報は、ワード線単位(行単位)に決めることができる。他
方、全てのワードに対し同じ冗長情報パターンを設定す
ることで、冗長メモリ部１２をバンクとして用いること
ができる。
報は、ワード線単位(行単位)に決めることができる。他
方、全てのワードに対し同じ冗長情報パターンを設定す
ることで、冗長メモリ部１２をバンクとして用いること
ができる。
【００４５】図４に、この実施例を示す。主メモリ部１
０のコラム０に対応する冗長情報ファイル部１４のビッ
ト線の各メモリセルに“１”を書き込む。つまり、全て
のワード線に対し、“０００００００１”の冗長情報パ
ターンを書き込む。これにより、コラム０の全てのメモ
リセルは冗長メモリ部１２に置き換えられる。この場
合、“００００００００”の冗長情報パターンに書き換
えれば、コラム０が活性化され、冗長メモリ部１２は選
択されない。従って、主メモリ部１０のコラム０と冗長
メモリ部１２に異なるデータを書き込んでおき、冗長情
報パターンを“０００００００１”と“０００００００
０”との間で切り換えることにより、メモリバンクが変
わったかのように動作する。
０のコラム０に対応する冗長情報ファイル部１４のビッ
ト線の各メモリセルに“１”を書き込む。つまり、全て
のワード線に対し、“０００００００１”の冗長情報パ
ターンを書き込む。これにより、コラム０の全てのメモ
リセルは冗長メモリ部１２に置き換えられる。この場
合、“００００００００”の冗長情報パターンに書き換
えれば、コラム０が活性化され、冗長メモリ部１２は選
択されない。従って、主メモリ部１０のコラム０と冗長
メモリ部１２に異なるデータを書き込んでおき、冗長情
報パターンを“０００００００１”と“０００００００
０”との間で切り換えることにより、メモリバンクが変
わったかのように動作する。
【００４６】この構成により、必要とされるアドレス空
間の増大もなく、また外部ＲＯＭを用いることによる安
全性の低下を排除できる。更に、本実施の形態による半
導体集積回路装置の一つの用途として、状態が変化する
アプリケーションに追従してプログラムを書き換えなが
ら、同時に現在の状態を計算することができる。
間の増大もなく、また外部ＲＯＭを用いることによる安
全性の低下を排除できる。更に、本実施の形態による半
導体集積回路装置の一つの用途として、状態が変化する
アプリケーションに追従してプログラムを書き換えなが
ら、同時に現在の状態を計算することができる。
【００４７】冗長情報パターンを“０００００００１”
から“００００００００”へ、又はこの逆に切り換える
ためには、冗長情報ファイル部１４の全てのメモリセル
を書き換える必要がある。
から“００００００００”へ、又はこの逆に切り換える
ためには、冗長情報ファイル部１４の全てのメモリセル
を書き換える必要がある。
【００４８】図５に、上記バンク切り換えにおいて、冗
長情報を効率的に書き換えることができる構成を示す。
図５（Ａ）に示すように、制御信号ｃｏｎｔ２を外部か
ら受取る外部接続端子１０２がチップ８２上に設けられ
ている。制御信号ｃｏｎｔ２はバンクモードを指示する
信号で、Ｈの場合に、冗長情報ファイル部１４の全ての
メモリセルに格納されたデータを書き換える。
長情報を効率的に書き換えることができる構成を示す。
図５（Ａ）に示すように、制御信号ｃｏｎｔ２を外部か
ら受取る外部接続端子１０２がチップ８２上に設けられ
ている。制御信号ｃｏｎｔ２はバンクモードを指示する
信号で、Ｈの場合に、冗長情報ファイル部１４の全ての
メモリセルに格納されたデータを書き換える。
【００４９】図５（Ｂ）は、ローカルアドレス発生部を
示す。図示するように、ＮＡＮＤゲート１０４は前述し
た制御信号ｃｏｎｔ１０とｃｏｎｔ２を受け取り、その
出力をインバータ１０６を介してカウンタ１０８に出力
する。制御信号ｃｏｎｔ１０とｃｏｎｔ２のいずれもが
Ｈの時にカウンタ１０８は活性化され、端子８８を介し
て受取ったアドレスを先頭アドレスとして、順次カウン
トアップ（又はカウントダウン）する。先頭アドレス
は、ワード線ＷＬ−１Ａ又はＷＬ−ｎＢ（図４参照）を
指している。カウンタ１０８は、この先頭アドレスから
順番にワード線を選択するアドレス（ローカルアドレス
という）を自動的に生成する。この時、端子９０に与え
られるデータ信号は書き換えるべき冗長情報であり、デ
ータバス２６上に供給されている。冗長情報ファイル部
１４の行（ワード線）はアドレスカウンタ１０８で順番
に選択され、情報情報が全てのメモリセルに書き込まれ
る。
示す。図示するように、ＮＡＮＤゲート１０４は前述し
た制御信号ｃｏｎｔ１０とｃｏｎｔ２を受け取り、その
出力をインバータ１０６を介してカウンタ１０８に出力
する。制御信号ｃｏｎｔ１０とｃｏｎｔ２のいずれもが
Ｈの時にカウンタ１０８は活性化され、端子８８を介し
て受取ったアドレスを先頭アドレスとして、順次カウン
トアップ（又はカウントダウン）する。先頭アドレス
は、ワード線ＷＬ−１Ａ又はＷＬ−ｎＢ（図４参照）を
指している。カウンタ１０８は、この先頭アドレスから
順番にワード線を選択するアドレス（ローカルアドレス
という）を自動的に生成する。この時、端子９０に与え
られるデータ信号は書き換えるべき冗長情報であり、デ
ータバス２６上に供給されている。冗長情報ファイル部
１４の行（ワード線）はアドレスカウンタ１０８で順番
に選択され、情報情報が全てのメモリセルに書き込まれ
る。
【００５０】図６は、本発明の第２の実施の形態による
半導体集積回路装置を示す回路図である。図中、前述し
た構成要素と同一のものには同一の参照番号を付してあ
る。
半導体集積回路装置を示す回路図である。図中、前述し
た構成要素と同一のものには同一の参照番号を付してあ
る。
【００５１】図６に示す第２の実施の形態は、冗長メモ
リ部１２のコラムデコーダ４４を制御する論理回路を図
の右側にレイアウトし、コラムデコーダ４４のレイアウ
トと、主メモリ部１０のコラムデコーダ２８のレイアウ
トと同じにして、冗長メモリ部１２が目視で特定し難く
したものである。第２の実施の形態の回路構成及び動作
は、第１の実施の形態の回路構成及び動作と同じであ
る。
リ部１２のコラムデコーダ４４を制御する論理回路を図
の右側にレイアウトし、コラムデコーダ４４のレイアウ
トと、主メモリ部１０のコラムデコーダ２８のレイアウ
トと同じにして、冗長メモリ部１２が目視で特定し難く
したものである。第２の実施の形態の回路構成及び動作
は、第１の実施の形態の回路構成及び動作と同じであ
る。
【００５２】コラムデコーダ２８も４４も２入力１出力
のＮＡＮＤゲートとインバータで構成されているため、
そのレイアウトは同一である。また、コラムデコーダ２
８、４４の周辺のレイアウトも同じである。更に、主メ
モリ部１０も冗長メモリ部１２も同じレイアウトであ
る。従って、主メモリ部１０と冗長メモリ１２とを目視
で、つまり物理的な位置から区別することが極めて難し
く、半導体集積回路装置の対タンパー性を強化すること
ができる。
のＮＡＮＤゲートとインバータで構成されているため、
そのレイアウトは同一である。また、コラムデコーダ２
８、４４の周辺のレイアウトも同じである。更に、主メ
モリ部１０も冗長メモリ部１２も同じレイアウトであ
る。従って、主メモリ部１０と冗長メモリ１２とを目視
で、つまり物理的な位置から区別することが極めて難し
く、半導体集積回路装置の対タンパー性を強化すること
ができる。
【００５３】図７は、本発明の第３の実施の形態による
半導体集積回路装置を示す回路図である。図中、前述し
た構成要素と同一のものには同一の参照番号を付してあ
る。
半導体集積回路装置を示す回路図である。図中、前述し
た構成要素と同一のものには同一の参照番号を付してあ
る。
【００５４】第３の実施の形態は、冗長メモリ部１２を
主メモリ部１０の内部に配置したことを特徴とする。冗
長メモリ部１２を挟んで、主メモリ部１０は主メモリ部
１０Ａと主メモリ部１０Ｂにニ分割されている。図７の
例では、主メモリ部１０Ａがコラム０を構成し、主メモ
リ部１０Ｂがコラム１〜コラム７を構成している。冗長
メモリ部１２の位置は上記の例に限定されるものではな
く、主メモリ部の任意のコラム間に配置することができ
る。
主メモリ部１０の内部に配置したことを特徴とする。冗
長メモリ部１２を挟んで、主メモリ部１０は主メモリ部
１０Ａと主メモリ部１０Ｂにニ分割されている。図７の
例では、主メモリ部１０Ａがコラム０を構成し、主メモ
リ部１０Ｂがコラム１〜コラム７を構成している。冗長
メモリ部１２の位置は上記の例に限定されるものではな
く、主メモリ部の任意のコラム間に配置することができ
る。
【００５５】このような配置により、主メモリ部１０と
冗長メモリ１２とを目視で区別することが極めて難し
く、半導体集積回路装置の対タンパー性を強化すること
ができる。
冗長メモリ１２とを目視で区別することが極めて難し
く、半導体集積回路装置の対タンパー性を強化すること
ができる。
【００５６】以上、本発明の実施の形態を３つ説明し
た。冗長情報ファイル部１４は不揮発性メモリに代え
て、揮発性メモリで構成しても良い。この場合には、半
導体集積回路装置内部に不揮発性メモリを設け、電源ダ
ウン前に冗長情報ファイル部１４の冗長情報をこの不揮
発性メモリに保存する。
た。冗長情報ファイル部１４は不揮発性メモリに代え
て、揮発性メモリで構成しても良い。この場合には、半
導体集積回路装置内部に不揮発性メモリを設け、電源ダ
ウン前に冗長情報ファイル部１４の冗長情報をこの不揮
発性メモリに保存する。
【００５７】最後に、本発明の要旨の一部をまとめて以
下に列挙する。
下に列挙する。
【００５８】（付記１） 主メモリ部と、冗長メモリ部
と、冗長情報ファイル部とを有し、該冗長情報ファイル
部に格納された冗長情報に従い、前記主メモリ部に書き
込むべき書き込みデータの少なくとも一部を前記冗長メ
モリ部に書き込むことで、当該書き込みデータの書き込
み位置を物理的に変更し、書き込みデータの秘匿性を高
めることを特徴とする半導体集積回路装置。
と、冗長情報ファイル部とを有し、該冗長情報ファイル
部に格納された冗長情報に従い、前記主メモリ部に書き
込むべき書き込みデータの少なくとも一部を前記冗長メ
モリ部に書き込むことで、当該書き込みデータの書き込
み位置を物理的に変更し、書き込みデータの秘匿性を高
めることを特徴とする半導体集積回路装置。
【００５９】（付記２） 前記冗長情報は任意に書き換
え可能であることを特徴とする付記１記載の半導体集積
回路装置。
え可能であることを特徴とする付記１記載の半導体集積
回路装置。
【００６０】（付記３） 前記冗長情報は、外部から書
き換えができないように、前記冗長情報ファイルに固定
的に格納されていることを特徴とする付記１記載の半導
体集積回路装置。
き換えができないように、前記冗長情報ファイルに固定
的に格納されていることを特徴とする付記１記載の半導
体集積回路装置。
【００６１】（付記４） 前記冗長情報ファイル部は不
揮発性メモリを有し、外部から書き換え可能であること
を特徴とする付記１記載の半導体集積回路装置。
揮発性メモリを有し、外部から書き換え可能であること
を特徴とする付記１記載の半導体集積回路装置。
【００６２】（付記５） 前記冗長情報ファイル部は不
揮発性メモリを有し、外部から該不揮発性メモリを選択
するための制御端子を設けたことを特徴とする付記１記
載の半導体集積回路装置。
揮発性メモリを有し、外部から該不揮発性メモリを選択
するための制御端子を設けたことを特徴とする付記１記
載の半導体集積回路装置。
【００６３】（付記６） 前記メモリ部は、複数のコラ
ムから構成されており、前記書き込み位置の物理的変更
を前記主メモリ部のコラム単位に行なうことを特徴とす
る付記１ないし５のいずれか一項記載の半導体集積回路
装置。
ムから構成されており、前記書き込み位置の物理的変更
を前記主メモリ部のコラム単位に行なうことを特徴とす
る付記１ないし５のいずれか一項記載の半導体集積回路
装置。
【００６４】（付記７） 前記主メモリ部のコラムを選
択するデコーダと、前記冗長メモリ部のコラムを選択す
るデコーダは同一の回路パターンを有することを特徴と
する付記１記載の半導体集積回路装置。
択するデコーダと、前記冗長メモリ部のコラムを選択す
るデコーダは同一の回路パターンを有することを特徴と
する付記１記載の半導体集積回路装置。
【００６５】（付記８） 冗長メモリ部は、前記主メモ
リ部の内部に配置されていることを特徴とする付記１な
いし７のいずれか一項記載の半導体集積回路装置。
リ部の内部に配置されていることを特徴とする付記１な
いし７のいずれか一項記載の半導体集積回路装置。
【００６６】（付記９） 主メモリ部と、冗長メモリ部
と、冗長情報ファイル部とを有し、該冗長情報ファイル
部に格納された冗長情報に従い、前記主メモリ部に書き
込まれた書き込みデータの少なくとも一部を置換するデ
ータを前記冗長メモリ部に書き込むことを特徴とする半
導体集積回路装置。
と、冗長情報ファイル部とを有し、該冗長情報ファイル
部に格納された冗長情報に従い、前記主メモリ部に書き
込まれた書き込みデータの少なくとも一部を置換するデ
ータを前記冗長メモリ部に書き込むことを特徴とする半
導体集積回路装置。
【００６７】（付記１０） 前記冗長情報ファイル部内
の複数のセルに格納された冗長情報の書き換えを指示す
る制御信号を外部から受取る端子と、該制御信号を受け
て、前記冗長情報ファイル内の前記複数のセルを自動的
に選択するアドレスを生成するアドレス生成手段とを有
し、新たな冗長情報は、前記アドレス生成手段が生成す
るアドレスに従って、前記複数のセルに書き込まれるこ
とを特徴とする付記９記載の半導体集積回路装置。
の複数のセルに格納された冗長情報の書き換えを指示す
る制御信号を外部から受取る端子と、該制御信号を受け
て、前記冗長情報ファイル内の前記複数のセルを自動的
に選択するアドレスを生成するアドレス生成手段とを有
し、新たな冗長情報は、前記アドレス生成手段が生成す
るアドレスに従って、前記複数のセルに書き込まれるこ
とを特徴とする付記９記載の半導体集積回路装置。
【００６８】（付記１１） 同一アドレスに対し、前記
冗長情報に従って、前記書き込みデータは前記主メモリ
部のみから、又は前記主メモリ部と前記冗長メモリ部の
両方から読み出されることを特徴とする付記９記載の半
導体集積回路装置。
冗長情報に従って、前記書き込みデータは前記主メモリ
部のみから、又は前記主メモリ部と前記冗長メモリ部の
両方から読み出されることを特徴とする付記９記載の半
導体集積回路装置。
【００６９】（付記１２） 主メモリ部と、冗長メモリ
部と、冗長情報ファイル部とを有し、前記冗長メモリ部
を、前記主メモリ部内の欠陥セルの救済に加え、前記冗
長情報ファイル部に格納された冗長情報に従い、書き込
みデータの少なくとも一部を書き込むために用いること
を特徴とする半導体集積回路装置。
部と、冗長情報ファイル部とを有し、前記冗長メモリ部
を、前記主メモリ部内の欠陥セルの救済に加え、前記冗
長情報ファイル部に格納された冗長情報に従い、書き込
みデータの少なくとも一部を書き込むために用いること
を特徴とする半導体集積回路装置。
【００７０】（付記１３） 主メモリ部への書き込みデ
ータの少なくとも一部を、主メモリ部の書き込むべき領
域に欠陥がないにもかかわらず冗長メモリ部に書き込
み、当該書き込みデータの書き込み位置を物理的に変更
して記憶する方法。
ータの少なくとも一部を、主メモリ部の書き込むべき領
域に欠陥がないにもかかわらず冗長メモリ部に書き込
み、当該書き込みデータの書き込み位置を物理的に変更
して記憶する方法。
【発明の効果】以上説明したように、本発明によれば、
半導体集積回路装置内のメモリに書き込まれるデータの
機密性に依存することなく、一様にかつ柔軟な暗号化処
理が可能な半導体集積回路装置を提供することができ
る。
半導体集積回路装置内のメモリに書き込まれるデータの
機密性に依存することなく、一様にかつ柔軟な暗号化処
理が可能な半導体集積回路装置を提供することができ
る。
【図１】本発明の第１の実施の形態による半導体集積回
路装置の回路図である。
路装置の回路図である。
【図２】本発明の第１の実施の形態による半導体集積回
路装置の全体構成の二つの例（Ａ）、（Ｂ）を示す図で
ある。
路装置の全体構成の二つの例（Ａ）、（Ｂ）を示す図で
ある。
【図３】制御信号ｃｏｎｔ１を生成する回路の回路図で
ある。
ある。
【図４】図１に示す構成において、メモリバンク的用途
を説明するための回路図である。
を説明するための回路図である。
【図５】図１に示す半導体集積回路装置をメモリバンク
的に用いる場合の全体構成を示す図（Ａ）及びこの半導
体集積回路装置に具備されるローカルアドレス発生部の
一構成例を示す回路図である。
的に用いる場合の全体構成を示す図（Ａ）及びこの半導
体集積回路装置に具備されるローカルアドレス発生部の
一構成例を示す回路図である。
【図６】本発明の第２の実施の形態を示す回路図であ
る。
る。
【図７】本発明の第３の実施の形態を示す回路図であ
る。
る。
１０ 主メモリ部
１２ 冗長メモリ部
１４ 冗長情報ファイル部
１６ メモリセルを構成するトランジスタ
１８ メモリセルを構成するキャパシタ
２０ センスアンプ
２２、２４ コラムゲートを構成するトランジスタ
２６ データバス
２８ 主メモリ部１０のコラムデコーダ
４４ 冗長メモリ部１２のコラムデコーダ
６２ 論理回路
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/822 Ｇ１１Ｃ 11/34 ３７１Ｄ ５Ｍ０２４
27/04
Ｆターム(参考） 5B017 AA02 AA03 BA04 BB00 BB03
CA01
5B018 GA06 KA13 KA17 MA01 NA06
QA15
5F038 BH11 DF05 DT14 DT17 EZ20
5F064 BB03 BB05 BB14 FF01 FF02
FF60
5L106 AA01 CC01 CC11 CC17 CC21
CC32 GG05
5M024 AA90 BB20 BB36 CC96 DD63
HH16 LL01 MM11 PP01 PP02
PP03
Claims (10)
- 【請求項１】 主メモリ部と、冗長メモリ部と、冗長情
報ファイル部とを有し、該冗長情報ファイル部に格納さ
れた冗長情報に従い、前記主メモリ部に書き込むべき書
き込みデータの少なくとも一部を前記冗長メモリ部に書
き込むことで、当該書き込みデータの書き込み位置を物
理的に変更し、書き込みデータの秘匿性を高めることを
特徴とする半導体集積回路装置。 - 【請求項２】 前記冗長情報は任意に書き換え可能であ
ることを特徴とする請求項１記載の半導体集積回路装
置。 - 【請求項３】 前記冗長情報は、外部から書き換えがで
きないように、前記冗長情報ファイルに固定的に格納さ
れていることを特徴とする請求項１記載の半導体集積回
路装置。 - 【請求項４】 前記冗長情報ファイル部は不揮発性メモ
リを有し、外部から書き換え可能であることを特徴とす
る請求項１記載の半導体集積回路装置。 - 【請求項５】 前記メモリ部は、複数のコラムから構成
されており、前記書き込み位置の物理的変更を前記主メ
モリ部のコラム単位に行なうことを特徴とする請求項１
ないし４のいずれか一項記載の半導体集積回路装置。 - 【請求項６】 前記主メモリ部のコラムを選択するデコ
ーダと、前記冗長メモリ部のコラムを選択するデコーダ
は同一の回路パターンを有することを特徴とする請求項
１記載の半導体集積回路装置。 - 【請求項７】 冗長メモリ部は、前記主メモリ部の内部
に配置されていることを特徴とする請求項１ないし６の
いずれか一項記載の半導体集積回路装置。 - 【請求項８】 主メモリ部と、冗長メモリ部と、冗長情
報ファイル部とを有し、該冗長情報ファイル部に格納さ
れた冗長情報に従い、前記主メモリ部に書き込まれた書
き込みデータの少なくとも一部を置換するデータを前記
冗長メモリ部に書き込むことを特徴とする半導体集積回
路装置。 - 【請求項９】 前記冗長情報ファイル部内の複数のセル
に格納された冗長情報の書き換えを指示する制御信号を
外部から受取る端子と、該制御信号を受けて、前記冗長
情報ファイル内の前記複数のセルを自動的に選択するア
ドレスを生成するアドレス生成手段とを有し、新たな冗
長情報は、前記アドレス生成手段が生成するアドレスに
従って、前記複数のセルに書き込まれることを特徴とす
る請求項８記載の半導体集積回路装置。 - 【請求項１０】 主メモリ部と、冗長メモリ部と、冗長
情報ファイル部とを有し、前記冗長メモリ部を、前記主
メモリ部内の欠陥セルの救済に加え、前記冗長情報ファ
イル部に格納された冗長情報に従い、書き込みデータの
少なくとも一部を書き込むために用いることを特徴とす
る半導体集積回路装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001320910A JP2003122638A (ja) | 2001-10-18 | 2001-10-18 | 半導体集積回路装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001320910A JP2003122638A (ja) | 2001-10-18 | 2001-10-18 | 半導体集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008277744A Division JP4593664B2 (ja) | 2008-10-29 | 2008-10-29 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003122638A true JP2003122638A (ja) | 2003-04-25 |
Family
ID=19138222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001320910A Pending JP2003122638A (ja) | 2001-10-18 | 2001-10-18 | 半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6842386B2 (ja) |
| JP (1) | JP2003122638A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011243149A (ja) * | 2010-05-21 | 2011-12-01 | Renesas Electronics Corp | 半導体装置 |
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|---|---|---|---|---|
| KR100527547B1 (ko) * | 2004-03-06 | 2005-11-09 | 주식회사 하이닉스반도체 | 소자 정보 기록 회로 |
| WO2008023297A2 (en) | 2006-08-21 | 2008-02-28 | Nxp B.V. | Circuit arrangement and method for data processing |
| KR101537018B1 (ko) * | 2008-10-01 | 2015-07-17 | 삼성전자주식회사 | 보안 메모리 인터페이스, 이를 포함하는 시스템 및 스마트카드 |
| WO2011089835A1 (en) * | 2010-01-20 | 2011-07-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device |
| US8902675B2 (en) | 2011-11-29 | 2014-12-02 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
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| JP3421526B2 (ja) * | 1997-02-14 | 2003-06-30 | モトローラ株式会社 | デ−タ処理装置 |
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| US6246316B1 (en) * | 2000-02-23 | 2001-06-12 | Richard L. Andsager | Trailer tire pressure-monitoring system |
| JP3891539B2 (ja) * | 2000-06-15 | 2007-03-14 | シャープ株式会社 | 半導体装置およびその制御装置 |
-
2001
- 2001-10-18 JP JP2001320910A patent/JP2003122638A/ja active Pending
-
2002
- 2002-03-21 US US10/101,843 patent/US6842386B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011243149A (ja) * | 2010-05-21 | 2011-12-01 | Renesas Electronics Corp | 半導体装置 |
| US9111649B2 (en) | 2010-05-21 | 2015-08-18 | Renesas Electronics Corporation | Tamper resistant semiconductor device with access control |
Also Published As
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