JP4593664B2 - 半導体集積回路装置 - Google Patents

Description

本発明はメモリを有する半導体集積回路装置に関し、より特定すれば、メモリに書き込まれたデータの秘匿性を向上させる技術及びメモリの動作の信頼性を向上させる技術に関する。

近年、情報化社会が急速に進み、あらゆる情報が電子データとして保存され、アクセスが可能となっている。このような背景から、メモリ素子に書き込まれたデータを不正な手段により解析し、入手されてしまうと多大な被害が引き起こされる可能性が高くなってきた。

また、半導体メモリの使用量の増加だけではなく、使用目的が多様化しつつあり、単純にメモリ部品（モジュールなど）を交換できなくなりつつある。このような用途では、使用中にメモリが壊れたとしても、メモリの自己修復が行なえるようになっていることが望ましい。このような機能を半導体メモリに持たすことで、たとえメモリの一部が壊れたとしても、自己修復機能によりメモリとしての機能が回復することで、システム全体のダウンを最小限に抑えることができる。

従来、半導体メモリにデータを書き込む場合、機密度の低いデータはそのまま書き込み、機密度が高い場合には予めアプリケーション側でソフトウェア的に暗号化処理を行ったデータを書き込んでいた。

しかしながら、ソフトウェアで暗号化処理を行おうとすると、暗号化強度が強くなればなるほど計算量が増加してしまい、応答性との兼ね合いで使える暗号強度が制限されていた。また、半導体メモリに書き込まれたデータのパターンを解析する手法で、間接的にデータが読み出されてしまった場合、この情報が再度書き込みできるような場合には、半導体メモリに書き込まれたデータが暗号化されていても意味がなくなってしまう危険性があった。

従って、本発明は上記従来技術の問題点を解決し、半導体集積回路装置内のメモリに書き込まれるデータの機密性に依存することなく、一様にかつ柔軟な暗号化処理が可能な半導体集積回路装置を提供することを目的とする。

本発明は、第１のメモリ部と、第２のメモリ部と、冗長情報ファイル部とを有し、該冗長情報ファイル部に格納された冗長情報に従い、前記第１のメモリ部に書き込み可能な書き込みデータの少なくとも一部を前記第１のメモリ部には保持させず、前記第２のメモリ部に書き込むことで、当該書き込みデータの書き込み位置を物理的に変更することを特徴とする半導体集積回路装置である。これにより、半導体集積回路装置内のメモリに書き込まれるデータの機密性に依存することなく、一様にかつ柔軟な暗号化処理が可能な半導体集積回路装置を提供することができる。

本発明によれば、半導体集積回路装置内のメモリに書き込まれるデータの機密性に依存することなく、一様にかつ柔軟な暗号化処理が可能な半導体集積回路装置を提供することができる。

次に、本発明を実施するための最良の形態について図面と共に説明する。

図１は、本発明の第１の実施の形態による半導体集積回路装置を示す回路図である。図示する半導体集積回路装置は半導体メモリであって、主メモリ部１０、冗長メモリ部１２及び冗長情報ファイル部１４を有する。

冗長情報ファイル部１４に記憶された冗長情報に従い、主メモリ部１０及び冗長メモリ１２は選択的に活性化される。

主メモリ部１０は、例えば不揮発性メモリセルがマトリクス状に配列されたアレイを有する。アレイは例えば、ｍ個の行とｎ個の列からなる。説明の都合上、主メモリ部１０は８個のコラムを１つの単位とする。図１では、コラム０とコラム１のみを図示している。そして、各コラムは８ビット構成である。

１つのメモリセルは、１つのトランジスタ１６及び１つのキャパシタ１８からなる。トランジスタ１６のゲートは対応するワード線ＷＬ−１Ａ、ＷＬ−１Ｂ等に接続され、ドレインは対応するビット線ＢＬ、／ＢＬに接続されている、また、トランジスタ１６のソースは、対応するキャパシタ１８の一端に接続されている。キャパシタ１８の他端は、対応するプレート線ＰＬ−１等に接続されている。ビット線ＢＬ、／ＢＬは、対応センスアンプ（Ｓ／Ａ）２０に接続されている。また、ビット線ＢＬ、／ＢＬはそれぞれ、コラム選択スイッチ２２、２４として機能するトランジスタを介してデータバス２６の対応するデータバス線に接続されている。

なお、上記ワード線ＷＬ−１Ａ、ＷＬ−１Ｂ等は、図１の図示を省略するワード線ドライバで駆動される。ワード線ドライバは、外部から供給されるアドレス信号をデコードして得られるローアドレスに従い、選択的に駆動される。

各コラム毎にコラムデコーダ２８が設けられている。コラムデコーダ２８はＮＡＮＤゲート３０とインバータ３２からなる。各コラムデコーダ２８のＮＡＮＤゲート３０の一端は、制御バス５０の対応するバス線に接続されている。後述するように、制御バス５０は、論理回路６２の出力信号で制御される。また、各ＮＡＮＤゲート３０の他端は、対応するコラムアドレス信号ｃｏｌ ａｄｄ０、ｃｏｌ ａｄｄ１等に接続されている。これらのコラムアドレス信号は、外部から供給されるアドレス信号をデコードして得られるものである。１つのコラム、例えばコラム０が選択されると、コラム０を構成する８ビットに対応するコラムデコーダ２８がハイレベルの出力信号をトランジスタ２２、２４のゲートに印加する。

冗長メモリ部１２は、主メモリ部１０の１コラム分のメモリセルアレイを有する。上記の例では、主メモリ部１０の各コラムは８ビット構成なので、冗長メモリ部１２は８ビット構成である。つまり、冗長メモリ部１２は１つのコラムを有する。

冗長メモリ部１２の各メモリセルは、１つのトランジスタ３４及び１つのキャパシタ３６からなる。トランジスタ３４のゲートは対応するワード線ＷＬ−１Ａ、ＷＬ−１Ｂ等に接続され、ドレインは対応するビット線ＢＬ、／ＢＬに接続されている、また、トランジスタ３４のソースは、対応するキャパシタ３６の一端に接続されている。キャパシタ３６の他端は、対応するプレート線ＰＬ−１等に接続されている。ビット線ＢＬ、／ＢＬは、対応センスアンプ（Ｓ／Ａ）３８に接続されている。また、ビット線ＢＬ、／ＢＬはそれぞれ、コラム選択スイッチ４０、４２を介してデータバス２６の対応するデータバス線に接続されている。

なお、上記ワード線ＷＬ−１Ａ、ＷＬ−１Ｂ等は、主メモリ部１０のワード線と共通である。またプレート線ＰＬ−１等も同様である。

冗長メモリ部１２には、コラムデコーダ４４が設けられている。コラムデコーダ４４はＮＡＮＤゲート４６とインバータ４８からなる。ＮＡＮＤゲート４６の一端は、インバータ８０を介して、ＮＡＮＤゲート７４、７６及びＮＯＲゲート７８で構成される論理回路の出力に接続されている。また、ＮＡＮＤゲート４６の他端は、冗長メモリ部１２を選択するコラムアドレス信号ｃｏｌ ａｄｄ ｏｒに接続されている。このコラムアドレス信号は、外部から供給されるアドレス信号をデコードして得られるものである。冗長メモリ部１２が選択されると、コラムデコーダ４４がハイレベルの出力信号を各トランジスタ４０、４２のゲートに印加する。

冗長情報ファイル部１４は、主メモリ部１０のコラムに対応したビット構成のメモリセルアレイを有する。上記の例では、主メモリ部１０は、８コラム構成なので、冗長情報ファイル部１４は８ビット構成である。各ビットはそれぞれ、主メモリ部１０の８つのコラムに対応している。冗長情報ファイル部１４は、主メモリ部１０の行単位（例えばＷＬ−１Ａ、ＷＬ−１Ｂ）に、主メモリ部１０の８つのコラムのうち、冗長メモリ部１２で置き換えるべきコラムを示す冗長情報を格納している。

冗長情報ファイル部１４の各メモリセルは、１つのトランジスタ５２及び１つのキャパシタ５４からなる。トランジスタ５２のゲートは対応するワード線ＷＬ−１Ａ、ＷＬ−１Ｂ等に接続され、ドレインは対応するビット線ＢＬ、／ＢＬに接続されている、また、トランジスタ５２のソースは、対応するキャパシタ５４の一端に接続されている。キャパシタ５４の他端は、対応するプレート線ＰＬ−１等に接続されている。ビット線ＢＬ、／ＢＬは、対応センスアンプ（Ｓ／Ａ）５６０〜５６７に接続されている。また、ビット線ＢＬ、／ＢＬはそれぞれ、コラム選択スイッチ５８、６０を介して論理回路６２に接続されている。コラム選択スイッチ５８、６０のゲートには、制御信号ｃｏｎｔ１が与えられる。

なお、上記ワード線ＷＬ−１Ａ、ＷＬ−１Ｂ等は、主メモリ部１０や冗長メモリ部１２のワード線と共通である。またプレート線ＰＬ−１等も同様である。

論理回路６２は、冗長情報ファイル部１４のビット線（ＢＬ、／ＢＬ）毎に、ＮＡＮＤゲート６４、６６及び６８並びにインバータ７０を有する。ＮＡＮＤゲート６６の一方の入力端子はビット線ＢＬに接続され、ＮＡＮＤゲート６４の一方の入力端子はビット線／ＢＬに接続されている。ＮＡＮＤゲート６６の他方の入力端子は、ワード線が駆動されるときにアクティブとなる制御信号ｃｏｎｔ２を受け取る。ＮＡＮＤゲート６４の他方の入力端子は、インバータ７２を介して制御信号ｃｏｎｔ２を受け取る。

例えば、センスアンプ５６０を有するビット線に位置するセルであって、ワード線ＷＬ−１Ａに接続されたセル５２が図示するように“０”を格納している場合、ビット線ＢＬには“０”が出力され、ビット線／ＢＬには“１”が出力される。これらの出力はＮＡＮＤゲート６６、６４にそれぞれ与えられる。制御信号ｃｏｎｔ２がハイ（Ｈ）になっていると、ＮＡＮＤゲート６４、６６の出力はどちらもＨとなり、ＮＡＮＤゲート６８の出力はロー（Ｌ）となる。よって、インバータ７０はＨを出力する。インバータ７０の出力は制御バス５０の対応するバス線を通り、主メモリ部１０のコラム７に位置するコラムデコーダ２８（図１の図示は省略されている）に与えられる。コラムデコーダ２８のＮＡＮＤゲート３０にはＨの信号が与えられるため、コラムデコーダ２８の出力は対応するコラム７を選択可能である。

また、センスアンプ５６７を有するビット線に位置するセルであって、ワード線ＷＬ−１Ａに接続されたセル５２が図示するように“１”を格納している場合、ビット線ＢＬには“１”が出力され、ビット線／ＢＬには“０”が出力される。これらの出力は、ＯＮ状態のトランジスタ５８、６０を介してＮＡＮＤゲート６６、６４にそれぞれ与えられる。制御信号ｃｏｎｔ２がハイ（Ｈ）になっていると、ＮＡＮＤゲート６６の出力はＨ、ＮＡＮＤゲート６４の出力はＬとなり、ＮＡＮＤゲート６８の出力はＨとなる。よって、インバータ７０はＬを出力する。インバータ７０の出力は制御バス５０の対応するバス線を通り、主メモリ部１０のコラム０に位置するコラムデコーダ２８に与えられる。コラムデコーダ２８のＮＡＮＤゲート３０にはＬの信号が与えられるため、コラムデコーダ２８の出力は対応するコラム０を選択することができない。

センスアンプ５６７を有するビット線に位置するセルであって、ワード線ＷＬ−１Ａに接続されたセル５２のみが“１”を格納し、その他のビット線に位置するセル５２はすべて“０”を格納している場合、ＮＡＮＤゲート７４の出力はＨ、ＮＡＮＤゲート７６の出力はＬとなり、ＮＯＲゲート７８の出力はＬ、インバータ８０の出力はＨとなる。よって、冗長メモリ部１２を選択するコラムアドレス信号ｃｏｌ ａｄｄ ｏｒがオンすると（Ｈになると）、デコーダ４４を構成するＮＡＮＤゲート４６の出力はＬ、インバータ４８の出力はＨとなり、冗長メモリ部１２のトランジスタ４０、４２がオンして、冗長メモリ部１２が選択される。

以上の通り、冗長情報ファイル部１４に格納されている冗長情報に従い、冗長メモリ部１２に置き換えられるべき主メモリ部１０のコラムが１つ指定される。

冗長情報ファイル部１４の各ビットは、主メモリ１０の各コラムに対応しており、プレートブロック単位で、主メモリ１０のセルを、冗長メモリ部１２に置換できる。
例えば、センスアンプ５６７を有するビット線に位置するセルであって、全てのプレート線に接続されたセル５２が“１”を格納している場合は、ＮＡＮＤゲート７４の出力はＨ、ＮＡＮＤゲート７６の出力はＬとなり、ＮＯＲゲート７８の出力はＬ、インバータ８０の出力はＨとなる。よって、冗長メモリ部１２を選択するコラムアドレス信号ｃｏｌ ａｄｄ ｏｒがオンすると（Ｈになると）、デコーダ４４を構成するＮＡＮＤゲート４６の出力はＬ、インバータ４８の出力はＨとなり、冗長メモリ部１２のトランジスタ４０、４２がオンして、冗長メモリ部１２が選択される。その結果、コラム０の全てのセルのデータが、冗長メモリ部１２に置換される。

一方、例えば、センスアンプ５６７を有するビット線に位置するセルであって、プレート線ＰＬ−１に接続されたセル５２のみが“１”を格納し、その他プレート線に接続されたセル５２はすべて“０”を格納している場合は、プレート線ＰＬ−１に接続されたプレートブロックのセルが、冗長メモリ部１２に置換され、その他のプレート線に接続されたプレートブロックのセルは、置換されない。

以上の通り、冗長情報ファイル部１４に格納されている冗長情報に従い、冗長メモリ部１２に置き換えられるべき主メモリ部１０のセルをプレートブロック単位で置換の指定ができる。

冗長情報ファイル部１４に格納される冗長情報は、書き換え可能である。つまり、冗長情報ファイル部１４はプログラム可能である。制御信号ｃｏｎｔ１をオンすると（Ｈにすると）、冗長情報ファイル部１４のトランジスタ５８、６０がＯＮし、データバス２６から書き込みデータをビット線ＢＬ、／ＢＬに供給して、ワード線とプレート線を駆動することで選択されたメモリセルに書き込む。

このように、冗長情報ファイル部１４に格納される冗長情報を任意に書き換えることで、主メモリ部１０に格納されるべき書き込みデータを、コラム単位で冗長メモリ部１２に書き込むことができる。つまり、主メモリ部１０の任意のコラムを冗長メモリ部１２に置換することができる。換言すれば、冗長情報に従って、コラム単位で情報の保存位置を任意に変化させることができる。このように、冗長情報はスクランブルパターンとして機能する。

よって、主メモリ部１０のコラム０〜コラム７からデータを読み出しても、正しいデータは得られない。何故ならば、８つのコラムのうちいずれか一つのコラムは、冗長メモリ部１２に置き換えられているからである。つまり、冗長メモリ部１２を用いることで、書き込みデータの暗号化処理がなされている。

また、たとえ冗長メモリ部１２からデータが読み出されても、冗長情報ファイル部１４内の冗長データが入手できない限り、読み出されたデータが主メモリ部１０内のどのコラムを置き換えるものであるかが不明なため、正しいデータを判別するのは容易でない。
特に、ワード線単位（行単位）に、冗長情報ファイル部１４の情報データを異なるパターンとすれば（“１”を設定する位置を行単位に変える）、正しいデータの判別は極めて困難になる。

制御信号ｃｏｎｔ１を外部から制御することができない限り、冗長情報ファイル部１４を活性化することはできず、外部から冗長情報ファイル部１４を読むことはできない。例えば、半導体集積回路装置の製造時に、その装置固有のＩＤ番号を主メモリ部１０及び冗長メモリ部１２を用いて書き込む場合には、冗長情報ファイル部１４に冗長情報を書き込んだ後に、制御信号ｃｏｎｔ１を装置内部でＬに固定してしまう。これにより、トランジスタ５８、６０はＯＦＦ状態に固定され、冗長情報ファイル部１４内の冗長情報を外部から読み出すことはできない。

このように、書き込み前に暗号化処理されない機密度の低いデータであっても、必要に応じてハードウェア（半導体集積回路装置側）で、つまり冗長情報ファイル部１２を任意にマッピングすることで、書き込みデータを暗合化処理することができる。また、予め暗号化処理された上で書き込まれるような機密度の高いデータに対しても、同様に冗長情報ファイル部１２を任意にマッピングすることで更なる暗号化処理を施すことができる。更には、冗長情報ファイル部１２に任意のパターンを書き込めるので、必要に応じて冗長情報ファイルに書き込むパターンを変えることで、暗号の堅牛性を高く保つことができる。

図２（Ａ）、（Ｂ）はそれぞれ、上記半導体集積回路装置の全体構成を示す図である。半導体集積回路装置のチップ８２上に、図１に示す回路が形成される。図２では、図１の回路及びその周辺回路（例えば、アドレスデコーダや制御信号ｃｏｎｔ２を発生するタイミング回路）を含めて、メモリセルアレイ８４として図示されている。

図２（Ａ）は、制御信号ｃｏｎｔ１を装置内部でＬ（グランドレベル）に固定する例である。制御信号ｃｏｎｔ１を伝える信号線８６は、チップ８２内でグランドに接続されている。チップ８２には外部接続端子８８、９０及び９２が設けられ、それぞれアドレス信号、データ信号及び制御信号を入出力する。

図２（Ｂ）は、制御信号ｃｏｎｔ１を装置外部から供給する例である。制御信号ｃｏｎｔ１は、チップ８２に設けられた外部接続端子９４を介してメモリセルアレイ８４に供給される。制御信号ｃｏｎｔ１を端子９４に供給し、冗長情報をデータ信号として端子９０に供給することで、冗長情報ファイル部１４の冗長情報を書き換えることができる。制御信号ｃｏｎｔ１を用いて、冗長情報を頻繁に書き換えることで、冗長情報を判別し難くすることができる。

また、複数チップを１つの回路基板に搭載してシステムを形成する場合には、チップ毎に異なる冗長情報を書き込むことで、データの秘匿性を高めることができる。

更に、図２（Ｂ）では、制御信号ｃｏｎｔ１を直接外部から供給する構成であるが、図３に示す構成でも良い。外部から端子９４に、冗長情報ファイル部１４の書き込みを指示する制御信号ｃｏｎｔ１０を与える。この時、端子８８に与えられるアドレス信号は冗長情報ファイル部１４を指示している。ブロック選択信号９６は、アドレス信号が冗長情報ファイル部１４を指示していることを検出すると、Ｈ（ハイレベル）のブロック選択信号をＮＡＮＤゲート９８に出力する。ＮＡＮＤゲート９８は、Ｈのブロック選択信号とＨの制御信号を受け、Ｌを出力する。インバータ１００はこれを反転し、Ｈの制御信号ｃｏｎｔ１を出力する。

なお、図１の構成は、冗長メモリ部１２を主メモリ部１０の欠陥セルを救済するために用いても良いことは勿論である。この救済は初期不良のみならず、使用中に不良が発生した場合にも、半導体集積回路装置を救済することができる。また、欠陥セルの救済と暗号化処理の両方に冗長メモリ部１２を用いることとしても良い。

以上の通り、第１の実施の形態では、冗長メモリ部１２を単なる冗長救済のみならず、データの秘匿性を高めるために用いることができる。

冗長情報ファイル部１４に書き込む冗長情報は、ワード線単位(行単位)に決めることができる。他方、全てのワードに対し同じ冗長情報パターンを設定することで、冗長メモリ部１２をバンクとして用いることができる。

図４に、この実施例を示す。主メモリ部１０のコラム０に対応する冗長情報ファイル部１４のビット線の各メモリセルに“１”を書き込む。つまり、全てのワード線に対し、“０００００００１”の冗長情報パターンを書き込む。これにより、コラム０の全てのメモリセルは冗長メモリ部１２に置き換えられる。この場合、“００００００００”の冗長情報パターンに書き換えれば、コラム０が活性化され、冗長メモリ部１２は選択されない。従って、主メモリ部１０のコラム０と冗長メモリ部１２に異なるデータを書き込んでおき、冗長情報パターンを“０００００００１”と“００００００００”との間で切り換えることにより、メモリバンクが変わったかのように動作する。

この構成により、必要とされるアドレス空間の増大もなく、また外部ＲＯＭを用いることによる安全性の低下を排除できる。更に、本実施の形態による半導体集積回路装置の一つの用途として、状態が変化するアプリケーションに追従してプログラムを書き換えながら、同時に現在の状態を計算することができる。

冗長情報パターンを“０００００００１”から“００００００００”へ、又はこの逆に切り換えるためには、冗長情報ファイル部１４の全てのメモリセルを書き換える必要がある。

図５に、上記バンク切り換えにおいて、冗長情報を効率的に書き換えることができる構成を示す。図５（Ａ）に示すように、制御信号ｃｏｎｔ２を外部から受取る外部接続端子１０２がチップ８２上に設けられている。制御信号ｃｏｎｔ２はバンクモードを指示する信号で、Ｈの場合に、冗長情報ファイル部１４の全てのメモリセルに格納されたデータを書き換える。

図５（Ｂ）は、ローカルアドレス発生部を示す。図示するように、ＮＡＮＤゲート１０４は前述した制御信号ｃｏｎｔ１０とｃｏｎｔ２を受け取り、その出力をインバータ１０６を介してカウンタ１０８に出力する。制御信号ｃｏｎｔ１０とｃｏｎｔ２のいずれもがＨの時にカウンタ１０８は活性化され、端子８８を介して受取ったアドレスを先頭アドレスとして、順次カウントアップ（又はカウントダウン）する。先頭アドレスは、ワード線ＷＬ−１Ａ又はＷＬ−ｎＢ（図４参照）を指している。カウンタ１０８は、この先頭アドレスから順番にワード線を選択するアドレス（ローカルアドレスという）を自動的に生成する。この時、端子９０に与えられるデータ信号は書き換えるべき冗長情報であり、データバス２６上に供給されている。冗長情報ファイル部１４の行（ワード線）はアドレスカウンタ１０８で順番に選択され、情報が全てのメモリセルに書き込まれる。

図６は、本発明の第２の実施の形態による半導体集積回路装置を示す回路図である。図中、前述した構成要素と同一のものには同一の参照番号を付してある。

図６に示す第２の実施の形態は、冗長メモリ部１２のコラムデコーダ４４を制御する論理回路を図の右側にレイアウトし、コラムデコーダ４４のレイアウトと、主メモリ部１０のコラムデコーダ２８のレイアウトと同じにして、冗長メモリ部１２が目視で特定し難くしたものである。第２の実施の形態の回路構成及び動作は、第１の実施の形態の回路構成及び動作と同じである。

コラムデコーダ２８も４４も２入力１出力のＮＡＮＤゲートとインバータで構成されているため、そのレイアウトは同一である。また、コラムデコーダ２８、４４の周辺のレイアウトも同じである。更に、主メモリ部１０も冗長メモリ部１２も同じレイアウトである。従って、主メモリ部１０と冗長メモリ１２とを目視で、つまり物理的な位置から区別することが極めて難しく、半導体集積回路装置の対タンパー性を強化することができる。

図７は、本発明の第３の実施の形態による半導体集積回路装置を示す回路図である。図中、前述した構成要素と同一のものには同一の参照番号を付してある。

第３の実施の形態は、冗長メモリ部１２を主メモリ部１０の内部に配置したことを特徴とする。冗長メモリ部１２を挟んで、主メモリ部１０は主メモリ部１０Ａと主メモリ部１０Ｂにニ分割されている。図７の例では、主メモリ部１０Ａがコラム０を構成し、主メモリ部１０Ｂがコラム１〜コラム７を構成している。冗長メモリ部１２の位置は上記の例に限定されるものではなく、主メモリ部の任意のコラム間に配置することができる。

このような配置により、主メモリ部１０と冗長メモリ１２とを目視で区別することが極めて難しく、半導体集積回路装置の対タンパー性を強化することができる。

以上、本発明の実施の形態を３つ説明した。冗長情報ファイル部１４は不揮発性メモリに代えて、揮発性メモリで構成しても良い。この場合には、半導体集積回路装置内部に不揮発性メモリを設け、電源ダウン前に冗長情報ファイル部１４の冗長情報をこの不揮発性メモリに保存する。

最後に、本発明の要旨の一部をまとめて以下に列挙する。
（付記１）
主メモリ部と、冗長メモリ部と、冗長情報ファイル部とを有し、該冗長情報ファイル部に格納された冗長情報に従い、前記主メモリ部に書き込むべき書き込みデータの少なくとも一部を前記冗長メモリ部に書き込むことで、当該書き込みデータの書き込み位置を物理的に変更し、書き込みデータの秘匿性を高めることを特徴とする半導体集積回路装置。
（付記２）
前記冗長情報は任意に書き換え可能であることを特徴とする付記１記載の半導体集積回路装置。
（付記３）
前記冗長情報は、外部から書き換えができないように、前記冗長情報ファイルに固定的に格納されていることを特徴とする付記１記載の半導体集積回路装置。
（付記４）
前記冗長情報ファイル部は不揮発性メモリを有し、外部から書き換え可能であることを特徴とする付記１記載の半導体集積回路装置。
（付記５）
前記冗長情報ファイル部は不揮発性メモリを有し、外部から該不揮発性メモリを選択するための制御端子を設けたことを特徴とする付記１記載の半導体集積回路装置。
（付記６）
前記メモリ部は、複数のコラムから構成されており、前記書き込み位置の物理的変更を前記主メモリ部のコラム単位に行なうことを特徴とする付記１ないし５のいずれか一項記載の半導体集積回路装置。
（付記７）
前記主メモリ部のコラムを選択するデコーダと、前記冗長メモリ部のコラムを選択するデコーダは同一の回路パターンを有することを特徴とする付記１記載の半導体集積回路装置。
（付記８）
冗長メモリ部は、前記主メモリ部の内部に配置されていることを特徴とする付記１ないし７のいずれか一項記載の半導体集積回路装置。
（付記９）
主メモリ部と、冗長メモリ部と、冗長情報ファイル部とを有し、該冗長情報ファイル部に格納された冗長情報に従い、前記主メモリ部に書き込まれた書き込みデータの少なくとも一部を置換するデータを前記冗長メモリ部に書き込むことを特徴とする半導体集積回路装置。
（付記１０）
前記冗長情報ファイル部内の複数のセルに格納された冗長情報の書き換えを指示する制御信号を外部から受取る端子と、
該制御信号を受けて、前記冗長情報ファイル内の前記複数のセルを自動的に選択するアドレスを生成するアドレス生成手段とを有し、
新たな冗長情報は、前記アドレス生成手段が生成するアドレスに従って、前記複数のセルに書き込まれることを特徴とする付記９記載の半導体集積回路装置。
（付記１１）
同一アドレスに対し、前記冗長情報に従って、前記書き込みデータは前記主メモリ部のみから、又は前記主メモリ部と前記冗長メモリ部の両方から読み出されることを特徴とする付記９記載の半導体集積回路装置。
（付記１２）
主メモリ部と、冗長メモリ部と、冗長情報ファイル部とを有し、前記冗長メモリ部を、前記主メモリ部内の欠陥セルの救済に加え、前記冗長情報ファイル部に格納された冗長情報に従い、書き込みデータの少なくとも一部を書き込むために用いることを特徴とする半導体集積回路装置。
（付記１３）
主メモリ部への書き込みデータの少なくとも一部を、主メモリ部の書き込むべき領域に欠陥がないにもかかわらず冗長メモリ部に書き込み、当該書き込みデータの書き込み位置を物理的に変更して記憶する方法。

本発明の第１の実施の形態による半導体集積回路装置の回路図である。 本発明の第１の実施の形態による半導体集積回路装置の全体構成の二つの例（Ａ）、（Ｂ）を示す図である。 制御信号ｃｏｎｔ１を生成する回路の回路図である。 図１に示す構成において、メモリバンク的用途を説明するための回路図である。 図１に示す半導体集積回路装置をメモリバンク的に用いる場合の全体構成を示す図（Ａ）及びこの半導体集積回路装置に具備されるローカルアドレス発生部の一構成例を示す回路図である。 本発明の第２の実施の形態を示す回路図である。 本発明の第３の実施の形態を示す回路図である。

符号の説明

１０ 主メモリ部
１２ 冗長メモリ部
１４ 冗長情報ファイル部
１６ メモリセルを構成するトランジスタ
１８ メモリセルを構成するキャパシタ
２０ センスアンプ
２２、２４ コラムゲートを構成するトランジスタ
２６ データバス
２８ 主メモリ部１０のコラムデコーダ
４４ 冗長メモリ部１２のコラムデコーダ
６２ 論理回路

Claims (7)

1. 複数のコラムから構成されている第１のメモリ部と、前記第１のメモリ部の一つのコラム分のメモリセルを有する第２のメモリ部と、前記第１のメモリ部のコラムに対応したビット構成のメモリセルを有する冗長情報ファイル部とを有し、
   該冗長情報ファイル部のメモリセルに格納され、前記第１のメモリ部及び前記第２のメモリ部をコラム単位で選択的に活性化する冗長情報に従い、前記第１のメモリ部に書き込み可能な書き込みデータの内、前記冗長情報で非選択とされた前記第１のメモリ部のコラムのデータを、前記第１のメモリ部には保持させず、前記第２のメモリ部に書き込むことで、当該書き込みデータの書き込み位置を物理的に変更し、
   前記冗長情報は、前記第２のメモリ部に書き込まれた後固定され、外部から読み出すことはできない
   ことを特徴とする半導体集積回路装置。
2. 前記冗長情報は任意に書き換え可能であることを特徴とする請求項１記載の半導体集積回路装置。
3. 前記冗長情報は、外部から書き換えができないように、前記冗長情報ファイルに固定的に格納されていることを特徴とする請求項１記載の半導体集積回路装置。
4. 前記冗長情報ファイル部は不揮発性メモリを有し、外部から書き換え可能であることを特徴とする請求項１記載の半導体集積回路装置。
5. 前記メモリ部は、複数のコラムから構成されており、前記書き込み位置の物理的変更を前記第１のメモリ部のコラム単位に行なうことを特徴とする請求項１ないし４のいずれか一項記載の半導体集積回路装置。
6. 前記第１のメモリ部のコラムを選択するデコーダと、前記第２のメモリ部のコラムを選択するデコーダは同一の回路パターンを有することを特徴とする請求項１記載の半導体集積回路装置。
7. 前記第２のメモリ部は、前記第１のメモリ部の内部に配置されていることを特徴とする請求項１ないし６のいずれか一項記載の半導体集積回路装置。
   

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