KR20100024258A - 배드 블록 리맵핑 기능을 갖는 불휘발성 메모리 장치 및 그배드 블록 리맵핑 방법 - Google Patents

배드 블록 리맵핑 기능을 갖는 불휘발성 메모리 장치 및 그배드 블록 리맵핑 방법 Download PDF

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Abstract

본 발명은 배드 블록 리맵핑 기능을 갖는 불휘발성 메모리 장치 및 그 배드 블록 리맵핑 방법에 대하여 개시된다. 불휘발성 메모리 장치는, 별도의 리맵핑 블락 어드레스 신호들의 버싱(Bussing)을 필요로 하지 않고, 메인 셀 블락들 중 일부를 메인 셀 블락 내 배드 블락을 대체하는 리맵핑 블락들로 사용하고, 리맵핑 블락들은 기존의 블락 어드레스 신호들을 이용하여 선택된다. 불휘발성 메모리 장치의 배드 블락 리맵핑 방법은, 외부에서 입력되는 외부 블락 어드레스와 칩 내부에 저장된 배드 블락 어드레스를 비교하여 외부 블락 어드레스가 배드 블락을 지정하는 경우 배드 블락 플래그 신호를 발생하는 단계, 배드 블락 어드레스에 매칭되는 리맵핑 어드레스에 응답하여 리맵핑 블락을 선택하는 리맵핑 블락 어드레스를 발생하는 단계, 그리고 배드 블락 플래그 신호에 응답하여 외부 블락 어드레스와 리맵핑 블락 어드레스 중 하나를 선택하여 로우 어드레스 신호로 출력하는 단계를 포함한다.
Figure P1020080083027
배드 블락. 리맵핑 블락, 배드 블락 플래그 신호, 리맵핑 어드레스, 리맵핑 블락 어드레스

Description

배드 블록 리맵핑 기능을 갖는 불휘발성 메모리 장치 및 그 배드 블록 리맵핑 방법{Non-volatile memory device and bad block remapping method}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 배드 블록 리맵핑 기능을 갖는 불휘발성 메모리 장치 및 그 배드 블록 리맵핑 방법에 관한 것이다.
불휘발성 메모리 장치인 플래쉬 메모리 장치는 데이터의 기록 및 소거가 전기적으로 수행되는 특징을 가진다. 플래쉬 메모리 장치의 메모리 셀들은 복수개의 블락들로 구성되고, 각각의 블락은 다수개의 페이지로 구성된다. 특히 블락은 메모리 셀에 저장된 데이터를 소거하는 최소 단위가 된다.
플래쉬 메모리 장치는, 프로그램 동작 또는 소거 동작시에, 고에너지 장벽을 통과하는 터널링 효과와 높은 운동 에너지를 가진 핫 캐리어가 절연물을 통과하는 핫 캐리어 효과를 이용한다. 이러한 프로그램 동작이나 소거 동작은 플래쉬 메모리 셀에 데이터를 기록하는 횟수를 제한하는 요인이 되고, 데이터의 쓰기 동작시 플래쉬 메모리 셀의 오동작을 유발하는 원인이 되기도 한다. 또한, 고집적화가 요구되는 플래쉬 메모리 장치의 제조 공정이 가지는 다수의 제약 요건에 의해 플래쉬 메모리 셀들은 불량을 유발하기도 한다.
플래쉬 메모리 장치는 공정 과정 또는 동작 과정에서 메모리 셀에 치명적인 결함이 발생하는 경우가 많이 있다. 결함이 있다고 판정된 메모리 셀을 적어도 하나 이상 가지고 있는 블락을 배드 블락(Bad Block)이라고 한다. 배드 블락의 수가 규정치 이상, 예컨대 5개 이상 존재하는 경우에 그 플래쉬 메모리 장치는 불량품(failure article)으로 판정된다.
배드 블락의 수가 규정치보다 적은 플래쉬 메모리 장치는, 그 내부에 배드 블락을 관리할 수 있는 방법을 가지고 있다. 여러 방법들 중에서 배드 블락을 리던던트 블락으로 대체하는 배드 블락 맵핑 방법이 있다. 배드 블락 맵핑 방법은 배드 블락의 어드레스를 파악하고, 배드 블락에 데이터의 쓰기나 읽기 동작이 수행되지 않도록 저지하고, 배드 블락은 리던던트 블락으로 대체되고, 리던던트 블락을 통해 데이터의 쓰기나 읽기 동작을 수행한다.
플래쉬 메모리 장치는, 통상적으로, 다수개의 메인 셀 블락들로 구성되는 메모리 셀 어레이를 포함하고, 메인 셀 블락들은 상호간에 배타적으로 할당된 블락 어드레스를 가진다. 각 메인 셀 블락은 블락 어드레스 신호들을 디코딩하는 로우 디코더에 연결되어, 로우 디코더에서 발생되는 블락 선택 신호에 응답하여 선택된다. 메인 셀 블락들 중 최상위 어드레스의 메인 셀 블락으로부터 역순으로 미리 정해진 수만큼의 메인 셀 블락들이, 메인 셀 블락 내 배드 블락들을 대체하기 위한 리던던트 블락들로 사용된다.
그런데, 플래쉬 메모리 장치는, 리던던트 블락들을 선택하기 위하여, 기존의 로우 디코더로 제공되는 블락 어드레스 신호들과는 별도로 리던던트 블락 어드레스 신호들을 로우 디코더로 제공하여야 한다. 리던던트 블락 어드레스 신호들은 배드 블락의 어드레스 신호들에 상응하는 신호들이다. 이에 따라, 플래쉬 메모리 장치는 리던던트 블락 어드레스 신호들을 로우 디코더들로 버싱(Bussing) 함에 따라 칩 면적이 증가하는 단점이 있다.
본 발명의 목적은 별도의 리맵핑 블락 어드레스 신호들의 버싱(Bussing)을 필요로 하지 않고, 기존의 블락 어드레스 신호들을 이용하여 리맵핑 블락들을 선택하는 배드 블락 리맵핑 기능을 갖는 불휘발성 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상기 불휘발성 메모리 장치의 배드 블락 리맵핑 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 불휘발성 메모리 장치는, 복수개의 메인 셀 블락들을 포함하고, 메인 셀 블락들 중 일부를 메인 셀 블락 내 배드 블락을 대체하는 리맵핑 블락들로 사용하는 메모리 셀 어레이, 로우 어드레스 신호를 디코딩하여 메인 셀 블락들을 어드레싱하는 블락 어드레스 신호들을 발생하는 로우 디코더부, 그리고 외부에서 입력되는 외부 블락 어드레스와 칩 내부에 저장된 배드 블락 어드레스를 비교하여 배드 블락 플래그 신호를 발생하고, 배드 블락 어드레스에 매칭되는 리맵핑 어드레스에 의해 리맵핑 블락을 선택하는 리맵핑 블락 어드레스를 발생하고, 배드 블락 플래그 신호에 응답하여 외부 블락 어드레스와 리맵핑 블락 어드레스 중 하나를 선택하여 로우 어드레스 신호로 출력하는 리맵핑 블락 맵핑 제어부를 포함한다.
본 발명의 실시예들에 따라, 메모리 셀 어레이는 메인 셀 블락들 중 최상위 어드레스의 메인 셀 블락으로부터 역순으로 미리 정해진 수만큼의 메인 셀 블락들 을 리맵핑 블락들로 사용할 수 있다.
본 발명의 실시예들에 따라, 로우 디코더부는 로우 어드레스를 디코딩하여 블락 어드레스 신호들을 발생하는 로우 프리-디코더, 그리고 메인 셀 블락 각각에 연결되고 블락 어드레스 신호들에 응답하여 해당되는 메인 셀 블락을 선택하는 로우 디코더를 포함할 수 있다.
본 발명의 실시예들에 따라, 리맵핑 블락 맵핑 제어부는 배드 블락 어드레스를 저장하고 리맵핑 어드레스를 발생하는 배드 블락 어드레스 저장 회로, 외부 블락 어드레스와 배드 블락 어드레스를 비교하여 배드 블락 플래그 신호를 발생하는 비교부, 리맵핑 어드레스에 응답하여 대응되는 리맵핑 블락 어드레스를 발생하는 리맵핑 블락 맵핑 저장 회로, 그리고 배드 블락 플래그 신호에 응답하여 외부 블락 어드레스와 리맵핑 블락 어드레스 중 하나를 선택하여 로우 어드레스 신호로 출력하는 메인/리맵핑 블락 어드레스 먹스부를 포함할 수 있다.
본 발명의 실시예들에 따라, 배드 블락 어드레스 저장 회로는 레지스터로 구현될 수 있다.
본 발명의 실시예들에 따라, 리맵핑 블락 맵핑 저장 회로는 행들 및 열들로 배열되는 복수개의 셀 트랜지스터들로 구현될 수 있고, 셀 트랜지스터들은 전원 전압 또는 접지 전압에 전기적으로 연결될 수 있고, 리맵핑 어드레스가 셀 트랜지스터들의 게이트에 연결될 수 있다.
본 발명의 실시예들에 따라, 메인/리맵핑 블락 어드레스 먹스부는, 배드 블락 플래그 신호와 외부 블락 어드레스를 입력하는 제1 앤드 게이트, 배드 블락 플 래그 신호의 반전 신호와 리맵핑 블락 어드레스 비트를 입력하는 제2 앤드 게이트, 제1 및 제2 앤드 게이트들의 출력을 입력하는 노아 게이트, 그리고 노아 게이트의 출력을 입력하여 로우 어드레스 신호로 출력하는 인버터를 포함할 수 있다.
본 발명의 실시예들에 따라, 불휘발성 메모리 장치는 메모리 셀 블락들 내 메모리 셀이 플로팅 게이트형의 플래쉬 메모리 셀로 구성될 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 다른 면에 따른, 복수개의 메인 셀 블락들을 포함하고, 메인 셀 블락들 중 일부를 메인 셀 블락 내 배드 블락을 대체하는 리맵핑 블락들로 사용하는 불휘발성 메모리 장치는, 배드 블락을 어드레싱하는 배드 블락 어드레스를 저장하고 배드 블락 어드레스에 매칭되는 리맵핑 어드레스를 발생하는 배드 블락 어드레스 저장 회로, 외부에서 입력되는 메인 셀 블락을 어드레싱하는 외부 블락 어드레스와 배드 블락 어드레스를 비교하여 배드 블락 플래그 신호를 발생하는 비교부, 리맵핑 어드레스에 응답하여 리맵핑 블락을 선택하는 리맵핑 블락 어드레스를 발생하는 리맵핑 블락 맵핑 저장 회로, 그리고 배드 블락 플래그 신호에 응답하여 외부 블락 어드레스와 리맵핑 블락 어드레스 중 하나를 선택하여 로우 어드레스 신호로 출력하는 메인/리맵핑 블락 어드레스 먹스부를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명의 또다른 일면에 따른, 복수개의 메인 셀 블락들을 포함하고, 메인 셀 블락들은 로우 어드레스 신호에 의해 선택되고, 메인 셀 블락들 중 일부를 메인 셀 블락 내 배드 블락을 대체하는 리맵핑 블락들로 사용하는 불휘발성 메모리 장치의 배드 블락 리맵핑 방법은, 배드 블락을 어드레싱하는 배드 블락 어드레스를 저장하는 단계, 배드 블락 어드레스에 매칭되는 리맵핑 어드레스를 발생하는 단계, 외부에서 입력되는 메인 셀 블락을 어드레싱하는 외부 블락 어드레스와 배드 블락 어드레스를 비교하여 배드 블락 플래그 신호를 발생하는 단계, 배드 블락 어드레스에 매칭되는 리맵핑 어드레스에 응답하여 리맵핑 블락들로 사용되는 메인 셀 블락의 외부 블락 어드레스와 동일한 리맵핑 블락 어드레스를 발생하는 단계, 그리고 배드 블락 플래그 신호에 응답하여 외부 블락 어드레스와 리맵핑 블락 어드레스 중 하나를 선택하여 로우 어드레스 신호로 출력하는 단계를 포함한다.
상술한 본 발명의 불휘발성 메모리 장치의 배드 블락 리맵핑 방법에 의하면, 배드 블락을 대체하는 리맵핑 블락들이 로우 디코더로 제공되는 블락 어드레스 신호들에 의해 선택된다. 이에 따라, 종래의 리맵핑 블락들을 선택하기 위한 별도의 리맵핑 블락 어드레스 신호들의 버싱(Bussing)을 필요로 하지 않기 때문에, 불휘발성 메모리 장치의 칩 면적을 줄일 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일실시예에 따른 낸드 플래쉬 메모리 장치를 설명하는 도면이다. 도 1을 참조하면, 낸드 플래쉬 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더부(120), 리맵핑 블락 맵핑 제어부(130), 그리고 로우 프리-디코더(140)를 포함한다.
메모리 셀 어레이(110)는 다수개의 메모리 블락들로 구성된다. 각 메모리 블락은 플로팅 게이트 구조의 플래쉬 메모리 셀을 어레이 상으로 복수 배열하여 구성된다. 본 실시예에서는 2048개의 메인 셀 블락들(MCB0-MCB2047)로 구성되는 메모리 셀 어레이에 대하여 설명된다. 메인 셀 블락들(MCB0-MCB2047) 중 최상위 어드레스의 메인 셀 블락(MCB2047)으로부터 역순으로 미리 정해진 수만큼, 예컨대 30개의 메인 셀 블락들(MCB2047-MCB2018)이, 메인 셀 블락 내 배드 블락들을 대체하기 위한 리맵핑 블락들(RCB0-RCB29)로 사용된다.
로우 디코더부(120)는 각 메인 셀 블락(MCB0-MCB2047)에 연결되는 로우 디코더들로 구성된다. 각 로우 디코더는 블락 어드레스 신호들(Pi, Qi, Ri)을 디코딩하여 해당되는 메인 셀 블락(MCB0-MCB2047)을 선택하는 블락 선택 신호를 발생한다.
리맵핑 블락 맵핑 제어부(130)는, 외부에서 입력되는 외부 블락 어드레스(ADDR_MAIN<10:0>)와 배드 블락 어드레스(ADDR_BADBLK<10:0>)을 비교하여 배드 블락 플래그 신호(nBAD_FLAG)를 발생하고, 배드 블락 플래그 신호(nBAD_FLAG)에 응답하여 외부 블락 어드레스(ADDR_MAIN<10:0>)와 리맵핑 블락 어드레스(ADDR_REPAIR<4:0>) 중 하나를 선택하여 로우 어드레스 신호(X_ADDR<10:0>)로 출 력한다. 로우 어드레스 신호(X_ADDR<10:0>)는 로우 프리-디코더(140)에서 디코딩되어 블락 어드레스 신호들(Pi, Qi, Ri)을 발생한다.
리맵핑 블락 맵핑 제어부(130)는 배드 블락 어드레스 저장 회로(132), 비교부(134), 리맵핑 블락 맵핑 저장 회로(136), 그리고 메인/리맵핑 블락 어드레스 먹스부(138)를 포함한다.
배드 블락 어드레스 저장 회로(132)는 메인 셀 블락들(MCB0-MCB2017) 중 배드 블락의 어드레스를 저장한다. 배드 블락 어드레스 저장 회로(132)는 레지스터로 구현될 수 있다. 그리고, 배드 블락 어드레스 저장 회로(132)는, 배드 블락을 리맵핑 블락(MCB2047-MCB2018 또는 RCB0-RCB29)으로 대체하기 위하여, 배드 블락 어드레스(ADDR_BADBLK<10:0>)에 매칭되는 리맵핑 어드레스(RBM0-RBM29)와 리맵핑 인에이블 신호(RME)를 발생한다.
비교부(134)는 외부 블락 어드레스(ADDR_MAIN<10:0>)와 배드 블락 어드레스 저장 회로(132)에 저장된 배드 블락 어드레스(ADDR_BADBLK<10:0>)을 비교한다. 비교부(134)는, 외부 블락 어드레스(ADDR_MAIN<10:0>)와 배드 블락 어드레스(ADDR_BADBLK<10:0>)가 일치하면 로직 로우레벨의 배드 블락 플래그 신호(nBAD_FLAG)를 발생하고, 외부 블락 어드레스(ADDR_MAIN<10:0>)와 배드 블락 어드레스(ADDR_BADBLK<10:0>)가 불일치하면 로직 하이레벨의 배드 블락 플래그 신호(nBAD_FLAG)를 발생한다.
리맵핑 블락 맵핑 저장 회로(136)는 리맵핑 어드레스(RBM0-RBM29)에 응답하여 리맵핑 블락 어드레스(ADDR_REPAIR<4:0>)를 제공한다. 리맵핑 블락 어드레 스(ADDR_REPAIR<4:0>)는 배드 블락을 대체하는 리맵핑 블락(MCB2047-MCB2018 또는 RCB0-RCB29)을 선택한다. 도 2에 도시된 바와 같이, 리맵핑 블락들(MCB2047-MCB2018)의 어드레스를 살펴보면, 11 비트의 X[10:0] 어드레스 중 상위 6 비트 X[10:5]는 "1"로 셋팅되고, 하위 5 비트 X[4:0]는 11111에서 00010까지의 어드레스를 갖는다.
도 3은 리맵핑 블락 맵핑 저장 회로(136)의 구체적인 회로 다이어그램이다. 도 3을 참조하면, 리맵핑 블락 맵핑 저장 회로(136)는 복수개의 셀 트랜지스터들(CT)이 행들 및 열들로 배열되어 있다. 셀 트랜지스터들(CT)은 전원 전압(VDD) 또는 접지 전압(VSS)에 전기적으로 연결된다. 셀 트랜지스터들(CT)은 리맵핑 어드레스(RBM0-RBM29)에 응답하여 대응되는 리맵핑 블락 어드레스(ADDR_REPAIR<4:0>)를 제공한다.
리맵핑 인에이블 신호(RME)가 활성화되고, 예컨대, RBM0 리맵핑 어드레스가 활성화되면, 리맵핑 블락 어드레스(ADDR_REPAIR<4:0>)는 11111로 발생된다. 11111 리맵핑 블락 어드레스(ADDR_REPAIR<4:0>)는 도 2의 MCB2047 리맵핑 블락의 하위 5 비트 X[4:0] 어드레스와 동일하다. RBM1 리맵핑 어드레스가 활성화되면, 리맵핑 블락 어드레스(ADDR_REPAIR<4:0>)는 11110으로 발생된다. 11110 리맵핑 블락 어드레스(ADDR_REPAIR<4:0>)는 도 2의 MCB2046 리맵핑 블락의 하위 5 비트 X[4:0] 어드레스와 동일하다. 그리고, RBM29 리맵핑 어드레스가 활성화되면, 리맵핑 블락 어드레스(ADDR_REPAIR<4:0>)는 00010으로 발생된다. 00010 리맵핑 블락 어드레스(ADDR_REPAIR<4:0>)는 도 2의 MCB2018 리맵핑 블락의 하위 5 비트 X[4:0] 어드레 스와 동일하다.
도 4는 도 1의 메인/리맵핑 블락 어드레스 먹스부를 설명하는 도면이다. 도 4를 참조하면, 메인/리맵핑 블락 어드레스 먹스부(138)는 배드 블락 플래그 신호(nBAD_FLAG)에 응답하여 외부 블락 어드레스(ADDR_MAIN<4:0>)와 리맵핑 블락 어드레스(ADDR_REPAIR<4:0>) 중 하나를 선택하여 로우 어드레스 신호(X_ADDR<4:0>)로 출력하고, 외부 블락 어드레스(ADDR_MAIN<10:5>)를 로우 어드레스 신호(X_ADDR<10:5>)로 출력한다.
메인/리맵핑 블락 어드레스 먹스부(138)는, 배드 블락 플래그 신호(nBAD_FLAG)와 ADDR_MAIN<0> 외부 블락 어드레스 비트를 입력하는 제1 앤드 게이트(401), 배드 블락 플래그 신호(nBAD_FLAG)의 반전 신호와 ADDR_REPAIR<0> 리맵핑 블락 어드레스 비트를 입력하는 제2 앤드 게이트(402), 제1 및 제2 앤드 게이트들(401, 402)의 출력을 입력하는 제1 노아 게이트(403), 그리고 제1 노아 게이트(403) 출력을 입력하여 X_ADDR<0> 로우 어드레스 신호로 출력하는 제1 인버터(404)를 포함한다.
배드 블락 플래그 신호(nBAD_FLAG)가 로직 하이레벨이면, 즉, 비교부(134)에서 외부 블락 어드레스(ADDR_MAIN<10:0>)와 배드 블락 어드레스(ADDR_BADBLK<10:0>)가 불일치로 판정되면, ADDR_MAIN<0> 외부 블락 어드레스 비트가 X_ADDR<0> 로우 어드레스 신호로 출력된다. 배드 블락 플래그 신호(nBAD_FLAG)가 로직 로우레벨이면, 즉, 비교부(134)에서 외부 블락 어드레스(ADDR_MAIN<10:0>)와 배드 블락 어드레스(ADDR_BADBLK<10:0>)가 일치로 판정되 면, ADDR_REPAIR<0> 리맵핑 블락 어드레스 비트가 X_ADDR<0> 로우 어드레스 신호로 출력된다. 이와 마찬가지로, 메인/리맵핑 블락 어드레스 먹스부(138)는, 배드 블락 플래그 신호(nBAD_FLAG)에 응답하여 외부 블락 어드레스(ADDR_MAIN<4:1>)와 리맵핑 블락 어드레스(ADDR_REPAIR<4:1>) 중 하나를 선택하여 로우 어드레스 신호(X_ADDR<4:1>)로 출력한다.
메인/리맵핑 블락 어드레스 먹스부(138)는, 배드 블락 플래그 신호(nBAD_FLAG)와 ADDR_MAIN<5> 외부 블락 어드레스 비트를 입력하는 제3 앤드 게이트(421), 배드 블락 플래그 신호(nBAD_FLAG)의 반전 신호와 전원 전압(VDD)의 로직 하이레벨을 입력하는 제4 앤드 게이트(422), 제3 및 제4 앤드 게이트들(421, 422)의 출력을 입력하는 제2 노아 게이트(423), 그리고 제2 노아 게이트(423) 출력을 입력하여 X_ADDR<5> 로우 어드레스 신호로 출력하는 인버터(404)를 포함한다.
배드 블락 플래그 신호(nBAD_FLAG)가 로직 하이레벨이면, ADDR_MAIN<5> 외부 블락 어드레스 비트가 X_ADDR<5> 로우 어드레스 신호로 출력된다. 배드 블락 플래그 신호(nBAD_FLAG)가 로직 로우레벨이면, 전원 전압(VDD)의 로직 하이레벨이 X_ADDR<5> 로우 어드레스 신호로 출력된다. 이와 마찬가지로, 메인/리맵핑 블락 어드레스 먹스부(138)는, 배드 블락 플래그 신호(nBAD_FLAG)에 응답하여 외부 블락 어드레스(ADDR_MAIN<10:5>)와 전원 전압(VDD)의 로직 하이레벨 중 하나를 선택하여 로우 어드레스 신호(X_ADDR<10:5>)로 출력한다.
배드 블락 플래그 신호(nBAD_FLAG)가 로직 로우레벨인 경우에, 배드 블락을 리맵핑 블락(MCB2047-MCB2018)으로 대체하여야 하는 데, 도 2에서 설명한 바와 같 이, 리맵핑 블락들(MCB2047-MCB2018)의 상위 6 비트 X[10:5] 어드레스가 "1"로 셋팅되기 때문에, X_ADDR<10:5> 로우 어드레스 신호가 모두 "1"로 발생되는 것과 잘 부합한다.
다시, 도 1로 돌아가서, 로우 어드레스 신호(X_ADDR<10:5>)는 로우 프리-디코더(140)에서 디코딩되어 블락 어드레스 신호들(Pi, Qi, Ri)을 발생한다. 블락 어드레스 신호들(Pi, Qi, Ri)은 각 메인 셀 블락(MCB0-MCB2047)에 연결되는 로우 디코더들로 제공되고, 각 로우 디코더는 블락 어드레스 신호들(Pi, Qi, Ri)을 디코딩하여 해당되는 메인 셀 블락(MCB0-MCB2047)을 선택하는 블락 선택 신호를 발생한다.
본 실시예의 낸드 플래쉬 메모리 장치(100)는, 배드 블락을 대체하는 리맵핑 블락들이 로우 디코더로 제공되는 블락 어드레스 신호들에 의해 선택된다. 이에 따라, 종래의 리맵핑 블락들을 선택하기 위한 별도의 리맵핑 블락 어드레스 신호들의 버싱(Bussing)을 필요로 하지 않기 때문에, 낸드 플래쉬 메모리 장치(100)의 칩 면적을 줄일 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 일실시예에 따른 낸드 플래쉬 메모리 장치를 설명하는 도면이다.
도 2는 도 1의 리맵핑 블락으로 사용되는 메인 셀 블락들의 어드레스를 설명하는 도면이다.
도 3은 도 1의 리맵핑 블락 맵핑 저장 회로를 설명하는 도면이다.
도 4는 도 1의 메인/리맵핑 블락 어드레스 먹스부를 설명하는 도면이다.

Claims (14)

  1. 복수개의 메인 셀 블락들을 포함하고, 상기 메인 셀 블락들 중 일부를 상기 메인 셀 블락 내 배드 블락을 대체하는 리맵핑 블락들로 사용하는 메모리 셀 어레이;
    로우 어드레스 신호를 디코딩하여, 상기 메인 셀 블락들을 어드레싱하는 블락 어드레스 신호들을 발생하는 로우 디코더부; 및
    외부에서 입력되는 외부 블락 어드레스와 칩 내부에 저장된 배드 블락 어드레스를 비교하여 배드 블락 플래그 신호를 발생하고, 상기 배드 블락 어드레스에 매칭되는 리맵핑 어드레스에 의해 상기 리맵핑 블락을 선택하는 리맵핑 블락 어드레스를 발생하고, 상기 배드 블락 플래그 신호에 응답하여 상기 외부 블락 어드레스와 상기 리맵핑 블락 어드레스 중 하나를 선택하여 상기 로우 어드레스 신호로 출력하는 리맵핑 블락 맵핑 제어부를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 셀 어레이는
    상기 메인 셀 블락들 중 최상위 어드레스의 상기 메인 셀 블락으로부터 역순으로 미리 정해진 수만큼의 상기 메인 셀 블락들을 상기 리맵핑 블락들로 사용하는 것을 특징으로 하는 불휘발성 메모리 장치.
  3. 제1항에 있어서, 상기 로우 디코더부는
    상기 로우 어드레스를 디코딩하여 상기 블락 어드레스 신호들을 발생하는 로우 프리-디코더; 및
    상기 메인 셀 블락 각각에 연결되고, 상기 블락 어드레스 신호들에 응답하여 해당되는 상기 메인 셀 블락을 선택하는 로우 디코더를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  4. 제1항에 있어서, 상기 리맵핑 블락 맵핑 제어부는
    상기 배드 블락 어드레스를 저장하고, 상기 리맵핑 어드레스를 발생하는 배드 블락 어드레스 저장 회로;
    상기 외부 블락 어드레스와 상기 배드 블락 어드레스를 비교하여 상기 배드 블락 플래그 신호를 발생하는 비교부;
    상기 리맵핑 어드레스에 응답하여 대응되는 상기 리맵핑 블락 어드레스를 발생하는 리맵핑 블락 맵핑 저장 회로; 및
    상기 배드 블락 플래그 신호에 응답하여 상기 외부 블락 어드레스와 상기 리맵핑 블락 어드레스 중 하나를 선택하여 상기 로우 어드레스 신호로 출력하는 메인/리맵핑 블락 어드레스 먹스부를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  5. 제4항에 있어서, 상기 배드 블락 어드레스 저장 회로는
    레지스터로 구현되는 것을 특징으로 하는 불휘발성 메모리 장치.
  6. 제4항에 있어서, 상기 리맵핑 블락 맵핑 저장 회로는
    행들 및 열들로 배열되는 복수개의 셀 트랜지스터들로 구현되고,
    상기 셀 트랜지스터들은 전원 전압 또는 접지 전압에 전기적으로 연결되고, 상기 리맵핑 어드레스가 상기 셀 트랜지스터들의 게이트에 연결되는 것을 특징으로 하는 불휘발성 메모리 장치.
  7. 제4항에 있어서, 상기 메인/리맵핑 블락 어드레스 먹스부는
    상기 배드 블락 플래그 신호와 상기 외부 블락 어드레스를 입력하는 제1 앤드 게이트;
    상기 배드 블락 플래그 신호의 반전 신호와 상기 리맵핑 블락 어드레스 비트를 입력하는 제2 앤드 게이트;
    상기 제1 및 상기 제2 앤드 게이트들의 출력을 입력하는 노아 게이트; 및
    상기 노아 게이트의 출력을 입력하여 상기 로우 어드레스 신호로 출력하는 인버터를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  8. 제1항에 있어서, 상기 불휘발성 메모리 장치는
    상기 메모리 셀 블락들 내 메모리 셀이 플로팅 게이트형의 플래쉬 메모리 셀인 것을 특징으로 하는 불휘발성 메모리 장치.
  9. 복수개의 메인 셀 블락들을 포함하고, 상기 메인 셀 블락들 중 일부를 상기 메인 셀 블락 내 배드 블락을 대체하는 리맵핑 블락들로 사용하는 불휘발성 메모리 장치에 있어서,
    상기 배드 블락을 어드레싱하는 배드 블락 어드레스를 저장하고, 상기 배드 블락 어드레스에 매칭되는 리맵핑 어드레스를 발생하는 배드 블락 어드레스 저장 회로;
    외부에서 입력되는 상기 메인 셀 블락을 어드레싱하는 블락 어드레스와 상기 배드 블락 어드레스를 비교하여, 상기 배드 블락 플래그 신호를 발생하는 비교부;
    상기 리맵핑 어드레스에 응답하여, 상기 리맵핑 블락을 선택하는 리맵핑 블락 어드레스를 발생하는 리맵핑 블락 맵핑 저장 회로; 및
    상기 배드 블락 플래그 신호에 응답하여 상기 외부 블락 어드레스와 상기 리맵핑 블락 어드레스 중 하나를 선택하여 로우 어드레스 신호로 출력하는 메인/리맵핑 블락 어드레스 먹스부를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  10. 제9항에 있어서, 상기 배드 블락 어드레스 저장 회로는
    레지스터로 구현되는 것을 특징으로 하는 불휘발성 메모리 장치.
  11. 제9항에 있어서, 상기 리맵핑 블락 맵핑 저장 회로는
    행들 및 열들로 배열되는 복수개의 셀 트랜지스터들로 구현되고,
    상기 셀 트랜지스터들은 전원 전압 또는 접지 전압에 전기적으로 연결되고, 상기 리맵핑 어드레스가 상기 셀 트랜지스터들의 게이트에 연결되는 것을 특징으로 하는 불휘발성 메모리 장치.
  12. 제9항에 있어서, 상기 메인/리맵핑 블락 어드레스 먹스부는
    상기 배드 블락 플래그 신호와 상기 외부 블락 어드레스를 입력하는 제1 앤드 게이트;
    상기 배드 블락 플래그 신호의 반전 신호와 상기 리맵핑 블락 어드레스 비트를 입력하는 제2 앤드 게이트;
    상기 제1 및 상기 제2 앤드 게이트들의 출력을 입력하는 노아 게이트; 및
    상기 노아 게이트의 출력을 입력하여 상기 로우 어드레스 신호로 출력하는 인버터를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치.
  13. 제9항에 있어서, 상기 불휘발성 메모리 장치는
    상기 메모리 셀 블락들 내 메모리 셀이 플로팅 게이트형의 플래쉬 메모리 셀인 것을 특징으로 하는 불휘발성 메모리 장치.
  14. 복수개의 메인 셀 블락들을 포함하고, 상기 메인 셀 블락들은 로우 어드레스 신호에 의해 선택되고, 상기 메인 셀 블락들 중 일부를 상기 메인 셀 블락 내 배드 블락을 대체하는 리맵핑 블락들로 사용하는 불휘발성 메모리 장치의 배드 블락 리 맵핑 방법에 있어서,
    상기 배드 블락을 어드레싱하는 배드 블락 어드레스를 저장하는 단계;
    상기 배드 블락 어드레스에 매칭되는 리맵핑 어드레스를 발생하는 단계;
    외부에서 입력되는 상기 메인 셀 블락을 어드레싱하는 외부 블락 어드레스와 상기 배드 블락 어드레스를 비교하여, 배드 블락 플래그 신호를 발생하는 단계;
    상기 배드 블락 어드레스에 매칭되는 리맵핑 어드레스에 응답하여, 상기 리맵핑 블락을 선택하는 리맵핑 블락 어드레스를 발생하는 단계; 및
    상기 배드 블락 플래그 신호에 응답하여 상기 외부 블락 어드레스와 상기 리맵핑 블락 어드레스 중 하나를 선택하여 로우 어드레스 신호로 출력하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 배드 블락 리맵핑 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101280181B1 (ko) * 2010-05-18 2013-07-05 삼성전자주식회사 메모리 시스템 및 메모리 시스템에서 플래쉬 변환 레이어의 예비 영역 관리 방법
US8830749B2 (en) 2011-12-02 2014-09-09 SK Hynix Inc. Semiconductor memory device and method for controlling the same
KR20150054531A (ko) * 2013-11-12 2015-05-20 삼성전자주식회사 반도체 메모리 장치 및 그것을 포함하는 메모리 시스템
KR20180106518A (ko) * 2017-03-20 2018-10-01 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101086876B1 (ko) * 2009-09-30 2011-11-25 주식회사 하이닉스반도체 예비 영역을 유동적으로 관리하는 반도체 스토리지 시스템 및 그 제어 방법
US9092357B2 (en) * 2010-10-29 2015-07-28 Microsoft Technology Licensing, Llc Remapping of inoperable memory blocks
US9032244B2 (en) 2012-11-16 2015-05-12 Microsoft Technology Licensing, Llc Memory segment remapping to address fragmentation
US9875810B2 (en) * 2013-07-24 2018-01-23 Microsoft Technology Licensing, Llc Self-identifying memory errors
US9343184B2 (en) * 2014-04-07 2016-05-17 Micron Technology, Inc. Soft post package repair of memory devices
US9741403B2 (en) 2014-11-12 2017-08-22 Micron Technology, Inc. Apparatuses and methods to perform post package trim
US20160216969A1 (en) * 2015-01-28 2016-07-28 Qualcomm Incorporated System and method for adaptively managing registers in an instruction processor
US9349491B1 (en) 2015-04-17 2016-05-24 Micron Technology, Inc. Repair of memory devices using volatile and non-volatile memory
US10832791B2 (en) 2019-01-24 2020-11-10 Micron Technology, Inc. Apparatuses and methods for soft post-package repair
JP2021140555A (ja) * 2020-03-06 2021-09-16 本田技研工業株式会社 半導体装置とその制御方法
US11817169B2 (en) * 2021-08-20 2023-11-14 SK Hynix Inc. Memory, memory system and operation method of memory system

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5841957A (en) * 1996-05-23 1998-11-24 Acti Technology Corp. Programmable I/O remapper for partially defective memory devices
JP2003045196A (ja) 2001-08-02 2003-02-14 Fujitsu Ltd ブロックアドレス切替機能を有するメモリ回路
KR100512933B1 (ko) * 2002-01-09 2005-09-07 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 블록 선택신호 발생방법
KR100463199B1 (ko) 2002-03-04 2004-12-23 삼성전자주식회사 플렉서블 리던던시 스킴을 갖는 반도체 메모리 장치
KR100622349B1 (ko) 2004-08-04 2006-09-14 삼성전자주식회사 불량 블록 관리 기능을 가지는 플레시 메모리 장치 및플레시 메모리 장치의 불량 블록 관리 방법.

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101280181B1 (ko) * 2010-05-18 2013-07-05 삼성전자주식회사 메모리 시스템 및 메모리 시스템에서 플래쉬 변환 레이어의 예비 영역 관리 방법
US8830749B2 (en) 2011-12-02 2014-09-09 SK Hynix Inc. Semiconductor memory device and method for controlling the same
KR20150054531A (ko) * 2013-11-12 2015-05-20 삼성전자주식회사 반도체 메모리 장치 및 그것을 포함하는 메모리 시스템
KR20180106518A (ko) * 2017-03-20 2018-10-01 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템

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