KR20090014823A

KR20090014823A - 배드 블록을 리맵핑하는 플래시 메모리 장치 및 그것의배드 블록의 리맵핑 방법

Info

Publication number: KR20090014823A
Application number: KR1020070079097A
Authority: KR
Inventors: 김민수
Original assignee: 삼성전자주식회사
Priority date: 2007-08-07
Filing date: 2007-08-07
Publication date: 2009-02-11
Also published as: US20090040827A1

Abstract

본 발명에 따른 결함 메모리 블록의 어드레스를 정상 메모리 블록의 어드레스로 대체하기 위한 플래시 메모리 장치는, 외부로부터 제공되는 블록 어드레스가 이미 저장된 블록 어드레스와 동일한지를 검출하고, 검출 결과에 따라 리페어 신호를 생성하는 어드레스 저장 블록; 및 상기 리페어 신호를 상기 정상 메모리 블록을 선택하기 위한 블록 선택 신호로 변환하는 인코더를 포함한다.

상술한 구성을 통하여 본 발명의 플래시 메모리 장치는 모든 행 디코더 회로들을 동일한 구조로 제작할 수 있으며, 제공되는 메모리 블록들의 자원을 최대한 활용할 수 있다.

Description

배드 블록을 리맵핑하는 플래시 메모리 장치 및 그것의 배드 블록의 리맵핑 방법{FLASH MEMORY DEVICE REMAPPING BAD BLOCKS AND BAD BOLCK REMAPPING METHOD THEREOF}

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 메모리 장치 및 메모리 시스템에 관한 것이다.

일반적으로, 반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에 불휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 불휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그 램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.

일반적으로, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 못해 일반 사용자들이 기억 내용을 갱신하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하기 때문에, 계속적인 갱신이 필요한 시스템 프로그래밍(System programming)이나 보조 기억 장치로의 응용이 확대되고 있다. 특히 플래시(Flash) EEPROM은 기존의 EEPROM에 비해 집적도가 높아, 대용량 보조 기억 장치로의 응용에 매우 유리하다. 플래시 EEPROM 중에서도 낸드형(NAND-type) 플래시 EEPROM(이하, '낸드형 플래시 메모리'라 칭함)은 다른 플래시 EEPROM에 비해 집적도가 매우 높은 장점을 가진다.

플래시 메모리 장치는 정보를 저장할 수 있으며 원할 때 정보를 독출할 수 있는 집적 회로이다. 플래시 메모리 장치는 재기입이 가능한 복수의 메모리 셀들을 포함한다. 메모리 셀들 각각은 1-비트 데이터 또는 멀티-비트 데이터를 저장한다. 플래시 메모리 장치는 점차 고집적화 및 대용량화, 그리고 칩 사이즈의 증가를 통해서 고기능화되고 있다. 그러나 상술한 트렌드(Trend)들에 따라 플래시 메모리 장치의 회로 선폭 감소, 공정의 증가 및 복잡도 증가 등이 수반된다. 이러한 조건들은 칩의 수율을 감소시키는 요인이 되고 있다. 이러한 문제점을 해결하기 위해, 플래시 메모리 장치는 결함이 발생된 메모리 셀을 대체하기 위한 여분의 메모리 셀(Redundant Memory Cell:이하 리던던트 메모리 셀)을 구비하고 있다. 또한, 플래시 메모리 장치는 결함 셀의 어드레스를 리던던트 메모리 셀의 어드레스로 전환하 기 위한 수단들을 포함하고 있다. 테스트시 결함이 존재하는 배드 블록(Bad block)이 검출되면, 배드 블록은 결함이 없는 리던던트 블록으로 대체된다. 이러한 배드 블록의 처리에 따라, 배드 블록이 존재하는 플래시 메모리 장치는 양품으로 출시될 수 있다. 따라서, 수율은 증가된다.

그러나, 하나의 플래시 메모리 장치에 구비되는 리던던트 블록의 수는 한정되어 있으며, 검출된 배드 블록의 수가 리던던트 블록 수를 초과하는 경우도 배재할 수 없다. 이러한 경우, 생산자는 처음부터 리페어되지 못한 배드 블록의 수의 허용 범위를 사용자에게 공지하고, 리페어되지 않은 배드 블록을 포함하는 플래시 메모리 장치를 공급할 수 있다. 특히, 낸드 플래시 메모리 장치는 에스램(SRAM)이나 디램(DRAM)과는 달리 일부의 결함이 존재하는 메모리 블록이 존재하더라도 사용이 가능하다. 이 경우, 배드 블록의 선택을 차단하기 위해서 컨트롤러 또는 사용자는 배드 블록의 위치를 검색해야 한다. 이하에서는, "배드 블록"은 상술한 리페어되지 못한 결함이 존재하는 블록을 지칭하기로 한다. 리페어되지 못한 배드 블록들을 검색하여 내부적으로 정상적인 메모리 블록과 어드레스를 교환하여 사용하는 기술이 " 플 렉서블 리던던시 스킴을 갖는 반도체 메모리 장치 "라는 제목으로 한국공개특허공보(특2003-0072433)에 기술되어 있으며, 이 발명의 레퍼런스에 포함된다.

그러나, 상술한 레퍼런스에서 설명된 기술에 의하면, 배드 블록과 대체되기 위한 리던던트 블록의 행 디코더는 메인 블록들의 행 디코더와 상이한 구조를 갖는다. 동일한 코어 내에 포함되는 행 디코더들의 상이한 구조는 플래시 메모리 장치의 레이아웃 설계에 있어서 많은 노력과 비용을 수반하게 한다. 또한, 배드 블록들 에 대한 대체가 완료된 이후에도 배드 블록과 대체되지 않는 리던던트 블록에 대한 활용에 많은 제약을 제공한다.

따라서, 메모리 블록들의 행 디코더 회로를 효과적으로 구성하기 위한 기술이 절실히 요구되고 있는 실정이다.

상기 목적을 달성하기 위한 본 발명에 따른 결함 메모리 블록의 어드레스를 정상 메모리 블록의 어드레스로 대체하기 위한 플래시 메모리 장치는, 외부로부터 제공되는 블록 어드레스가 이미 저장된 블록 어드레스와 동일한지를 검출하고, 검출 결과에 따라 리페어 신호를 생성하는 어드레스 저장 블록; 및 상기 리페어 신호를 상기 정상 메모리 블록을 선택하기 위한 블록 선택 신호로 변환하는 인코더를 포함한다. 이러한 구성을 통해서 결함 메모리 블록과 결함 메모리 블록을 대체하기 위한 정상 메모리 블록을 각각 선택하는 블록 행 디코더의 구조를 동일하게 구성할 수 있다.

상기 목적을 달성하기 위한 본 발명에 따른 복수의 메인 메모리 블록들과 상기 복수의 메인 메모리 블록들 중에 존재하는 결함 메모리 블록을 대체하기 위한 복수의 리던던트 메모리 블록들을 포함하는 플래시 메모리 장치는, 상기 복수의 메인 메모리 블록들 각각에 대응하며, 제 1 블록 선택 신호에 응답하여 어느 하나가 활성화되는 복수의 제 1 행 디코더들; 상기 복수의 리던던트 메모리 블록들 각각에 대응하며, 제 2 블록 선택 신호에 응답하여 어느 하나가 선택되는 복수의 제 2 행 디코더들; 외부로부터 제공되는 블록 어드레스와 이미 저장된 블록 어드레스와 동 일한지를 검출하고, 검출 결과에 따라 리페어 신호를 생성하는 어드레스 저장 블록; 상기 리페어 신호를 인코딩하여 상기 제 2 블록 선택 신호로 변환하는 인코더를 포함하되, 상기 제 2 행 디코더들 각각은 상기 제 1 행 디코더들과 동일한 회로 구조를 갖는다.

상기 목적을 달성하기 위한 본 발명에 따른 제 1 메모리 블록들과 상기 제 1 메모리 블록들 중에 존재하는 결함 블록을 대체하기 위한 제 2 메모리 블록들을 포함하는 셀 어레이; 상기 제 1 메모리 블록들을 선택하기 위한 제 1 행 디코더들; 각각이 상기 제 1 행 디코더들과 동일한 회로 구조를 가지며, 상기 제 2 메모리 블록들을 선택하기 위한 제 2 행 디코더들; 상기 결함 블록의 어드레스를 저장하며, 외부 어드레스가 상기 결함 블록에 대응하는 경우 상기 제 2 행 디코더들 중 어느 하나에 대응하는 리페어 신호를 생성하는 어드레스 저장 블록; 상기 리페어 신호를 인코딩하여 상기 제 2 행 디코더들 중 어느 하나를 선택하기 위한 블록 선택 신호로 생성하는 인코더를 포함한다.

상기 목적을 달성하기 위한 본 발명에 따른 결함 메모리 블록을 정상 메모리 블록으로 대체하는 리페어 방법은, 입력되는 블록 어드레스가 상기 결함 메모리 블록의 어드레스와 일치하는지를 판단하는 단계; 상기 블록 어드레스가 상기 결함 메모리 블록의 어드레스와 일치하는 경우, 복수의 리던던트 메모리 블록들 중 상기 결함 메모리 블록과 대체되는 어느 하나에 대응하는 리페어 신호를 생성하는 단계; 그리고 상기 리페어 신호를 인코딩하여 상기 결함 메모리 블록과 대체되는 어느 하나의 리던던트 메모리 블록을 선택하기 위한 블록 선택 신호로 변환하는 단계를 포 함한다.

상기 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 시스템은, 외부로부터 제공되는 블록 어드레스와 이미 저장된 블록 어드레스와 동일한지를 검출하고, 검출 결과에 따라 리페어 신호를 생성하는 어드레스 저장 블록; 및 상기 리페어 신호를 상기 정상 메모리 블록을 선택하기 위한 블록 선택 신호로 변환하는 인코더를 포함하는 결함 메모리 블록의 어드레스를 정상 메모리 블록의 어드레스로 대체하기 위한 플래시 메모리 장치; 및 상기 플래시 메모리 장치와 데이터를 교환하는 컨트롤러를 포함한다.

상기 목적을 달성하기 위한 본 발명에 따른 플래시 메모리 시스템은, 복수의 메인 메모리 블록들 각각에 대응하며, 제 1 블록 선택 신호에 응답하여 어느 하나가 활성화되는 복수의 제 1 행 디코더들; 상기 복수의 리던던트 메모리 블록들 각각에 대응하며, 제 2 블록 선택 신호에 응답하여 어느 하나가 선택되는 복수의 제 2 행 디코더들; 외부로부터 제공되는 블록 어드레스와 이미 저장된 블록 어드레스와 동일한지를 검출하고, 검출 결과에 따라 리페어 신호를 생성하는 어드레스 저장 블록; 상기 리페어 신호를 인코딩하여 상기 제 2 블록 선택 신호로 변환하는 인코더를 포함하되, 상기 제 2 행 디코더들 각각은 상기 제 1 행 디코더들과 동일한 회로 구조를 갖는 플래시 메모리 장치; 및 상기 플래시 메모리 장치와 데이터를 교환하는 컨트롤러를 포함한다.

상술한 구성 및 방법에 따라 메모리 블록들의 행 디코더 회로를 동일하게 구 성하여 플래시 메모리 장치의 칩 면적을 줄이고 메모리 블록의 활용율을 높일 수 있다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다. 이하에서는, 낸드형(NAND type) 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다.

도 1은 리던던트 블록을 포함하는 본 발명의 실시예를 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 플래시 메모리 장치(100)는 메인 영역(Main range)에 대응하는 메인 디코더들(RD1~RD1000) 및 리던던트 영역(Redundant range)에 대응하는 리던던트 디코더들(RRD1001~RRD1024)을 포함한다. 메인 디코더들(RD1~RD1000) 각각에는 메인 블록들(MCB1~MCB1000)이 연결된다. 리던던트 디코더들 (RRD1001~RRD1024) 각각에는 리던던트 블록들(RMCB1001~RMCB1024)이 연결된다. 여기서, 메인 디코더들(RD1~RD1000)과 리던던트 디코더들(RRD1001~RRD1024)은 각각 동일한 회로 구조를 갖는다. 즉, 메인 디코더들(RD1~RD1000)과 리던던트 디코더들(RRD1001~RRD1024) 각각은 동일한 구성과 동일한 사이즈의 회로들로 구성된다. 이러한 디코더들의 구성에도 불구하고, 어드레스 저장 블록(130) 및 리던던트 블록 인코더(160)에 의해서 배드 블록을 대체하기 위한 어드레스의 전환 동작이 용이하게 수행될 수 있다.

셀 어레이(110)는 메인 블록들(MCB1~MCB1000)과 리던던트 블록들(RMCB1001~RMCB1024)로 구분된다. 리던던트 블록들(RMCB1001~RMCB1024)은 메인 블록들(MCB1~MCB1000) 가운데 존재하는 배드 블록을 대신하여 선택되는 메모리 블록이다.

행 디코더(120)는 상술한 셀 어레이(110)의 메인 블록들(MCB1~MCB1000)과 리던던트 블록들(RMCB1001~RMCB1024) 각각에 대응하는 행 디코더 회로들(RD1~RD1000, RRD1001~RRD1024)이 포함된다. 즉, 메인 블록들(MCB1~MCB1000)은 메인 디코더들(RD1~RD1000)에 의해서 각각 선택된다. 리던던트 블록들(RMCB1001~RMCB1024)은 대응하는 리던던트 디코더들(RRD1001~RRD1024)에 의해서 선택된다. 그러나, 본 발명의 리던던트 디코더들(RRD1001~RRD1024) 각각은 리던던트 블록 인코더(160)로부터 제공되는 블록 선택 신호(Pr, Qr, Rr)에 의해서 선택된다. 따라서, 상대적으로 적은 수의 라인으로 리던던트 디코더들(RRD1001~RRD1024)을 제어할 수 있다. 메인 디코더들(RD1~RD1000)은 프리-디코더(150)로부터 제공되는 블록 선택 신호(Pi, Qi, Ri)에 의해서 선택된다. 메인 디코더들(RD1~RD1000) 및 리던던트 디코더들(RD1001~RD1024) 각각에 대한 상세한 회로 구성은 이후에서 기술되는 도 2a 및 도 2b에서 설명될 것이다.

어드레스 저장 블록(130)은 메인 블록들(MCB1~MCB1000) 중에 존재하는 배드 블록들의 블록 어드레스를 저장한다. 어드레스 저장 블록(130)은 입력되는 블록 어 드레스(BLK_Add)가 배드 블록에 대응하는지의 여부를 검출한다. 그리고 블록 어드레스(BLK_Add)가 배드 블록에 대응하는 경우, 어드레스 저장 블록(130)은 블록 어드레스(BLK_Add)가 배드 블록임을 지시하는 리페어 신호(/REDn)를 출력한다. 어드레스 저장 블록(130)은 배드 블록의 어드레스를 저장하기 위한 퓨즈, 전기적 퓨즈(e-Fuse) 또는 레지스터 회로들로 구현 가능하다.

디스에이블 회로(140)는 배드 블록에 대응하는 블록 디코더(예를 들면, RDk)의 선택을 차단하기 위한 디스에이블 신호(/DIS)를 생성한다. 24개의 리던던트 블록들 중 어느 하나를 선택하기 위한 리페어 신호(/REDn)가 활성화되면, 디스에이블 회로(140)는 배드 블록의 선택을 차단하기 위한 디스에이블 신호(/DIS)를 출력한다.

프리-디코더(150)는 블록 어드레스(BLK_Add)를 디코딩하여 블록을 선택하기 위한 블록 선택 신호(Pi, Qi, Ri)를 생성한다. 프리-디코더(150)에 의해서 생성되는 블록 선택 신호(Pi, Qi, Ri)는 메인 디코더들(RD1~RD1000)로 전달되어 대응하는 블록을 선택한다. 그러나 프리-디코더(150)는 디스에이블 신호(/DIS)가 활성화되면, 입력되는 블록 어드레스(BLK_Add)에 대응하는 블록의 선택을 차단하도록 블록 선택 신호(Pi, Qi, Ri)를 생성한다.

리던던트 블록 인코더(160)는 어드레스 저장 블록(130)으로부터 생성되는 리페어 신호(/REDn, 1≤n≤24를 만족하는 정수)를 인코딩한다. 어드레스 저장 블록(130)으로부터 생성되는 리페어 신호(/REDn)는 리던던트 블록들(RMC<1024:1001>) 각각에 대응하는 24개의 라인을 통해서 제공된다. 따라서, 24개의 리페어 신호 들(/RED<24:1>) 중 어느 하나가 활성화되면 리던던트 블록 인코더(160)는 9개의 라인을 통해서 제공되는 블록 선택 신호(Pr<2:0>, Qr<2:0>, Rr<2:0>)를 생성한다. 블록 선택 신호(Pr<2:0>, Qr<2:0>, Rr<2:0>)는 각 리던던트 블록 디코더들(RRD<1001:1024>) 중 어느 하나를 선택하여 활성화한다.

이상에서 기술된 본 발명의 플래시 메모리 장치(100)에 따르면, 메인 디코더들(RD<1000:1>) 및 리던던트 디코더들(RRD<1024:1001>) 각각이 동일한 회로 구조를 갖는다. 그리고, 리페어 신호(/REDn)에 응답하여 리던던트 블록 인코더(160)에 의해서 생성되는 블록 선택 신호(Pr<2:0>, Qr<2:0>, Rr<2:0>)에 응답하여 리던던트 디코더들(RRD<1024:1001>)이 활성화된다. 따라서, 만일 배드 블록의 수가 10개 존재하는 경우, 리던던트 블록들(RMCB<1001:1024>) 중 대체되지 않는 나머지 14개의 블록에 대한 액세스가 자유롭다. 또한, 메인 디코더들(RD<1000:1>) 및 리던던트 디코더들(RRD<1024:1001>) 각각이 동일한 구조를 갖도록 제작되기 때문에, 칩 면적을 줄일 수 있고 용이한 레이아웃 설계가 가능하다.

여기서, 리던던트 블록의 수가 24개인 경우를 한정하여 설명되었으나 본 발명은 이에 국한되지 않는다. 즉, 리던던트 블록의 수는 설명의 간략화를 위하여 예시적으로 설정된 숫자일 뿐, 필요에 따라서 가감될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다. 이하에서는, 리던던트 블록 및 리던던트 디코더들의 수가 각각 24개라는 가정하에서 제반 구성 요소들의 기능 및 동작이 설명될 것이다.

도 2a 및 도 2b는 도 1의 메인 디코더(RDx) 및 리던던트 디코더(RRDy)를 보 여주는 회로도이다. 도 2a 및 도 2b에 도시된 메인 디코더(170) 및 리던던트 디코더(180)를 참조하면, 동일한 회로로 구성됨을 알 수 있다.

도 2a의 메인 디코더(170)를 참조하면, 프리 디코더(150)로부터 제공되는 블록 선택 신호(Pi, Qi, Ri)가 모두 활성화되면, 제 1 노드(N1)는 'HIGH' 레벨로 설정된다. 그리고 스트링 선택 라인(SSL)을 디스에이블(Disable)시키기 위한 스위치(NM)는 차단된다. 고전압 스위치(174)는 제 1 노드(N1)의 논리값을 고전압으로 증폭하여 블록 워드 라인(BWL)으로 전달한다. 블록 선택 신호(Pi, Qi, Ri)가 모두 활성화되면, 블록 워드 라인(BWL)이 고전압으로 부스팅되고, 고전압 스위치들로 구성되는 패스 게이트(175)는 모두 턴-온(Turn-on)된다. 그러면, 드라이버 회로(미도시됨)로부터 생성된 선택 신호들(SS, GS)과 워드 라인 전압(S<i-1:0 >)이 메인 셀 블록(MCBn)으로 전달된다.

도 2b의 리던던트 디코더(180)를 참조하면, 러던던트 블록 인코더(160)로부터 제공되는 블록 선택 신호(Pr, Qr, Rr)가 모두 활성화되면, 제 2 노드(N2)는 'HIGH' 레벨로 설정된다. 그리고 스트링 선택 라인(SSL)을 디스에이블(Disable)시키기 위한 스위치(NM)는 차단된다. 고전압 스위치(184)는 제 2 노드(N2)의 논리값에 대응하는 전압을 고전압으로 증폭하여 블록 워드 라인(BWL)으로 전달한다. 블록 선택 신호(Pr, Qr, Rr)가 모두 활성화되면, 블록 워드 라인(BWL)이 고전압으로 부스팅되고, 고전압 스위치들로 구성되는 패스 게이트(185)는 모두 턴-온(Turn-on)된다. 그러면, 드라이버 회로(미도시됨)로부터 생성된 선택 신호들(SS, GS)과 워드 라인 전압(S<i-1:0 >)이 리던던트 블록(RMCBn)으로 전달된다.

이상의 도 2a 및 도 2b에서 본 발명에 따른 메인 디코더(170) 및 리던던트 디코더(180)의 구성에 따르면, 동일한 제어 방식에 따라 메모리 블록을 선택할 수 있다. 따라서, 메인 디코더(170) 및 리던던트 디코더(180)는 동일한 사이즈 및 동일한 레이 아웃 구조로 제작이 가능하다.

도 3은 본 발명의 어드레스 저장 블록(130)의 구성을 보여주는 블록도이다. 도 3을 참조하면, 어드레스 저장 블록(130)은 외부로부터 제공되는 블록 어드레스(BLK_Add)가 배드 블록의 어드레스와 일치하는지를 판단한다. 그리고, 어드레스 저장 블록(130)은 배드 블록을 대체하기 위한 리던던트 블록을 선택하기 위한 리페어 신호들(/REP<24:1>) 중 어느 하나를 활성화한다. 여기서, 설명의 간략화를 위하여 블록 어드레스는 어드레스 비트들 중 (A<27:20>)에 대응하는 8-비트라 가정한다. 8-비트의 블록 어드레스(A<27:20>)가 입력되면, 24개의 어드레스 저장 회로들(BBAC1~BBAC24)로 동시에 제공된다. 어드레스 저장 회로들(BBAC1~BBAC24) 각각에는 하나의 배드 블록에 대응하는 메인 셀 블록의 블록 어드레스가 저장되어 있다. 만일, 배드 블록의 어드레스가 입력되면, 어드레스 저장 회로들(BBAC1~BBAC24) 중 어느 하나는 리페어 신호(/REDn)를 생성할 것이다.

또한, 배드 블록의 수가 구비되는 러던던트 블록의 수보다 적은 경우, 본 발명의 어드레스 저장 블록(130)은 대체되지 않은 여분의 블록을 메인 블록들(MCB1~MCB1000)에 연속되는 메모리 블록들로 제공할 수 있다. 예를 들면, 메인 블록에 단지 2개의 배드 블록들이 존재하는 경우를 가정하자. 이 경우, 어드레스 저장 회로들(BBAC1, BBAC2)만이 메인 블록들에 존재하는 2의 블록 어드레스를 저장 한다. 그리고 나머지 어드레스 저장 회로들(BBAC2~BBAC24)에는 메인 블록들에 연속되는 블록 어드레스가 저장된다. 이 경우, 외부에서 리던던트 블록들에 대해서 자유롭게 액세스 가능하다. 대체되지 않은 리던던트 블록의 어드레스가 입력되면, 대응하는 어드레스 저장 회로(BBACn)는 리페어 신호(/REDn)을 생성하여 외부에서 제공된 리던던트 셀 블록이 선택되도록 한다.

이상에서 설명된 어드레스 저장 블록(130)의 설정에 따라, 메모리 장치 내에 존재하는 가용 메모리 블록들을 허비하지 않고 사용할 수 있다.

도 4a 및 도 4b는 상술한 도 3의 어드레스 저장 회로들(BBAC1~BBAC24)의 구체적 실시예들을 간략히 보여주는 회로도이다. 여기서, 어드레스 저장 회로(131)에 대해서만 설명될 것이다. 그러나 나머지 어드레스 저장 회로들(132~134)도 도 4a 또는 도 4b와 동일하게 구성되며, 그것들에 대한 설명은 생략하기로 한다.

도 4a를 참조하면, 어드레스 저장 회로(131)는 퓨즈 박스(Fuse box)의 형태로 구성될 수 있다. 따라서, 배드 블록의 블록 어드레스(A20~A27)는 퓨즈들(F10~F17)의 프로그램을 통해서 저장된다. 배드 블록 어드레스의 논리값에 따라서 프로그램되는 퓨즈들이 결정된다. 즉, 최하위 어드레스 비트 (A20)과 관련된 퓨즈들 (F10, F11)은 선택적으로 절단된다. 최하위 어드레스 비트 (A20)의 논리값이 '1'이라면, 상보적인 관계에 있는 퓨즈 (F11)이 절단된다. 그러나, 배드 블록의 최하위 어드레스 비트 (A20)의 논리값이 '0'이라면 퓨즈 (F10)이 절단된다. 이러한 프로그램 방법에 따라 배드 블록 어드레스는 최상위 어드레스 (A27)까지 진행된다. 즉, 배드 블록의 어드레스를 저장하기 위해서, 퓨즈들 (F10-F17)은 제 3 노드(N3) 와 접지 전압 사이에 전류 경로(Current path)가 형성되도록 선택적으로 절단될 것이다. 예를 들면, 배드 블록의 어드레스 (A20-A27)이 "11111111"인 경우, 어드레스 비트들 (A20-A27)의 상보 어드레스 신호들 (nA20-nA27)과 관련된 퓨즈들 (F11, F13, F15, ..., F17)은 절단되는 반면에 어드레스 신호들 (A20-A27)과 관련된 퓨즈들 (F10, F12, F14, ..., F16)은 절단되지 않는다. 이러한 경우, "11111111"의 어드레스가 입력될 때만 제 3 노드(N3)와 접지 전압 사이에 전류 경로가 형성되며, 그 결과 리페어 신호(/RED1)는 로우 레벨로 활성화된다.

도 4b는 어드레스 저장 회로(131)를 래치 회로들과 비교 회로로 구성되는 실시예를 보여준다. 어드레스 저장 회로(131)는 배드 블록의 어드레스가 저장되는 복수의 래치들(L0~L7)을 포함한다. 복수의 래치들(L0~L7)에는 배드 블록에 대응하는 어드레스 비트들이 저장된다. 그리고 블록 어드레스(A20~A27)가 입력되면, 복수의 래치들(L0~L7)에 저장된 배드 블록의 어드레스 비트들은 XOR 게이트들(G0~G7) 각각으로 입력된다. 만일 복수의 래치들(L0~L7)에 저장된 배드 블록의 어드레스 비트와 외부에서 입력되는 블록 어드레스의 비트가 동일하면, XOR 게이트의 출력은 '0'가 된다. 복수의 래치들(L0~L7) 각각에 저장된 어드레스 비트들과 입력되는 어드레스 비트들 (A20~A27) 각각이 동일한 경우, 모든 XOR 게이트(G0~G7)의 출력은 '0'가 된다. 따라서, 낸드 게이트(G8)와 인버터(INV)를 경유하여 출력되는 리페어 신호(/RED1)는 로우 레벨로 활성화된다.

이상에서 설명된 어드레스 저장 블록(130)의 예시적인 구성을 통하여 배드 블록의 어드레스가 입력되면, 배드 블록을 대체하기 위한 리페어 신호(/REDn)가 생 성된다. 또한, 대체되지 않은 여분의 리던던트 블록들의 어드레스를 어드레스 저장 회로의 설정을 통해서 메인 블록들에 연속되는 블록 어드레스로 할당할 수 있다.

도 5는 도 1의 리던던트 블록 인코더(160)로부터 인코딩된 블록 선택 신호(Pr, Qr, Rr) 및 블록 선택 신호(Pr, Qr, Rr)에 의하여 리던던트 디코더(RRD<1024:1001>)의 선택 방법을 보여주는 회로도이다. 다시 말하면, 인코딩된 블록 선택 신호(Pr, Qr, Rr) 및 블록 선택 신호(Pr, Qr, Rr)의 디코딩 방식을 보여주는 도면이다. 좀더 자세히 설명하면 다음과 같다.

24개의 리던던트 디코더들(RRD<1024:1001>) 각각에 대응하는 리페어 신호(/REDn)는 24개의 신호 라인들을 통해서 리던던트 블록 인코더(160)에 제공된다. 리던던트 블록 인코더(160)는 24개의 리던던트 블록들 중 어느 하나에 대응하는 리던던트 디코더(RRDn)를 선택하기 위하여 블록 선택 신호(Pr, Qr, Rr)를 생성한다. 이때 생성되는 블록 선택 신호(Pr, Qr, Rr)는 각각 3개의 라인의 Pr<2:0>, Qr<2:0>, Rr<2:0>를 포함한다. 따라서, 24개 라인으로 제공되는 리페어 신호(/REDn)는 9개의 신호 라인으로 제공될 수 있는 블록 선택 신호(Pr<2:0>, Qr<2:0>, Rr<2:0>)로 인코딩된다.

리던던트 디코더들(RRD<1024:1001>) 각각은 블록 선택 신호(Pr<2:0>, Qr<2:0>, Rr<2:0>)에 의해서 어느 하나가 선택된다. 예시적으로, 블록 선택 신호(Pr<2>, Qr<2>, Rr<2>)가 활성화되면, 리던던트 디코더(RRD1024)가 선택된다. 블록 선택 신호(Pr<2>, Qr<2>, Rr<0>)가 활성화되면, 리던던트 디코더(RRD1022)가 선택된다. 이러한 블록 선택 신호(Pr<2:0>, Qr<2:0>, Rr<2:0>)의 인코딩을 통해서 9 개의 인코딩된 라인을 통해서 24개의 리던던트 디코더들(RRD<1024:1001>) 중 어느 하나가 선택될 수 있다.

따라서, 리던던트 디코더들(RRD<1024:1001>)은 별도의 배드 블록을 대체하기 위한 제어 신호의 제공 없이 선택되고 활성화된다. 그리고, 인코딩된 블록 선택 신호(Pr<2:0>, Qr<2:0>, Rr<2:0>)의 제공을 통해서 리던던트 디코더의 선택을 위해 필요한 신호 라인의 수를 줄일 수 있다. 만일, 리던던트 블록들의 수를 추가하는 경우에는 블록 선택 신호(Pr<2:0>, Qr<2:0>, Rr<3:0>)와 같이 인코딩된 신호 라인의 수를 증가하면 된다.

도 6은 본 발명에 따른 어드레스 저장 블록(130)의 배드 블록 어드레스의 저장에 따라 이루어지는 배드 블록의 리맵핑 방식을 보여주는 블록도이다. 도 6은 리던던트 블록(RMCB<1001:1024>)에 포함되는 모든 메모리 블록들이 메인 블록(MCB<1000:1>)에 존재하는 배드 블록들과 대체된 경우를 보여준다. 여기서, 설명의 간략화를 위하여, 도 5에서 설명된 리페어 신호(/REDn)의 인코딩(Encoding) 과정과 블록 선택 신호(Pr<2:0>, Qr<2:0>, Rr<2:0>)의 설명은 생략될 것이다.

어드레스 저장 블록(130)에 구비되는 모든 어드레스 저장 회로들(BBAC1~BBAC24)에는 배드 블록들의 어드레스가 저장 또는 퓨즈 프로그램된다. 도시된 도면을 참조하면, 어드레스 저장 회로들(BBAC1~BBAC24)에는 배드 블록에 대응하는 메인 블록들(MCB3, MCB5, MCBk, MCBk+2,…, MCB999)의 블록 어드레스(132)가 각각 저장될 것이다. 이 경우는 메인 블록에 존재하는 배드 블록들의 수가 리던던트 블록들의 수와 같거나 많을 때에 해당된다. 따라서, 어드레스 저장 블록(130)은 배드 블록에 대응하는 블록 어드레스(BLK_Add)가 제공되면 배드 블록들 각각을 대체하기 위한 리페어 신호들(/RED1~/RED24) 중 어느 하나를 활성화하게 될 것이다.

도 7은 배드 블록들의 수가 리던던트 블록들의 수보다 적은 경우에 리던던트 블록의 활용하기 위한 어드레스 저장 블록(130)의 실시예를 간략히 보여주는 블록도이다. 도 6에서와 마찬가지로 설명의 간략화를 위하여, 도 5에서 설명된 리페어 신호(/REDn)의 인코딩(Encoding) 과정과 블록 선택 신호(Pr<2:0>, Qr<2:0>, Rr<2:0>)의 설명은 생략될 것이다. 도 7을 참조하면, 어드레스 저장 블록(130)의 설정은 메인 블록에 포함되는 배드 블록이 2개인 경우를 보여준다. 메인 셀 블록에 포함되는 배드 블록들은 메모리 블록(MCB4)과 메모리 블록(MCBk)에 대응한다. 따라서, 어드레스 저장 블록(130)의 2개의 어드레스 저장 회로들(BBAC1, BBAC2)에 각각 배드 블록들(MCB4, MCBk)의 블록 어드레스가 기입 또는 퓨즈 프로그램된다.

반면에, 나머지 어드레스 저장 회로들(BBAC3~BBAC24)에는 메인 블록과 연속되는 블록 어드레스가 기입 또는 퓨즈 프로그램된다. 어드레스 저장 회로(BBAC24)에는 리던던트 블록(RMCB1001)이 선택되기 위한 블록 어드레스가 입력된다. 어드레스 저장 회로(BBAC23)에는 리던던트 블록(RMCB1002)이 선택되기 위한 블록 어드레스가 입력된다. 어드레스 저장 회로(BBAC22)에는 리던던트 블록(RMCB1003)이 선택되기 위한 블록 어드레스가 입력된다. 그리고, 어드레스 저장 회로(BBAC3)에는 리던던트 블록(RMCB1022)이 선택되기 위한 블록 어드레스가 입력된다. 즉, 배드 블록을 대체하지 않는 리던던트 블록들에 대응하는 어드레스 저장 회로들(BBAC3~BBAC24)에는 리던던트 블록들이 가진 고유한 블록 어드레스가 기입 또는 프로그램된다. 따라서, 배드 블록들과 대체되지 않는 리던던트 블록들은 메인 블록들과 연속되는 블록 어드레스를 갖는다. 그리고 외부로부터 입력되는 블록 어드레스(BLK_Add)에 의해서 선택될 수 있다. 따라서, 리던던트 블록들 중 배드 블록들과 대체되지 않는 가용될 수 있는 메모리 블록들의 어드레스는 외부나 메모리 컨트롤러로 제공되어야 한다. 가용될 수 있는 리던던트 블록들의 고유한 블록 어드레스는 플래시 메모리 장치의 초기화 데이터(Initialize data)로서 특정 셀 영역에 저장된다. 그리고 부팅시에 가용될 수 있는 리던던트 블록들의 고유한 블록 어드레스는 독출되어 메모리 컨트롤러나 호스트로 제공되어 액세스 동작에 참조될 수 있다.

도 8은 본 발명의 플래시 메모리 장치를 구비하는 메모리 시스템(200)의 일예를 간략히 도시한 블록도이다. 도 8을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 시스템(200)은 본 발명에 따른 플래시 메모리 장치(210)를 장착한다. 본 발명에 따른 메모리 시스템(200)은 호스트(Host)와 플래시 메모리 장치(210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(220)를 포함한다. 플래시 메모리 장치(210)의 배드 블록들은 내부에 존재하는 리던던트 블록들에 의해서 대체된다. 그리고 여분의 리던던트 블록들은 가용 블록으로 사용된다. 가용 블록으로 사용 가능한 리던던트 블록들에 대한 정보는 어드레스 저장 블록(130, 도 1 참조)의 설정시에 플래시 메모리의 특정 위치에 프로그램된다. 그리고 메모리 시스템(200)의 부팅 시에 메모리 컨트롤러(220)에 제공될 수 있다. 따라서, 메모리 시스템(200)은 배드 블록을 제외한 모든 가용 블록들을 허비하지 않고 사용할 수 있다.

SRAM(221)은 프로세싱 유닛(222)의 동작 메모리로서 사용된다. 호스트 인터페이스(223)는 메모리 카드(200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(224)은 멀티 비트 플래시 메모리 장치(210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(225)는 본 발명의 플래시 메모리 장치(210)와 인터페이싱 한다. 프로세싱 유닛(222)은 메모리 컨트롤러(220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(200)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

상술한 메모리 시스템(200)에 따르면, 플래시 메모리 장치(210)에 존재하는 배드 블록을 제외한 모든 가용 블록들을 낭비하지 않고 사용할 수 있다.

도 9는 본 발명에 따른 플래시 메모리 시스템(310)을 장착하는 정보 처리 시스템(300)을 간략히 보여주는 블록도이다. 도 9를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(310)이 장착된다. 본 발명에 따른 정보 처리 시스템(300)은 플래시 메모리 시스템(310)과 각각 시스템 버스(360)에 전기적으로 연결된 모뎀(320), 중앙처리장치(330), 램(340), 유저 인터페이스(350)를 포함한다. 플래시 메모리 시스템(310)은 앞서 언급된 메모리 시스템(210, 도 8 참조)과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(310)에는 입출력 장치(미도시됨)를 통해서 제공되거나 또는, 중앙처리장치(330)에 의해서 처리된 데이터가 저장된다.

여기서, 상술한 플래시 메모리 시스템(310)이 반도체 디스크 장치(SSD)로 구성될 수 있다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 디스플레이(Display), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부 터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

도 1은 본 발명의 플래시 메모리 장치를 보여주는 블록도;

도 2a 및 도 2b는 본 발명에 따른 메인 디코더 및 리던던트 디코더의 구성을 보여주는 회로도;

도 3은 본 발명에 따른 어드레스 저장 블록의 구성을 보여주는 블록도;

도 4a는 도 3의 어드레스 저장 회로의 일예를 보여주는 회로도;

도 4b는 도 3의 어드레스 저장 회로의 다른 예를 보여주는 회로도;

도 5 본 발명의 리던던트 블록 인코더 및 블록 선택 신호 라인의 구성을 보여주는 블록도;

도 6은 본 발명의 리던던트 셀 블록의 활용 방법의 일예를 보여주는 블록도;

도 7은 본 발명의 리던던트 셀 블록의 활용 방법의 다른 예를 보여주는 블록도;

도 8은 본 발명에 따른 메모리 시스템의 구성을 보여주는 블록도; 및

도 9는 본 발명에 따른 정보 처리 시스템의 구성을 보여주는 블록도.

*도면의 주요 부분에 대한 부호의 설명*

110 : 셀 어레이 120 : 행 디코더

130 : 어드레스 저장 블록 140 : 디스에이블 회로

150 : 프리-디코더 160 : 리던던트 블록 인코더

170 : 메인 디코더 180 : 리던던트 디코더

210 : 플래시 메모리 220 : 메모리 컨트롤러

221 : 에스램 222 : 프로세싱 유닛

223 : 호스트 인터페이스 224 : 에러 정정 블록

225 : 메모리 인터페이스 300 : 정보 처리 시스템

310 : 플래시 메모리 시스템 320 : 모뎀

330 : 중앙처리장치 340 : 램

350 : 유저 인터페이스 360: 시스템 버스

Claims

결함 메모리 블록의 어드레스를 정상 메모리 블록의 어드레스로 대체하기 위한 플래시 메모리 장치에 있어서:

외부로부터 제공되는 블록 어드레스가 이미 저장된 블록 어드레스와 동일한지를 검출하고, 검출 결과에 따라 리페어 신호를 생성하는 어드레스 저장 블록; 및

상기 리페어 신호를 상기 정상 메모리 블록을 선택하기 위한 블록 선택 신호로 변환하는 인코더를 포함하는 플래시 메모리 장치.
제 1 항에 있어서,

상기 리페어 신호에 응답하여 디스에이블 신호를 생성하는 디스에이블 회로; 및

상기 디스에이블 신호에 응답하여 상기 결함 메모리 블록의 선택을 차단하는 블록 선택 신호를 생성하는 프리-디코더를 더 포함하는 플래시 메모리 장치.
제 1 항에 있어서,

상기 정상 메모리 블록과 상기 결함 메모리 블록 각각은 동일한 구조의 블록 행-디코더에 의해서 선택 또는 차단되는 플래시 메모리 장치.
제 1 항에 있어서,

상기 결함 메모리 블록의 어드레스를 저장하지 않는 경우, 상기 어드레스 저장 블록은 상기 정상 메모리 블록의 블록 어드레스를 저장하는 플래시 메모리 장치.
복수의 메인 메모리 블록들과 상기 복수의 메인 메모리 블록들 중에 존재하는 결함 메모리 블록을 대체하기 위한 복수의 리던던트 메모리 블록들을 포함하는 플래시 메모리 장치에 있어서:

상기 복수의 메인 메모리 블록들 각각에 대응하며, 제 1 블록 선택 신호에 응답하여 어느 하나가 활성화되는 복수의 제 1 행 디코더들;

상기 복수의 리던던트 메모리 블록들 각각에 대응하며, 제 2 블록 선택 신호에 응답하여 어느 하나가 선택되는 복수의 제 2 행 디코더들;

외부로부터 제공되는 블록 어드레스와 이미 저장된 블록 어드레스와 동일한지를 검출하고, 검출 결과에 따라 리페어 신호를 생성하는 어드레스 저장 블록;

상기 리페어 신호를 인코딩하여 상기 제 2 블록 선택 신호로 변환하는 인코더를 포함하되,

상기 제 2 행 디코더들 각각은 상기 제 1 행 디코더들과 동일한 회로 구조를 갖는 것을 특징으로 하는 플래시 메모리 장치.
제 5 항에 있어서,

상기 이미 저장된 블록 어드레스에는 상기 결함 메모리 블록의 블록 어드레 스가 포함되는 플래시 메모리 장치.
제 5 항에 있어서,

상기 이미 저장된 블록 어드레스에는 상기 복수의 리던던트 메모리 블록의 블록 어드레스가 포함되는 플래시 메모리 장치.
제 7 항에 있어서,

상기 복수의 리던던트 메모리 블록의 블록 어드레스는 상기 복수의 메인 메모리 블록들의 블록 어드레스에 연속되도록 할당되는 것을 특징으로 하는 플래시 메모리 장치.
제 5 항에 있어서,

상기 리페어 신호에 응답하여 디스에이블 신호를 생성하는 디스에이블 회로; 및

상기 디스에이블 신호에 응답하여 상기 결함 메모리 블록의 선택을 차단하도록 상기 제 1 블록 선택 신호를 생성하는 프리-디코더를 더 포함하는 플래시 메모리 장치.
제 1 메모리 블록들과 상기 제 1 메모리 블록들 중에 존재하는 결함 블록을 대체하기 위한 제 2 메모리 블록들을 포함하는 셀 어레이;

상기 제 1 메모리 블록들을 선택하기 위한 제 1 행 디코더들;

각각이 상기 제 1 행 디코더들과 동일한 회로 구조를 가지며, 상기 제 2 메모리 블록들을 선택하기 위한 제 2 행 디코더들;

상기 결함 블록의 어드레스를 저장하며, 외부 어드레스가 상기 결함 블록에 대응하는 경우 상기 제 2 행 디코더들 중 어느 하나에 대응하는 리페어 신호를 생성하는 어드레스 저장 블록;

상기 리페어 신호를 인코딩하여 상기 제 2 행 디코더들 중 어느 하나를 선택하기 위한 블록 선택 신호로 생성하는 인코더를 포함하는 플래시 메모리 장치.
제 10 항에 있어서,

상기 제 2 행 디코더들 각각은,

상기 블록 선택 신호의 활성화 여부를 검출하는 검출 수단;

상기 검출 수단으로부터 출력을 고전압으로 전환하는 스위치 제어부; 및

상기 스위치 제어부로부터의 출력에 응답하여 대응하는 상기 제 2 메모리 블록들 중 어느 하나로 선택 신호를 제공하는 고전압 스위치단을 포함하는 플래시 메모리 장치.
제 10 항에 있어서,

상기 어드레스 저장 블록은, 상기 제 2 행 디코더들 각각에 대응하는 복수의 블록 어드레스 저장 회로를 포함하는 플래시 메모리 장치.
제 12 항에 있어서,

상기 복수의 어드레스 저장 회로들 중 일부에는 상기 결함 블록의 어드레스가, 그리고 나머지에는 상기 제 2 메모리 블록들 고유의 블록 어드레스가 저장되는 것을 특징으로 하는 플래시 메모리 장치.
제 12 항에 있어서,

상기 복수의 블록 어드레스 저장 회로는 퓨즈 회로, 전기적 퓨즈 회로 또는 래치 회로들로 구성될 수 있는 플래시 메모리 장치.
제 10 항에 있어서,

상기 리페어 신호에 응답하여 디스에이블 신호를 생성하는 디스에이블 회로; 및

상기 디스에이블 신호에 응답하여 상기 결함 블록의 선택을 차단하는 프리-디코더를 더 포함하는 플래시 메모리 장치.
결함 메모리 블록을 정상 메모리 블록으로 대체하는 리페어 방법에 있어서:

입력되는 블록 어드레스가 상기 결함 메모리 블록의 어드레스와 일치하는지를 판단하는 단계;

상기 블록 어드레스가 상기 결함 메모리 블록의 어드레스와 일치하는 경우, 복수의 리던던트 메모리 블록들 중 상기 결함 메모리 블록과 대체되는 어느 하나에 대응하는 리페어 신호를 생성하는 단계; 그리고

상기 리페어 신호를 인코딩하여 상기 결함 메모리 블록과 대체되는 어느 하나의 리던던트 메모리 블록을 선택하기 위한 블록 선택 신호로 변환하는 단계를 포함하는 리페어 방법.
제 16 항에 있어서,

상기 결함 메모리 블록을 선택하는 행 디코더 회로와 상기 리던던트 메모리 블록을 선택하는 행 디코더 회로 각각은 동일한 회로 구조를 갖는 것을 특징으로 하는 리페어 방법.
제 16 항에 있어서,

상기 리페어 신호에 응답하여 상기 결함 메모리 블록의 선택을 차단하는 단계를 더 포함하는 리페어 방법.
플래시 메모리 장치; 및

상기 플래시 메모리 장치와 데이터를 교환하는 컨트롤러를 포함하되, 상기 플래시 메모리 장치는 청구항 1에 기재된 플래시 메모리 장치인 것을 특징으로 하는 메모리 시스템.
플래시 메모리 장치; 및

상기 플래시 메모리 장치와 데이터를 교환하는 컨트롤러를 포함하되, 상기 플래시 메모리 장치는 청구항 5에 기재된 플래시 메모리 장치인 것을 특징으로 하는 메모리 시스템.
플래시 메모리 장치; 및

상기 플래시 메모리 장치와 데이터를 교환하는 컨트롤러를 포함하되, 상기 플래시 메모리 장치는 청구항 10에 기재된 플래시 메모리 장치인 것을 특징으로 하는 메모리 시스템.