KR20150054531A - 반도체 메모리 장치 및 그것을 포함하는 메모리 시스템 - Google Patents

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Abstract

본 발명에 따른 반도체 메모리 장치는, 적어도 하나의 결함 블록을 포함하는 셀 어레이, 상기 적어도 하나의 결함 블록의 행 어드레스 정보를 저장하여 외부로 제공하기 위한 불휘발성 저장 영역, 그리고 상기 적어도 하나의 결함 블록에 포함되는 워드 라인들의 활성화를 차단하기 위한 퓨즈 유닛을 포함한다.

Description

반도체 메모리 장치 및 그것을 포함하는 메모리 시스템{SEMICONDUCTOR MEMORY DEVICE AND MEMORY SYSTEM COMPRISING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 배드 블록 행을 관리하는 반도체 메모리 장치 및 그것을 포함하는 메모리 시스템에 관한 것이다.
전자 시스템을 구성하는 반도체 메모리 장치의 동작 속도는 고속화되고 있다. 그리고 반도체 메모리 장치의 집적도 증가에 따라 동일 면적 내에 집적되는 메모리 셀들의 수도 급격히 증가하는 추세이다. 예를 들면, 디램(DRAM)의 경우, 이러한 집적도 향상과 성능 향상에 따라 상대적으로 수율은 낮아지고 있다. 특히, 메모리 블록 단위로 불량이 발생하는 경우에는 리페어(Repair)가 용이하지 않아 불량 처리되고 있는 실정이다.
블록 단위의 불량은 블록 단위의 리페어를 위한 기술적 어려움과, 블록 단위의 리페어를 위해 사용될 자원의 소모가 과도하여 실질적으로 사용되지 못하고 있다. 본 발명에서는 상술한 문제들로부터 자유로운 반도체 메모리 장치 및 그것의 블록 배드 블록 처리 방법을 제공하고자 한다.
본 발명의 목적은 반도체 메모리 장치에서 블록 단위로 발생하는 불량을 처리하여 양품으로 제공할 수 있는 반도체 메모리 장치 및 메모리 시스템을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 반도체 메모리 장치는, 적어도 하나의 결함 블록을 포함하는 셀 어레이, 상기 적어도 하나의 결함 블록의 행 어드레스 정보를 저장하여 외부로 제공하기 위한 불휘발성 저장 영역, 그리고 상기 적어도 하나의 결함 블록에 포함되는 워드 라인들의 활성화를 차단하기 위한 퓨즈 유닛을 포함한다.
상기 목적을 달성하기 위한 본 발명의 실시 예에 따른 메모리 시스템은, 적어도 하나의 결함 블록을 포함하는 반도체 메모리 장치, 그리고 상기 반도체 메모리 장치로부터 결함 블록 정보를 제공받아 접근시에 참조하는 호스트를 포함하되, 상기 반도체 메모리 장치는 상기 결함 블록에 대응하는 워드 라인의 활성화가 차단되도록 설정된다.
이상과 같은 본 발명의 실시 예에 따르면, 블록 단위로 불량이 발생하더라도 양품으로 제공될 수 있는 반도체 메모리 장치를 구현할 수 있다. 따라서, 집적도와 성능의 증가에 따라 감소하는 반도체 메모리 장치의 수율을 높일 수 있다.
도 1은 본 발명의 배드 블록 행을 간략히 보여주기 위한 블록도이다.
도 2는 본 발명의 실시 예에 따른 배드 블록 행의 선택 방법을 보여주는 블록도이다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 4는 본 발명의 메모리 시스템의 일 실시 예를 보여주는 블록도이다.
도 5는 4의 메모리 시스템의 동작 방법을 간략히 보여주는 순서도이다.
도 6은 본 발명의 메모리 시스템의 다른 실시 예를 보여주는 블록도이다.
도 7은 본 발명의 또 다른 실시 예의 메모리 시스템을 보여주는 블록도이다.
도 8은 도 7의 메모리 시스템의 동작 방법을 간략히 보여주는 순서도이다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 10은 본 발명의 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 11은 도 10의 반도체 메모리 장치의 내부에 설정된 어드레스 재배열 방식을 설명하는 도면이다.
도 12는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 13은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 14는 도 13의 반도체 메모리 장치의 리페어 방법을 보여주는 도면이다.
도 15는 본 발명의 실시 예에 따른 어드레스 맵핑 방법을 보여주는 도면이다.
도 16은 어드레스의 재배열을 수행하는 반도체 메모리 장치를 보여주는 블록도이다.
도 17은 본 발명의 실시 예에 따른 사용자 장치를 보여주는 블록도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
이하에서는, 동기식 디램(SDRAM)이 본 발명의 특징 및 기능을 설명하기 위한 반도체 장치의 예로서 사용될 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.
도 1은 본 발명의 기술 특징을 간략히 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 반도체 메모리 장치는 셀 어레이(10)에 지정되는 배드 블록 행(12, Bad Block Row)을 포함할 수 있다. 배드 블록 행(12)에 포함되는 메모리 셀들은 필요시 접근(Access)이 불가하도록 설정될 것이다.
셀 어레이(10)는 행과 열에 따라 배열되는 복수의 메모리 셀들(MC)을 포함한다. 각각의 메모리 셀들(MC)은 셀 커패시터(Cc)와 선택 트랜지스터(ST)를 포함할 수 있다. 선택 트랜지스터(ST)의 게이트는 워드 라인(WL)에, 드레인(Drain)은 비트 라인(BL)에 연결된다. 이러한 메모리 셀의 선택 구조는 하나의 워드 라인(WL) 단위로 반복적으로 형성된다. 하나의 워드 라인(WL)은 하나의 행(Row)에 대응한다. 따라서, 하나의 행 어드레스에 의해서 하나의 워드 라인이 선택될 수 있다.
본 발명의 메모리 장치는 배드 블록 행(12)을 포함할 수 있다. 배드 블록 행(12)은 연속된 복수의 행들(RA0~RA1)을 포함한다. 배드 블록 행(12)은 적어도 하나의 블록에 대응하는 행 어드레스 범위를 가진다. 즉, 배드 블록 행(12)으로 지정된 행 어드레스(RA0~RA1)는 적어도 하나의 블록에 대응하는 행 어드레스 범위를 가진다. 하나의 블록은 서브 워드 라인 드라이버(SWD)와 비트 라인 센스 앰프(BLSA)가 교차하는 영역에 대응한다.
본 발명의 반도체 메모리 장치에 따르면, 배드 블록 행(12)은 액세스가 차단될 수 있다. 또한, 외부에 배드 블록 행(12)의 어드레스 정보를 제공할 수 있다. 그러면, 외부로부터 배드 블록 행(12)에 대한 접근은 금지될 수 있을 것이다. 더불어, 내부적으로 셀프 리프레쉬(Self-refresh) 동작과 같이 주기적인 내부 접근 동작시에도 배드 블록 행(12)에 대응하는 워드 라인들은 활성화(Activation)가 차단될 수 있다. 이런 구조를 제공하기 위해서 퓨즈가 추가될 수 있다.
이상에서 배드 블록 행(12)의 개념에 대해서 간략히 설명되었다. 배드 블록 행(12)에는 실질적으로 무수히 많은 워드 라인들이 포함될 것이다. 만일, 이렇게 많은 수의 워드 라인을 리페어한다면, 과도한 리페어 정보 입력에 따라 비용이 기하급수적으로 증가한다. 반면, 배드 블록 행으로 지정하여 접근을 차단하면, 비록 불량이 존재하는 반도체 메모리 장치라 할지라도 양품으로 생산될 수 있고, 적정 수준의 데이터 신뢰성(Data integrity)도 보장될 수 있다.
도 2는 본 발명의 실시 예에 따른 배드 블록 행의 선택 방법을 개념적으로 보여주는 블록도이다. 도 2를 참조하면, 반도체 메모리 장치의 셀 어레이에는 행과 열로 배열되는 복수의 블록들이 포함된다.
먼저, 블록 내부의 메모리 셀에 결함(20)이 존재하는 경우, 해당 블록에 대응하는 행 어드레스(RA0~RA1)는 배드 블록 행(BBR)으로 지정될 수 있다. 여기서, 메모리 셀의 내부에서 발생하는 결함(20)은 하나의 행에 대응할 수도 있지만, 행 리던던시를 통한 리페어가 어려운 대단위 결함일 수 있다. 예를 들면, 결함(20)은 제조 공정에서 발생하는 파티클(Particle)에 의해서 복수의 워드 라인들 간의 단선이나, 특정 메모리 영역에 연집(Burst)하여 발생하는 결함일 수 있다. 이러한 경우, 각각의 워드 라인들 모두를 행 리던던시(Row redundancy) 방식을 사용하여 리페어하기에는 과도하게 많은 리페어 자원이 소모되므로, 비경제적이다.
결함(30)은 적어도 2개의 열 방향 및 행 방향으로 인접한 블록들이 배드 블록 행(BBR)으로 처리되어야 하는 결함의 예를 보여준다. 즉, 블록들의 인접한 영역에 배치되는 제어 회로나 비트 라인 센스 앰프(BLSA) 등의 결함에 의해서 행 어드레스(RA2~RA3)가 배드 블록 행(BBR)으로 지정될 수 있다. 더불어, 결함(40)은 서브 워드 라인 드라이버(SWD)나 글로벌 워드 라인에 존재하는 결함의 예를 보여준다. 서브 워드 라인 드라이버(SWD)를 구동하기 위한 제어 라인이나, 서브 워드 라인의 기능에 문제가 발생하면, 서브 워드 라인 드라이버(SWD)가 커버하는 적어도 2개의 인접한 블록들이 결함 처리되어야 한다. 따라서, 이 경우에는 해당 블록에 대응하는 행 어드레스(RA4~RA5)가 배드 블록 행(BBR)으로 지정될 수 있다.
이상에서는 배드 블록 행(BBR)에 대한 예시들이 간략히 설명되었으나, 배드 블록 행(BBR)은 여기에 국한되지 않는다. 이외의 다양한 결함들에 의해서, 셀 어레이의 특정 행 어드레스 범위가 배드 블록 행(BBR)으로 지정될 수 있을 것이다.
도 3은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다. 도 3을 참조하면, 반도체 메모리 장치(100)는 행 어드레스(RA)가 배드 블록 행(BBR)에 대응하는 경우, 배드 블록 행(BBR)으로 지정된 워드 라인들에 대한 활성화(Activation)를 차단할 수 있다. 이러한 기능을 위해서 반도체 메모리 장치(100)는 셀 어레이(110), 열 디코더(120), 행 디코더(130), 그리고 퓨즈 유닛(140)을 포함할 수 있다.
셀 어레이(110)는 복수의 메모리 셀들이 각각 워드 라인들과 비트 라인들에 연결되어 행 방향과 열 방향으로 배열된다. 셀 어레이(110)는 앞서 설명된 도 2의 배열과 같이 블록 단위로 구분될 수 있다. 그리고 어느 하나의 블록에 결함이 발행하는 경우, 해당 결함 블록이 존재하는 모든 행들은 배드 블록 행(BBR)으로 지정된다. 배드 블록 행(BBR)으로 지정된 행들의 어드레스는 배드 블록 행 어드레스(BBRA)로 지정되어 액세스가 차단될 것이다. 즉, 리프레쉬 동작에서 배드 블록 행(BBR)에 대응하는 워드 라인들의 액티브 동작(Activation operation)은 차단될 수 있다.
열 디코더(120)는 열 어드레스(CA)에 응답하여 비트 라인(BL)을 선택한다. 여기서, 열 디코더(120)에 의해서 선택된 비트 라인(BL)으로 입력된 데이터가 셀 어레이(110)로 전달될 것이다. 또는, 열 디코더(120)에 의해서 선택된 비트 라인(BL)으로부터 센싱된 데이터가 입출력 버퍼(미도시됨)에 전달될 것이다.
행 디코더(130)는 행 어드레스(Row Address: RA)에 응답하여 접근될 메모리 셀의 워드 라인을 선택한다. 행 디코더(130)는 어드레스(RA)를 디코딩하여 해당 워드 라인을 활성화시킨다. 또한, 행 디코더(130)는 셀프 리프레쉬 동작 모드에서는 어드레스 카운터(미도시됨)로부터 발생되는 행 어드레스(RA)를 디코딩하여 해당 워드 라인을 활성화(Activation)할 수 있다.
퓨즈 유닛(140)은 각각의 블록 단위의 행에 대한 액세스를 차단할 수 있도록 프로그램된다. 퓨즈 유닛(140)은 블록 단위의 행들 각각에 대한 접근을 제어하기 위한 퓨즈 회로들(BRF_0~BRF_5)을 포함할 수 있다. 즉, 퓨즈 회로들(BRF_0~BRF_5)에는 블록 행들 각각에 대한 액세스 가능 여부에 대한 정보가 프로그램된다. 예를 들면, 배드 블록 행(BBR)으로 지정된 블록 행(BR3)에 대한 액세스를 차단하기 위해서 퓨즈 회로(BRF_3)가 절단(Blowing)될 수 있다. 이 경우, 블록 행(BR3)에 포함되는 제반 워드 라인들의 활성화(Activation)는 차단된다. 리프레쉬 동작시에도 블록 행(BR3)에 포함되는 워드 라인들은 활성화되지 않을 것이다.
퓨즈 유닛(140)은 강한 전류나 레이저를 조사하여 프로그램하는 퓨즈 박스(Fuse box)나 전기적인 방법으로 프로그램하는 이-퓨즈(e-Fuse) 또는 다양한 불휘발성 메모리로 대체될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.
이상에서는 본 발명의 실시 예에 따른 반도체 메모리 장치(100)의 구성이 간략히 설명되었다. 행 리던던시(Row redundancy) 방식의 리페어 방법으로는 처리가 불가능한 블록 단위의 결함에 대해서 반도체 메모리 장치(100)는 배드 블록 행(BBR) 처리를 통해 액세스를 차단한다. 그리고 셀프 리프레쉬 등에 의해서 배드 블록 행(BBR)의 워드 라인들이 액티브되는 것을 차단하는 퓨즈 유닛(140)을 통해서 동작의 신뢰성을 확보할 수 있다.
도 4는 본 발명의 반도체 메모리 장치를 포함하는 메모리 시스템의 일 실시 예를 보여주는 블록도이다. 도 4를 참조하면, 메모리 시스템은 반도체 메모리 장치(100a)와 호스트(200a)를 포함할 수 있다. 반도체 메모리 장치(100a)는 호스트(200a)에 배드 블록 어드레스 정보(BBA information)를 제공할 수 있다.
반도체 메모리 장치(100a)는 앞서 설명된 바와 같이 배드 블록 행(BBR)으로 지정되는 블록들을 포함할 수 있다. 그리고 반도체 메모리 장치(100a)는 배드 블록 행(BBR)에 대한 어드레스 정보를 저장하기 위한 온다이 퓨즈 블록(150a)을 포함할 수 있다.
셀 어레이(110a)는 앞서 설명된 도 3과 같이 블록 단위로 배드 블록 행(BBR)이 지정될 수 있다. 도시된 도면에서, 블록(BLK2)에 해당하는 행 어드레스가 배드 블록 행 어드레스(BBRA)로 지정된 것으로 가정하기로 한다. 더불어, 반도체 메모리 장치(100a)는 온다이 퓨즈 블록(150a)을 포함할 수 있다. 온다이 퓨즈 블록(150a)에는 배드 블록 행(BBR)에 대한 어드레스 정보가 저장될 것이다. 여기서, 온다이 퓨즈 블록(150a)의 구성은 퓨즈 회로에만 국한되지 않는다. 다양한 불휘발성 스토리지 소자들이 온다이 퓨즈 블록(150a)의 구성으로 제공될 수 있을 것이다.
호스트(200a)는 반도체 메모리 장치(100a)를 제어한다. 호스트(200a)는 데이터를 저장하도록 반도체 메모리 장치(100a)를 제어하거나, 반도체 메모리 장치(100a)에 저장된 데이터를 출력하도록 요청할 수 있다. 하지만, 본 발명의 호스트(200a)는 배드 블록 행(BBR)에 대한 어드레스 생성을 미리 차단하기 위하여 배드 블록 어드레스 테이블(210a)을 구비한다. 배드 블록 어드레스 테이블(210a)은 호스트(200a)에서 구동되는 에스램(SRAM) 상에 구성될 수 있을 것이다.
호스트(200a)는 부팅 동작시에 반도체 메모리 장치(100a)에 구비된 온다이 퓨즈 블록(150a)으로부터 배드 블록 행(BBR)에 대한 정보(BBA information)를 읽어온다. 배드 블록 행(BBR)에 대한 정보를 기반으로 호스트(200a)는 배드 블록 어드레스 테이블(210a)을 구성할 것이다. 이후, 호스트(200a)는 반도체 메모리 장치(100a)에 대한 접근 요청이 발생하면, 배드 블록 어드레스 테이블(210a)을 참조하여 반도체 메모리 장치(100a)로 접근하기 위한 어드레스를 생성할 것이다. 하지만, 배드 블록 행(BBR)에 대응하는 행 어드레스(BBRA)는 호스트(200a)에서 생성하지 않을 것이다.
이상에서는 반도체 메모리 장치(100a)에서 호스트(200a)로 배드 블록 행에 대한 어드레스 정보(BBA information)가 전달되는 방법을 설명하였다. 온다이 퓨즈 블록(150a)에는 테스트 공정에서 검출된 배드 블록 행의 어드레스 정보가 프로그램될 수 있을 것이다.
도 5는 4의 메모리 시스템에서 배드 블록 행의 어드레스가 반도체 메모리 장치(100a)로부터 호스트(200a)로 전달되는 방법을 보여주는 순서도이다. 도 5를 참조하면, 부팅 또는 파워-온(Power-on) 동작시에 온다이 퓨즈 블록(150a)에 프로그램된 배드 블록 행 어드레스(BBRA)가 호스트(200a)로 전송될 수 있다.
S110 단계에서, 메모리 시스템에 전원이 제공되면, 파워-온 동작이 시작된다. 하지만, 파워 온 동작은 시스템의 리셋이나, 초기화 동작에 의해서도 발생할 수 있음은 잘 이해될 것이다.
S120 단계에서, 호스트(200a)와 반도체 메모리 장치(100a)에 공급되는 전원 전압의 레벨이 일정 수준을 초과하면, 반도체 메모리 장치(100a)는 온다이 퓨즈 블록(150a)에 저장된 데이터를 독출한다. 그리고 독출된 배드 블록 행 어드레스(BBRA)를 호스트(200a)로 전송할 것이다.
S130 단계에서, 호스트(200a)는 반도체 메모리 장치(100a)로부터 제공된 배드 블록 행 어드레스(BBRA)를 참조하여 배드 블록 어드레스 테이블을 구성할 것이다. 이후, 호스트(200a)의 반도체 메모리 장치(100a)로의 접근은 배드 블록 어드레스 테이블(210a)을 참조하여 수행될 것이다.
이상에서는 온다이 퓨즈 블록(150a)을 구비하는 반도체 메모리 장치(100a)로부터 배드 블록 행 어드레스(BBRA)에 대한 정보를 호스트(200a)가 제공받는 방법이 설명되었다.
도 6은 본 발명의 반도체 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 보여주는 블록도이다. 도 6을 참조하면, 메모리 시스템은 반도체 메모리 장치(100b)와 호스트(200b)를 포함할 수 있다. 반도체 메모리 장치(110b)의 테스트 공정에서 온다이 퓨즈 블록(150b)에 배드 블록 어드레스 정보(BBA information)가 프로그램될 것이다. 그리고 메모리 시스템의 생산 공정에서, 반도체 메모리 장치(100b)에 저장된 배드 블록 어드레스 정보(BBA information)가 호스트(200b)의 불휘발성 메모리(220b)로 전달된다. 그리고 호스트(200b)의 불휘발성 메모리(220b)에 저장된 배드 블록 어드레스 정보(BBA information)는 부팅 시에 배드 블록 어드레스 테이블(210b)로 전달될 수 있다.
이후, 호스트(200b)는 반도체 메모리 장치(100b)에 접근할 때에는 배드 블록 어드레스 테이블(210b)을 참조하여 명령어 및 어드레스를 생성할 것이다. 즉, 호스트(100b)는 배드 블록(BLK2)에 대응하는 배드 블록 행(BBR)의 어드레스는 생성하지 않도록 설정될 것이다.
여기서, 호스트(200b)는 반도체 메모리 장치(100b)를 제어하기 위한 메모리 컨트롤러(Memory controller)일 수 있다. 또는, 호스트(200b)는 메모리 컨트롤러(Memory controller)의 기능을 포함하는 컴퓨팅 시스템의 메모리 관리 유닛(MMU)일 수도 있을 것이다. 호스트(200b)는 반도체 메모리 장치(100b)를 접근하는 제반 장치들을 통칭할 수 있다.
도 7은 본 발명의 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 7을 참조하면, 메모리 시스템은 반도체 메모리 장치(100c)와 호스트(200c)를 포함할 수 있다. 호스트(200c)는 빌트 인 셀프 테스트(Built-In-Self-Test: 이하, BIST) 의 기능을 수행하는 BIST 장치(230c)를 포함한다. 호스트(200c)는 빌트 인 셀프 테스트(BIST)를 통해서 반도체 메모리 장치(100c)의 배드 블록 행(BBR)의 어드레스 정보를 획득할 수 있다.
반도체 메모리 장치(100c)는 앞서 설명된 바와 같이 배드 블록 행(BBR)으로 지정되는 블록들을 포함할 수 있다. 그리고 반도체 메모리 장치(100c)는 배드 블록 행(BBR)에 대한 어드레스 정보를 저장하기 위한 별도의 불휘발성 소자를 포함할 필요가 없을 것이다. 셀 어레이(110c)는 앞서 설명된 도 3과 같이 블록 단위로 배드 블록 행(BBR)이 지정될 수 있다. 도시된 도면에서, 블록(BLK2)에 해당하는 행 어드레스가 배드 블록 행 어드레스(BBRA)로 지정될 수 있다. 반도체 메모리 장치(100c)는 배드 블록 행(BBR)에 대해서는 리프레쉬 동작과 같은 워드 라인 선택시 활성화를 차단하기 위한 퓨즈 유닛(Fuse Unit)을 포함할 수 있다.
호스트(200c)는 반도체 메모리 장치(100c)를 제어한다. 호스트(200c)는 데이터를 저장하도록 반도체 메모리 장치(100c)를 제어하거나, 반도체 메모리 장치(100c)에 저장된 데이터를 출력하도록 요청할 수 있다. 하지만, 본 발명의 호스트(200c)는 배드 블록 행(BBR)에 대한 액세스를 미리 차단하기 위하여 배드 블록 어드레스 테이블(210c)을 구비한다. 배드 블록 어드레스 테이블(210c)은 호스트(200c)에서 구동되는 에스램(SRAM) 상에 구성될 수 있을 것이다.
호스트(200c)는 반도체 메모리 장치(100c)에 대한 빌트 인 셀프 테스트(BIST) 동작을 수행한다. 호스트(200c)는 부팅 시나 리셋 동작시에 자체적으로 테스트를 수행할 것이다. 호스트(200c)는 다양한 테스트 항목들 중에 반도체 메모리 장치(100c)에 대한 테스트 패턴을 구비하고 있다. 더불어, 반도체 메모리 장치(100c)에 대한 다양한 테스트 항목 중에서 배드 블록 행(BBR)에 대한 검출 동작을 포함할 수 있다. 또는 일반적인 결함 테스트를 수행하고, 테스트 결과를 취합하여 배드 블록 행(BBR)에 대한 어드레스 정보를 생성할 수도 있다.
호스트(200c)는 빌트 인 셀프 테스트(BIST)를 통해서 반도체 메모리 장치(100c)에 대한 배드 블록 행(BBR) 정보를 획득하고, 획득된 정보는 배드 블록 어드레스 테이블(210c)에 로드될 것이다. 이후, 호스트(200c)는 반도체 메모리 장치(100c)에 접근할 때, 배드 블록 어드레스 테이블(210c)을 참조하여 행 어드레스를 생성할 것이다. 즉, 호스트(200c)는 배드 블록 행(BBR)으로 지정된 행 어드레스는 접근하지 않을 것이다.
도 8은 도 7의 메모리 시스템에서 배드 블록 행의 어드레스가 반도체 메모리 장치(100c)로부터 호스트(200c)로 전달되는 방법을 간략히 보여주는 순서도이다. 도 8을 참조하면, 부팅시에 호스트(200c)는 자체적으로 테스트를 진행하여 반도체 메모리 장치(110c)의 배드 블록 행(BBR)의 어드레스 정보를 획득할 수 있다.
S210 단계에서, 부팅이나 파워-온 동작시에 호스트(200c)와 반도체 메모리 장치(110c)는 전원 전압의 제공에 따라 활성화될 것이다.
S220 단계에서, 호스트(200c)와 반도체 메모리 장치(100c)에 공급되는 전원 전압의 레벨이 일정 수준을 초과하면, 반도체 메모리 장치(100c)는 빌트 인 셀프 테스트(BIST) 동작을 수행한다. 여기서, 빌트 인 셀프 테스트(BIST) 동작은 파워 온 셀프 테스트(Power On Self Test: 이하, POST) 동작의 일부일 수 있다. 호스트(200c)는 반도체 메모리 장치(110c)에 테스트 요청을 전송하고, 반도체 메모리 장치(110c)의 결함 여부를 테스트할 수 있다. 이때, 호스트(200c)와 반도체 메모리 장치(100c)는 테스트를 위한 별도의 채널을 통해서 배드 블록 행 어드레스(BBRA)를 검출하고, 전송할 수 있을 것이다.
S230 단계에서, 호스트(200c)는 빌트 인 셀프 테스트를 통해서 전달받은 배드 블록 행 어드레스(BBRA)를 배드 블록 어드레스 테이블(210c)에 업데이트할 것이다. 그리고 이후로는, 호스트(200c)는 배드 블록 어드레스 테이블(210c)에 로드된 정보를 참조하여 반도체 메모리 장치(100c)에 접근할 것이다.
이상에서는 빌트 인 셀프 테스트(BIST)를 통해서 반도체 메모리 장치(100c)의 배드 블록 행 어드레스(BBRA)를 호스트(200c)로 패치하는 방법이 설명되었다. 빌트 인 셀프 테스트(BIST)를 통해서 반도체 메모리 장치(100c)의 배드 블록 행 어드레스(BBRA)를 검출하는 경우, 반도체 메모리 장치(100c)는 온 다이 퓨즈(On Die Fuse)와 같은 구성을 필요로 하지 않는다. 따라서, 이러한 메모리 시스템의 구성을 통해서 상대적으로 반도체 메모리 장치(100c)의 생산 단가를 낮출 수 있다.
도 9는 본 발명의 또 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 9를 참조하면, 메모리 시스템은 반도체 메모리 장치(100d)와 호스트(200d)를 포함할 수 있다. 메모리 시스템의 생산 공정에서, 호스트(200d)의 불휘발성 메모리(220d)에는 배드 블록 행(BBR)의 어드레스가 프로그램될 수 있다.
반도체 메모리 장치(100d)는 앞서 설명된 바와 같이 배드 블록 행(BBR)으로 지정되는 블록들을 포함할 수 있다. 그리고 반도체 메모리 장치(100d)는 배드 블록 행(BBR)에 대한 어드레스 정보를 저장하기 위한 별도의 불휘발성 소자를 포함할 필요가 없을 것이다. 셀 어레이(110d)는 앞서 설명된 도 7과 같이 블록 단위로 배드 블록 행(BBR)이 지정될 수 있다. 도시된 도면에서, 블록(BLK2)에 해당하는 행 어드레스가 배드 블록 행 어드레스(BBRA)로 지정될 수 있다. 반도체 메모리 장치(100d)는 배드 블록 행(BBR)에 대해서는 리프레쉬 동작과 같은 워드 라인 선택시 활성화를 차단하기 위한 퓨즈 유닛(Fuse Unit)을 포함할 수 있다.
호스트(200c)는 반도체 메모리 장치(100d)를 제어한다. 호스트(200d)는 데이터를 저장하도록 반도체 메모리 장치(100d)를 제어하거나, 반도체 메모리 장치(100d)에 저장된 데이터를 출력하도록 요청할 수 있다. 하지만, 본 발명의 호스트(200d)는 배드 블록 행(BBR)에 대한 액세스를 미리 차단하기 위하여 배드 블록 어드레스 테이블(210d)을 구비한다. 배드 블록 어드레스 테이블(210d)은 호스트(200d)에서 구동되는 에스램(SRAM) 상에 구성될 수 있을 것이다.
호스트(200c)에는 불휘발성 메모리(220d)가 포함된다. 불휘발성 메모리(220d)에는 생산 공정 단계에서 검출된 반도체 메모리 장치(100d)의 배드 블록 행 어드레스(BBRA)가 저장될 수 있다. 호스트(220d)는 부팅 시에 불휘발성 메모리(220d)에 저장된 정보를 바탕으로 배드 블록 어드레스 테이블(210d)을 구성할 것이다.
이상에서 설명된 메모리 시스템에 따르면, 배드 블록 행(BBR)의 어드레스 정보는 호스트(200d)에 한 번만 저장되면 이후 지속적으로 유지될 수 있다. 따라서, 반도체 메모리 장치(220d)의 생산 단가를 높이지 않고도 배드 블록 행(BBR)에 대한 접근이 차단될 수 있는 메모리 시스템의 구성이 가능하다.
도 10은 본 발명의 다른 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 10을 참조하면, 메모리 시스템은 반도체 메모리 장치(100e)와 호스트(200e)를 포함할 수 있다. 호스트(200e)에는 배드 블록 행(BBR)에 대한 정보를 포함하는 배드 블록 어드레스 테이블(210e)이 구성된다. 반도체 메모리 장치(100e)는 호스트(200e)에 메모리 용량 정보(Memory size)를 제공할 수 있다. 그러면, 호스트(200e)는 메모리 용량 정보(Memory size)를 참조하여 반도체 메모리 장치(100e)에 접근 가능한 행 어드레스의 범위를 결정할 수 있다.
반도체 메모리 장치(100e)는 배드 블록 행(BBR)의 어드레스 정보가 아니라 사용 가능한 메모리 용량 정보(Memory size)를 제공한다. 메모리 용량 정보(Memory size)는 반도체 메모리 장치(100e)의 생산 시 테스트 공정에서 결정된다. 메모리 용량 정보(Memory size)는 전체 집적된 메모리 용량에서 배드 블록 행(BBR)에 대응하는 메모리 용량만큼 차감한 값으로 결정될 것이다. 그리고 이러한 메모리 용량 정보는 반도체 메모리 장치(100e)의 ID 정보 등과 함께 저장될 것이다.
메모리 시스템이 부팅되면, 호스트(200e)는 먼저 반도체 메모리 장치(100e)에 대한 ID 정보와 메모리 용량 정보(Memory size)를 요청할 것이다. 그러면, 반도체 메모리 장치(100e)는 테스트 공정 시에 저장된 메모리 용량 정보(Memory size)를 호스트(210e)에 제공할 것이다. 호스트(200e)는 전달된 메모리 용량 정보(Memory size)를 참조하여 반도체 메모리 장치(100e)에 접근할 행 어드레스의 범위를 결정할 수 있다.
여기서, 반도체 메모리 장치(100e)는 배드 블록 행(BLK2)에 대응하는 워드 라인들의 행 어드레스를 재배열해야 한다. 즉, 반도체 메모리 장치(100e)는 배드 블록 행에 대응하는 행 어드레스를 호스트(200e)에서 구성하는 접근 가능한 행 어드레스 범위를 벗어나도록 내부적인 설정이 이루어진다. 즉, 배드 블록 행(BBR)의 어드레스는 호스트(200e)에서 접근 가능 범위를 초과하여 위치하도록 행 어드레스 설정이 이루어져야 한다. 이러한 설정은 후술하는 도 11에서 상세히 설명하기로 한다. 더불어, 반도체 메모리 장치(100e)는 도시되지는 않았지만, 메모리 용량 정보(Memory size)를 저장하는 불휘발성 소자를 더 포함할 수도 있을 것이다.
도 11은 도 10의 반도체 메모리 장치의 내부에 설정된 어드레스 재배열 방식을 간략히 설명하는 도면이다. 도 11을 참조하면, 블록 행(BBR2, BBR6)이 배드 블록 행(BBR)에 해당하는 것으로 가정하기로 한다. 그러면, 반도체 메모리 장치(100e)는 배드 블록 행들(BBR2, BBR6)의 행 어드레스(Row address)를 가상 블록 행(VBR0, VBR1)의 어드레스로 치환하도록 설정된다. 즉, 반도체 메모리 장치(100e)의 블록 행 어드레스가 리맵핑(Remapping)될 수 있다.
본 발명의 반도체 메모리 장치(100e)는 테스트 공정에서 검출된 배드 블록 행들(BR2, BR6)의 어드레스를 가상 블록 행들(VBR0, VBR1)의 어드레스로 리맵핑한다. 가상 블록 행들(VBR0, VBR1)은 반도체 메모리 장치(100e)가 제공할 수 있는 메모리 용량(Memory size)을 초과한 행 어드레스 범위(AR2)에 대응한다. 나머지 정상적인 블록 행들(BR3~BR5, BR7~BR9)의 행 어드레스는 행 어드레스의 연속성을 유지할 수 있도록 리맵핑될 수 있다. 즉, 정상적인 블록 행들(BR3~BR5, BR7~BR9)의 행 어드레스는 배드 블록 행들(BBR2, BBR6)의 리맵핑에 의해서 발생하는 불연속성을 해소하기 위하여 리맵핑 될 수 있다. 즉, 정상 블록 행들(BR3~BR5)의 행 어드레스는 블록 행(BR2~BR4)로, 정상 블록 행들(BR7~BR9)의 행 어드레스는 블록 행(BR5~BR7)의 어드레스로 리맵핑될 수 있다. 그리고 메모리 용량 정보(Memory size)는 어드레스 리맵핑에 의해서 재구성된 연속된 8개의 블록 행들(BR0~BR7)에 대응하는 용량으로 저장될 것이다. 그리고 호스트(200e)의 요청이 발생하면, 내부에 저장된 메모리 용량 정보(Memory size)를 출력할 것이다. 호스트(200e)는 반도체 메모리 장치(100e)로부터 제공되는 메모리 용량 정보(Memory size)를 참조하여 리맵핑에 의해서 재구성된 연속된 8개의 블록 행들(BR0~BR7)에 대해서만 접근하도록 어드레스를 생성할 것이다.
도 12는 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다. 도 12를 참조하면, 반도체 메모리 장치(300)는 어느 하나의 블록 행이 배드 블록 행(BBR)에 대응하는 경우, 인접한 블록 행들도 배드 블록 행으로 설정된다. 이러한 기능을 위해서 반도체 메모리 장치(300)는 셀 어레이(310), 열 디코더(320), 행 디코더(330), 그리고 퓨즈 유닛(340)을 포함할 수 있다. 여기서, 열 디코더(320) 및 행 디코더(330)의 기능은 도 3에서 설명된 그것들과 동일하므로 이것들에 대한 구체적인 설명은 생략될 것이다.
셀 어레이(310)는 앞서 설명된 도 3의 셀 어레이(110)와 동일하다. 셀 어레이(310)의 메모리 셀들은 블록 단위로 구분될 수 있다. 그리고 어느 하나의 블록에 결함이 발행하는 경우, 해당 결함 블록이 존재하는 모든 행들은 배드 블록 행(BBR)으로 지정된다. 더불어, 어느 하나의 배드 블록 행(예를 들면, BR3)이 배드 블록 행(BBR)으로 지정되면, 인접한 블록 행들(BR2, BR4)은 세미 배드 블록 행(Semi BBR)으로 지정된다. 세미 배드 블록 행(Semi BBR)에는 배드 블록이 포함되지 않지만, 높은 신뢰성을 요구하는 반도체 메모리 장치(300)에서는 세미 배드 블록 행(Semi BBR)에 속하는 블록이 추후 배드 블록으로 진행될 가능성이 높다. 따라서, 이러한 결함의 진행 특성에 따라 배드 블록 행(BBR)에 인접한 메모리 셀들도 세미 배드 블록 행(Semi BBR)으로 지정된다.
배드 블록 행(BBR)으로 지정된 행들의 어드레스는 배드 블록 행 어드레스(BBRA)로 지정되어 액세스가 차단될 것이다. 즉, 리프레쉬 동작에서 배드 블록 행(BBR)에 대응하는 워드 라인들의 액티브 동작은 차단될 수 있다. 더불어, 세미 배드 블록 행(Semi BBR)으로 지정된 행들의 어드레스는 배드 블록 행 어드레스(Semi BBRA)로 지정되어 액세스가 차단될 것이다. 즉, 리프레쉬 동작에서 배드 블록 행(Semi BBR)에 대응하는 워드 라인들의 액티브 동작은 차단될 수 있다.
퓨즈 유닛(340)은 각각의 블록 단위의 행에 대한 액세스를 차단할 수 있도록 프로그램된다. 퓨즈 유닛(340)은 블록 단위의 행들 각각에 대한 접근을 제어하기 위한 퓨즈 회로들(BRF_0~BRF_5)을 포함할 수 있다. 즉, 퓨즈 회로들(BRF_0~BRF_5)에는 블록 행들 각각에 대한 액세스 가능 여부에 대한 정보가 프로그램된다. 배드 블록 행(BBR)으로 지정된 블록 행(BR3)에 대한 액세스를 차단하기 위해서 퓨즈 회로(BRF_3)가 절단(Blowing)될 수 있다. 이 경우, 블록 행(BR3)에 포함되는 제반 워드 라인들의 활성화는 차단된다. 리프레쉬 동작시에도 블록 행(BR3)에 포함되는 워드 라인들은 액티브되지 않을 것이다. 더불어, 배드 블록 행(BBR)에 인접한 세미 배드 블록 행(Semi BBR)에 포함되는 워드 라인들의 액티브를 차단하기 위해서 퓨즈 회로들(BRF_2, BRF_4)이 절단될 수도 있을 것이다.
이상에서는 본 발명의 실시 예에 따른 반도체 메모리 장치(300)의 구성이 간략히 설명되었다. 어느 하나의 블록 행(Block Row)에 결함 블록이 존재하여 배드 블록 행(BBR)으로 지정되면, 배드 블록 행(BBR)에 인접한 이들 세미 배드 블록 행들(Semi BBR)에 대응하는 퓨즈 회로들이 절단된다. 따라서, 세미 배드 블록 행들(Semi BBR)에 포함되는 블록에서 추후에 진행성 결함이 발생하더라도, 반도체 메모리 장치(300)의 신뢰성에는 전혀 영향을 미칠 수 없을 것이다.
도 13은 본 발명의 다른 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다. 도 13을 참조하면, 반도체 메모리 장치(400)의 배드 블록 행은 접근이 가능하고, 일부 행은 리던던트 행으로 사용될 수 있다. 이러한 기능을 위해서 반도체 메모리 장치(400)는 셀 어레이(410), 열 디코더(420), 행 디코더(430), 퓨즈 유닛(440), 그리고 리던던트 유닛(450)을 포함할 수 있다. 여기서, 열 디코더(420) 및 행 디코더(430)는 앞서 설명된 도 12의 그것들과 실질적으로 동일하다. 따라서, 이것들에 대한 설명은 생략하기로 한다.
셀 어레이(410)는 배드 블록 행(BBR)이 포함될 수 있다. 예를 들면, 블록 행(BR3)이 배드 블록 행(BBR)이라 가정하기로 한다. 하지만, 배드 블록 행(BBR)의 일부 행들은 접근이 가능하다. 즉, 배드 블록 행(BBR)의 일부 워드 라인들은 선택될 수 있고, 접근이 가능하다. 그리고 접근이 가능한 배드 블록 행(BBR)의 행들은 리던던트 행(Redundant Row)으로 사용될 것이다.
퓨즈 유닛(440)의 배드 블록 행(BBR)의 선택을 차단하는 기능은 비활성화된다. 대신, 배드 블록 행(BBR)의 모든 행들이 선택되고, 액티브될 수 있도록 퓨즈 유닛(440)이 설정될 것이다. 또는, 퓨즈 유닛(440)은 배드 블록 행(BBR)의 워드 라인들 중 일부 워드 라인들에 대해서만 활성화(Activation)가 되지 않도록 설정될 수 있다. 하나의 배드 블록 행 중에서 일부분의 워드 라인만이 활성화되지 못하도록 설정되기 위해서 퓨즈 유닛(440)의 퓨즈 회로(BRF_3)는 복수의 서브 퓨즈(Sub-fuse) 회로들을 포함할 수도 있다.
리던던트 유닛(450)은 배드 블록 행(BBR)의 일부 행을 리던던트 행으로 사용하도록 설정될 것이다. 배드 블록 행(BBR)의 일부 워드 라인들 중에서 결함이 존재하지 않는 정상 워드 라인들은 리던던트 워드 라인으로 사용될 것이다. 만일, 특정 워드 라인에 결함이 존재하는 경우, 배드 블록 행(BBR)에 포함되는 복수의 워드 라인들 중에서 정상인 워드 라인이 결함 워드 라인을 리페어하도록 설정될 것이다. 리던던트 유닛(450) 내에는 이러한 리페어 설정이 포함된다. 입력되는 행 어드레스(RA)가 결함 워드 라인인 경우, 리던던트 유닛(450)은 결함 워드 라인의 어드레스를 배드 블록 행(BBR)에 포함되는 정상 워드 라인으로 교체할 것이다.
이상에서는 본 발명의 실시 예에 따른 반도체 메모리 장치(400)의 구성이 간략히 설명되었다. 반도체 메모리 장치(400)는 외부에 배드 블록 행 어드레스(BBRA)를 제공하고, 내부적으로는 배드 블록 행(BBR)의 정상 워드 라인은 리페어 자원으로 사용한다. 이러한 설정을 통해서, 리페어를 위해서 구비되어야 하는 리던던트 셀들의 수를 감소시킬 수 있을 것이다.
도 14는 도 13의 반도체 메모리 장치의 리페어 방법을 설명하기 위한 도면이다. 도 14를 참조하면, 배드 블록 행(BBR)의 일부 워드 라인은 결함이 존재하는 워드 라인을 리페어하는데 사용될 것이다. 이러한 리페어를 위한 설정은 앞서 설명된 도 13의 리던던트 유닛(450)에 의해서 제공될 것이다.
셀 어레이(410)에는 복수의 블록들로 구분될 수 있다. 그리고 블록들 각각은 행과 열 단위로 배열된다. 블록들이 구성하는 하나의 행을 블록 행(Block Row)에 해당한다. 그리고 블록 행들 중에는 어느 하나의 블록에서 복수의 워드 라인에 걸쳐서 결함이 존재하는 것이 있을 수 있다. 이러한 블록 행(Block Row)을 배드 블록 행(BBR)이라 한다. 블록 행(BR3)은 배드 블록 행(BBR)으로 지정된 것으로 가정한다. 배드 블록 행(BBR)으로 검출된 블록 행(BR3)에 대한 행 어드레스는 외부(예를 들면, 호스트)로 전달된다. 호스트는 배드 블록 행(BBR)에 대응하는 행 어드레스는 생성하지 않을 것이다.
셀 어레이(410)에는 결함 워드 라인이 존재할 수 있다. 이러한 결함 워드 라인은 블록 행(BR0)의 워드 라인(WLi)가 결함 워드 라인이라 가정하기로 한다. 그러면, 리던던트 유닛(450)에 의해서 이러한 결함 워드 라인(WLi)은 배드 블록 행(BBR)에 존재하는 정상 워드 라인(WLj)으로 리페어될 수 있다. 즉, 리던던트 유닛(450)의 설정에 따라 결함 워드 라인(WLi)에 대한 접근은 차단되고, 대신 배드 블록 행(BBR)의 정상 워드 라인(WLj)으로 접근이 발생한다.
상술한 리페어 동작을 위해서 퓨즈 유닛(440)은 별도의 퓨즈 절단(Fuse blowing) 처리가 없이도 가능하다. 그러나 셀프 리프레쉬(Self Refresh)와 같은 동작에서의 배드 블록 행(BBR)의 결함 행들에 대한 선택을 차단하기 위해서 퓨즈 유닛(440)의 처리가 필요할 수도 있다. 예를 들면, 하나의 블록 행(BR)에는 복수의 퓨즈들이 구비될 수 있다. 하나의 블록 행 내부에서도 복수의 퓨즈들 중에서 일부만 절단되고, 일부는 접근이 가능하도록 퓨즈 유닛(440)이 구성될 수 있다. 배드 블록 행(BBR)의 일부 결함 워드 라인들에 대응하는 퓨즈들은 절단되고, 나머지 정상 워드 라인들(예를 들면, WLj)에 대응하는 퓨즈들은 절단되지 않도록 설정될 수 있다. 즉, 퓨즈 회로들(441, 442, 443, 444, 445) 각각은 복수의 퓨즈를 포함하고, 배드 블록 행(BBR)에 대응하는 퓨즈 회로(444)도 일부만 절단되도록 설정될 수 있다. 퓨즈 회로(444)의 제 1 퓨즈(BRF_30)는 절단되지 않고, 제 2 퓨즈(BRF_31)만이 절단되어 배드 블록 행(BBR)의 일부 행들에 대한 활성화가 차단될 수 있다.
이러한 퓨즈 유닛(440)의 구성을 통해서 배드 블록 행(BBR)의 리페어 기능을 지원함과 동시에 결함 워드 라인의 활성화(Activation)도 차단할 수 있어 높은 신뢰성을 구현할 수 있다.
도 15는 본 발명의 실시 예에 따른 어드레스 맵핑 방법을 예시적으로 보여주는 도면이다. 도 15를 참조하면, 반도체 메모리 장치에서 중요한 데이터가 저장되는 영역에 배드 블록이 발생하는 경우에, 배드 블록 행의 어드레스는 재배열(Reordering)되어야 한다. 예를 들면, 운영 체제(OS)의 커널(Kernel)이 저장되는 영역에는 배드 블록 행이나 배드 페이지와 같은 결함이 존재해서는 안 된다. 만일, 시스템의 커널 정보가 저장되는 메모리 영역이 고정적인 경우라면, 반도체 메모리 장치의 생산시에 배드 블록 행(BBR)의 어드레스는 유저 데이터가 저장되는 영역의 블록 행과 치환되도록 설정될 수 있을 것이다.
반면, 운영 체제(OS)의 커널이 저장되는 반도체 메모리 장치의 어드레스가 유동적인 경우, 반도체 메모리 장치를 탑재하는 시스템의 생산시에 배드 블록 행의 어드레스는 변경되어야 할 것이다.
도 16은 어드레스의 재배열을 수행할 수 있는 반도체 메모리 장치를 보여주는 블록도이다. 도 16을 참조하면, 반도체 메모리 장치(500)의 배드 블록 행(BBR)이 커널(Kernel)과 같은 시스템 파일(System file)이 저장되는 경우, 배드 블록 행(BBR)은 유저 데이터가 저장되는 영역의 정상 블록 행과 치환될 수 있다. 이러한 기능을 위해서 반도체 메모리 장치(500)는 셀 어레이(510), 열 디코더(520), 행 디코더(530), 퓨즈 유닛(540), 그리고 재배열 디코더(550)를 포함할 수 있다. 여기서, 열 디코더(520), 행 디코더(530), 퓨즈 유닛(540) 등은 앞서 설명된 도 12의 그것들과 실질적으로 동일하다. 따라서, 이것들에 대한 설명은 생략하기로 한다.
셀 어레이(510)는 중요한 데이터가 저장되는 메모리 영역과 유저 데이터가 저장되는 영역으로 구분될 수 있다. 예를 들면, 커널(Kernel)과 같은 데이터는 오류가 존재하는 경우 시스템에 치명적일 수 있다. 따라서 이러한 시스템 파일과 같은 중요 데이터에 대한 신뢰성은 보장되어야 한다. 이러한 데이터는 커널 영역(Kernel area)에 저장된다. 반면, 사용자가 입력한 데이터는 사용자 영역(User area)에 저장될 것이다. 하지만, 커널 영역(Kernel area)에 배드 블록 행(BBR)이 존재하는 경우, 시스템의 신뢰성이 급격히 저하될 것이다. 따라서, 커널 영역(Kernel area)에 존재하는 배드 블록 행(BBR)은 유저 영역의 정상 블록 행과 교체되는 어드레스 재배열이 수행되어야 한다.
상술한 어드레스의 재배열은 재배열 디코더(550)에 의해서 수행된다. 재배열 디코더(550)에 의해서 커널 영역(Kernel area)에 위치하는 배드 블록 행(BBR)의 행 어드레스는 유저 영역(User area)의 행 어드레스로 재배열(Reordering)된다. 만일, 커널 영역(Kernel)의 어드레스가 유동적인 경우라면, 재배열 디코더(550)에 대한 설정은 반도체 메모리 장치(500)를 장착하는 시스템의 생산시에 수행될 수 있을 것이다.
더불어, 상술한 재배열 디코더(550)의 기능은 호스트에서 제어될 수도 있을 것이다. 예를 들면, 어드레스의 재배열이 필요한 경우, 호스트(Host)의 요청에 따라 반도체 메모리 장치(500)의 MRS 설정이 수행될 수 있다. MRS 설정에 따라 반도체 메모리 장치(500)의 커널 영역(Kernel)에 존재하는 배드 블록 행(BBR)의 어드레스는 유저 영역(User area)의 정상 블록 행의 어드레스와 교환될 수 있을 것이다.
이상에서는 본 발명의 실시 예에 따른 반도체 메모리 장치(500)의 어드레스 재배열을 위한 구성 및 기능이 간략히 설명되었다.
도 17은 본 발명의 실시 예에 따른 사용자 장치를 보여주는 블록도이다. 도 17을 참조하면, 본 발명의 실시 예에 따른 사용자 장치(1000, 예를 들면 컴퓨터 시스템)는 중앙처리장치(1100), 칩 셋(1200), 롬(1300), 디램(1400), 보조 기억 장치(1500)를 포함한다. 여기서, 디램(1400)은 사용자 장치(1000)의 메인 메모리 또는 워킹 메모리로서 제공된다.
중앙처리장치(1100)는 롬(1300) 또는 보조 기억 장치(1500)로부터 바이오스(BIOS)나 운영 체제(OS)를 읽어와 실행한다. 부팅 동작시, 중앙처리장치(1100)는 롬(1300)으로부터 바이오스(BIOS)의 부트 프로그램(또는 부트 스트랩)을 읽어와 실행한다. 중앙처리장치(1100)는 사용자 장치(1000)의 데이터 처리를 위한 연산을 수행한다. 중앙처리장치(1100)는 부팅시에는 운영 체제(OS)와 같은 프로그램을 구동하기 위해서 정해진 시퀀스에 따라 보조 기억 장치(1400)를 액세스한다. 그리고 보조 기억 장치(1400)에 저장된 운영 체제 데이터를 읽어와 디램(1400)에 저장하도록 보조 기억 장치(1500) 및 메모리 관리 유닛(1250)을 제어할 것이다. 이러한 제어 동작은 예시에 불과하며, 중앙처리장치(1100)는 사용자 장치(1000)에 대한 모든 제어 동작을 주관하게 될 것이다.
칩 셋(1200)은 사용자 장치(1000)에 실장되는 다양한 장치들을 제어한다. 사용자 장치(1000)에 실장되는 장치들을 제어하기 위하여, 칩 셋(1200)에는 복수의 제어 회로들이 내장될 수 있다. 특히, 칩 셋(1200)은 디램(1400)을 제어하기 위한 메모리 관리 유닛(1250, MMU)을 포함할 수 있다.
칩 셋(1200)은 노스 브리지(North bridge)와 사우스 브리지(South bridge)의 2개의 칩 셋들로 세분화될 수도 있다. 노스 브리지는 중앙처리장치(1100)와 가까운 곳에 위치하며, 중앙처리장치(1100)와 디램(1400)을 제어할 수 있다. 이 경우, 메모리 관리 유닛(1250)은 노스 브리지에 포함될 수 있다. 또한, 도시되지는 않았지만, AGP, PCI 익스프레스와 같은 고속 장치용 확장 카드 슬롯들이 노스 브리지에 의해서 제어될 것이다. 하지만, 칩 셋(1200)의 역할과 구성은 상술한 설명에 국한되지 않는다. 특히, 최근에는 중앙처리장치(1100)가 메모리 관리 유닛(MMU)을 내장하는 경우도 있다.
롬(1300)은 바이오스(BIOS)를 저장한다. 바이오스(BIOS)는 사용자 장치(1000)의 가장 기본적인 처리 루틴을 지원한다. 예를 들면, 바이오스(BIOS)는 스타트-업(Start-up) 루틴, 서비스 처리 루틴, 그리고 하드웨어 인터럽트 처리 루틴을 포함한다. 스타트-업 루틴은 사용자 장치(1000)의 부팅시에 POST 및 초기화 작업을 수행한다. 서비스 처리 루틴은 운영 체제(OS)나 응용 프로그램이 요청하는 작업을 처리한다.
디램(1400)은 메인 메모리 또는 워킹 메모리(Working memory)로서 사용자 장치(1000)에서 구동된다. 디램(1400)은 바이트 단위 액세스(Byte Access)가 가능하며, 덮어쓰기가 가능한 불휘발성 메모리 장치이다. 워킹 메모리로 사용되는 디램(1400)에는 사용자 장치(1000)의 구동시에 운영 체제(OS), 구동중인 응용 프로그램(Application Program), 업데이트되는 데이터 등이 저장된다. 여기서, 디램(1400)은 본 발명의 배드 블록 행(BBR)에 대한 정보를 칩셋(1200) 측으로 전달할 수 있다. 그리고 디램(1400)은 배드 블록 행(BBR)에 대해서 필요시 퓨즈 설정을 통해서 활성화를 차단할 수도 있다.
보조 기억 장치(1500)는 사용자 데이터나, 운영 체제(OS), 응용 프로그램과 같은 데이터를 저장한다. 보조 기억 장치(1500)는 예를 들면 하드 디스크 드라이버(HDD), 솔리드 스테이트 드라이버(SSD), 그리고 하이브리드 하드 디스크 드라이버(Hybrid HDD) 중 어느 하나일 수 있다. 보조 기억 장치(1500)는 대용량의 저장 장치로서, 사용자 장치(1000)에서 구동되는 프로그램이나, 코드 또는 설정 데이터들을 저장할 수 있다. 하지만, 보조 기억 장치(1400)는 상술한 예들에 국한되지 않음은 잘 이해될 것이다.
이외에도, 사용자 장치(1000)는 유저 인터페이스(User Interface), 배터리(Battery), 모뎀(Modem) 등을 더 포함할 수 있다. 또한, 비록 도면에는 도시되지 않았지만, 본 발명에 따른 사용자 장치(1000)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
본 발명에 따른 반도체 메모리 장치는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 반도체 메모리 장치는 PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flatpack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline), TQFP(Thin Quad Flatpack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 110, 310, 410, 510 : 셀 어레이
12 : 배드 블록 행
120, 320, 420, 520 : 열 디코더
130, 330, 430, 530 : 행 디코더
140, 340, 440, 540 : 퓨즈 유닛
100a, 100b, 100c, 100d, 100e : 반도체 메모리 장치
200a, 200b, 200c, 200d, 200e : 호스트
450 : 리던던트 유닛 550 : 재배열 디코더
1100 : 중앙처리장치 1200 : 칩셋
1250 : 메모리 관리 유닛 1300 : 롬
1400 : 디램 1500 : 보조 메모리

Claims (10)

  1. 적어도 하나의 결함 블록을 포함하는 셀 어레이;
    상기 적어도 하나의 결함 블록의 행 어드레스 정보를 저장하여 외부로 제공하기 위한 불휘발성 저장 영역; 그리고
    상기 적어도 하나의 결함 블록에 포함되는 워드 라인들의 활성화를 차단하기 위한 퓨즈 유닛을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 결함 블록은 서브 워드 라인 드라이버 및 비트 라인 감지 증폭기를 경계로 하는 메모리 셀들의 단위인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 행 어드레스 정보는 상기 결함 블록의 시작 어드레스 및 종료 어드레스에 대응하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 퓨즈 유닛은 상기 결함 블록이 포함되는 행의 워드 라인들 모두에 대한 활성화를 차단하도록 설정되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 퓨즈 유닛은 상기 결함 블록이 포함되는 행에서 결함 워드 라인이 포함되는 워드 라인들의 활성화를 차단하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 결함 블록에 포함되는 정상 워드 라인들은 상기 셀 어레이의 결함 워드 라인을 리페어하기 위한 리던던트 워드 라인으로 리맵핑되는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 퓨즈 유닛은 상기 적어도 하나의 결함 블록에 대응하는 행들과 인접한 블록 행들에 포함되는 워드 라인들의 활성화를 차단하도록 프로그램되는 반도체 메모리 장치.
  8. 적어도 하나의 결함 블록을 포함하는 반도체 메모리 장치; 그리고
    상기 반도체 메모리 장치로부터 결함 블록 정보를 제공받아 접근시에 참조하는 호스트를 포함하되,
    상기 반도체 메모리 장치는 상기 결함 블록에 대응하는 워드 라인의 활성화가 차단되도록 설정되는 메모리 시스템.
  9. 제 8 항에 있어서,
    상기 반도체 메모리 장치는 상기 결함 블록의 행 어드레스 범위를 저장하는 온 다이 퓨즈 블록을 포함하는 메모리 시스템.
  10. 제 8 항에 있어서,
    상기 결함 블록 정보는 상기 반도체 메모리 장치가 상기 호스트에 제공하는 메모리 용량 정보로 제공되는 메모리 시스템.
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