TWI387967B - 選擇記憶體區域之方法，電路及系統 - Google Patents

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Description

選擇記憶體區域之方法，電路及系統
本發明之具體實施例係關於積體電路，更特定言之係關於在記憶體裝置中選擇記憶體區域，以便改良自再新操作之效能。
在諸如動態隨機存取記憶體裝置("DRAM")之記憶體裝置中會執行各種操作，該等操作之每一者均會影響該記憶體裝置消耗功率之速率。一傾向於以一實質速率消耗功率之操作係在DRAM裝置中的記憶體單元再新。如此項技術中所熟知，DRAM記憶體單元(該等單元之每一者基本上由一電容器組成)必須週期性地再新以保持儲存於DRAM裝置內的資料。再新一般係藉由從一記憶體單元陣列之各列中的該等記憶體單元讀取資料位元並接著將該等相同資料位元寫回至列內的相同單元來加以執行。此再新通常保持儲存於該等記憶體單元內之電荷避免在再新之間過度洩漏所需的一速率來逐列地執行。由於再新基本上涉及從大量記憶體單元中讀取資料位元並向其寫入資料位元，再新傾向於成為一特別耗電的操作。因而許多減少DRAM裝置中功率消耗的嘗試已集中於減少再新期間消耗功率的速率。
再新所消耗之功率數量還取決於啟動數個再新模式之哪個再新模式。一自再新模式係正常情況下啟動來在不從DRAM裝置讀取資料或寫入資料至其的週期期間自動再新記憶體單元或選定記憶體單元。由於可攜式電子裝置時常 持續實質時間週期不活動，在自再新期間所消耗之功率數量可能係決定電子裝置可在電池充電之間使用多長時間的一重要因素。
另一用以減少一再新操作消耗功率之速率的方案係藉由僅再新需要針對一給定應用儲存資料之該等記憶體單元來再新DRAM裝置內的少於全部記憶體單元。在一技術中，一軟體程式係在包含該等DRAM裝置的一電腦系統內執行，並分析以決定用於該程式的資料儲存要求。該DRAM裝置接著僅再新需要儲存程式資料的該等記憶體單元列。在另一技術中，DRAM裝置可在一部分陣列自再新("PASR")模式下操作。在該PASR模式下，一模式暫存器係由一使用者程式化以指定將要使用並因此必須再新的一記憶體單元區域。剩餘記憶體單元不會使用並因此不必在該等再新模式之至少一些再新模式期間再新。例如，DRAM裝置可劃分成兩個區域，其中一區域包含再新及維持較重要的關鍵資料，諸如處理器指令，而其他區域包含不再新時可丟失的較不關鍵資料，諸如影像資料。由於處理器指令資料比較影像資料一般遠更小，故可藉由僅再新具有關鍵資料的區域來明顯減少功率消耗。
儘管用於再新少於所有記憶體單元之技術可實質減少功率消耗速率，但仍可能要求一實質數量的功率來再新該等欲再新的單元。此外，儘管使用者能夠選擇一部分自再新模式而非全部自再新模式來減少功率消耗速率，但選擇用於部分自再新的該等記憶體單元係在製造時硬佈線於裝置 內且使用者無法改變。因此，若該選定部分自再新區域包含固有缺陷，則無法重新選擇可更有效率再新的另一記憶體區域。當一特定數目記憶體單元(例如)由於一短路記憶體單元電容器而變得有缺陷時，記憶體存取延遲可能由於該缺陷記憶體單元而產生。因此必須重新引導記憶體存取至一不同記憶體單元，使得將會從一DRAM中精確地讀取資料。冗餘記憶體單元列一般提供用於此用途。然而，必須提供實質額外電路以重新引導記憶體存取至冗餘記憶體單元，從而進一步增加延遲至再新操作。
因此需要一種改良記憶體裝置、系統及方法，諸如可以一方式組織使得允許(例如)一使用者自訂選擇具有最少數目缺陷之記憶體裝置之一最佳區域以致能最佳再新速率的該等者。
本發明之明確揭示具體實施例係關於(例如)改良記憶體裝置、系統及方法中自再新操作之效能。下面提出特定細節以提供本發明之具體實施例之一充分理解。但是，習知此項技術者應清楚，在沒有該些特定細節之情況下，仍然可實施本發明。在其他實例中，為了避免不必要地混淆本發明之具體實施例，未曾詳細顯示熟知的電路、電路組件、控制信號及時序協定。
圖1係顯示依據本發明之一具體實施例之一DRAM記憶體裝置100之一方塊圖，其顯示用於映射一記憶體陣列170 之區域的一陣列映射邏輯模組152。DRAM記憶體裝置100係以簡化形式顯示，應明白DRAM裝置一般包括大量的其他組件，為了簡潔清楚已將其從圖1中省略。DRAM裝置100包括劃分成四個區域的記憶體陣列170，但是DRAM裝置100可劃分成任一數目的區域，具體視裝置類型與應用類型而定。例如，記憶體陣列170可能係一劃分成四個32兆區域的128百萬位元組(兆)裝置，或其可劃分成八個16兆區域。此外，記憶體陣列170之大小可以變化。例如，記憶體陣列170可能係一96兆裝置，其劃分成三個32兆區域而非四個。
DRAM裝置100包括一位址暫存器組塊110，其具有位址輸入緩衝器112，該等位址輸入緩衝器係經組態(例如電耦合)以從一外部位址匯流排(未顯示)接收外部位址信號XA10、XA11。回應一時脈信號CLK，該等位址輸入緩衝器112從對應外部位址信號XA10、XA11提供緩衝後的內部位址信號A10、A11至DRAM裝置100。該等內部位址信號A10、A11對應於一組位址，其識別在以上說明記憶體之該等區域之一者內欲再新的該等列。一列位址多工器(mux)115接收該等位址信號A10、A11，並還從一命令解碼器(未顯示)或一控制器(未顯示)接收一自再新命令信號SREF或一自動再新命令信號AREF以使DRAM裝置100進入該兩個再新模式之一者。該自再新模式係用以甚至在該系統斷電時仍保持資料於DRAM裝置100內，從而允許DRAM裝置100保持資料而不依賴於一外部時脈。在不選擇該自 再新模式時，會在正常操作期間選擇該自動再新模式。該等自再新與自動再新模式之組合確保整個晶片隨時間不斷再新。mux 115還從一先CAS後RAS (CBR)計數器114接收計數信號CBR10、CBR11，該計數器透過各選定記憶體區域之位址範圍來計數以追蹤下一可用位址，並確保循序再新每一位址。完成每一再新啟動時即遞增CBR計數器114，從而追蹤上一再新列以便選擇下一列位址。回應其輸入信號，mux 115產生陣列區域位址信號RA10、RA11，其識別具有對應於該等外部接收位址信號XA10、XA11之記憶體單元的該等區域。該等位址信號RA10、RA11係供應至一再新控制組塊130與一陣列選擇模組(諸如一陣列選擇組塊150)，使得選擇記憶體陣列170之適當選定區域用於再新，如進一步所將詳細說明。應明白，記憶體器件100之各種組件在適用時稱為一模組。但是，習知此項技術者應瞭解，模組係包括電路、電路組塊、軟體、韌體、微碼等的一通用術語。
為了使記憶體器件100進入該自再新模式，在再新控制組塊130內的一自再新邏輯模組136接收一自再新啟用信號SREFEN，然後大約每16 us產生一SrefCLK信號，其還開始施加SREF命令信號至mux 115。該SrefCLK信號係用以指示一啟動命令邏輯模組138產生一ACTIVATE信號的一內部命令信號，該ACTIVATE信號係用以再新選定列的另一控制信號。如先前所說明，接著由CBR計數器114追蹤再新列以準備再新下一列。一旦使DRAM裝置100進入該自 再新模式，回應該SREFEN信號，DRAM裝置100將會保持在該自再新模式下直至回應一適當停用命令其從該模式解除。在該自再新模式下，可再新整個記憶體陣列170或可(例如)藉由程式化一模式暫存器132以選擇一部分陣列自再新(PASR)邏輯模組134所控制之數個自再新操作之一者來選擇特定記憶體區域用於再新。
在再新控制組塊130內的PASR邏輯模組134從一模組暫存器132中接收數個模式信號之一，該模式暫存器可程式化以選擇記憶體陣列170之區域或整個陣列用於再新。例如，模式暫存器132可程式化以再新8兆、16兆、32兆或整個陣列。更特別詳細言之，模式暫存器132可用以產生下列對應啟用信號EN8M、EN16M、EN32M或ENALL之一，接著施加其至PASR邏輯模組134。PASR邏輯模組134額外從位址暫存器組塊110接收該等RA10、RA11信號以及用於再新之選定列的該等ADDRESS信號。回應來自模式暫存器132之模式啟用信號與來自位址暫存器組塊110之該等位址信號二者，PASR邏輯模組134產生一SkipSrefCLK信號，其係供應至啟動命令邏輯模組138。該SkipSrefCLK信號控制允許啟動命令邏輯模組138使用該SrefCLK信號來產生該ACTIVATE信號之時間，具體視在該自再新模式或該部分陣列自再新模式下已選擇的記憶體陣列170之該等區域之哪個區域而定。例如，回應該等RA11、RA10信號，若該SkipSrefCLK信號較低，則啟動命令邏輯模組138回應接收一SrefCLK信號來產生該ACTIVATE信號。若該 SkipSrefCLK信號較高，則忽略該進入SrefCLK信號且不產生該ACTIVATE信號，從而旁通用於再新的選定列。不論如何，CBR計數器114針對所有接收位址繼續遞增其計數，使得計數該等略過位址並最後傳遞回來以在一稍後時間或一不同再新模式下選擇用於再新。
如先前所說明，先前技術中部分自再新模式的一問題係用於部分再新之區域係在製造期間預選擇並硬佈線於裝置100內。但是，決定記憶體陣列170之何區域最適合於提供最佳再新並具有針對該等區域重新程式化部分再新之彈性可用以(例如)改良儲存資料之再新時間及/或可靠性，並可減少功率消耗之速率。
該等位址信號RA11、RA10係額外供應至陣列選擇組塊150，其接著施加一對應選擇信號SEC0至SEC3以選擇記憶體陣列170之一區域用於啟動。如先前所述，可諸如在已經測試裝置之後，在該部分陣列自再新模式下自訂選擇用於再新之記憶體陣列170之區域，以選擇記憶體陣列170之該等最佳區域。例如，可使用傳統記憶體測試來決定最佳記憶體區域，諸如導致最少錯誤出現(由於缺陷)與最佳再新時間的該等記憶體區域。熔絲控制信號fRA10及fRA11可由一陣列選擇映射模組152用以諸如基於該等記憶體測試來控制該映射，例如記憶體陣列170之最佳再新區域之選擇。接著可使用記憶體陣列170之最佳區域(例如)來儲存要求高可靠性儲存的關鍵資料。具有選擇記憶體陣列170之該等最佳區域之位置以進行再新之彈性可(例如)改良儲 存資料之可靠性並要求更少頻率的再新操作，從而減少功率消耗。陣列映射模組152使用該等熔絲控制信號fRA10、fRA11以使該等位址RA10、RA11與選定用於最佳再新的記憶體陣列170內的該等區域之實體位址相關，且諸如藉由產生映射信號GRA10、GRA11來加以映射。雖然對應於位址信號RA10、RA11的該等記憶體區域之邏輯位址對於使用者保持相同，但選定區域之實際位置可能已經重新指派至該記憶體之一實體不同區域，如該等信號GRA10、GRA11所映射，以便指派最佳記憶體區域用於儲存高可靠性資料或用於最佳再新。因此，陣列映射模組152能夠使選定再新區域之實體位置對使用者透明。
該等映射信號GRA10、GRA11係由一列冗餘模組158與一區段控制模組156來加以接收。冗餘模組158允許替換記憶體陣列170內的故障記憶體單元。如此項技術中所習知，測試一般係藉由使預定資料值寫入至對應於記憶體單元的選定列及行位址來在記憶體陣列170上執行。接著讀取該等記憶體單元，以決定所讀取資料是否匹配寫入至該等記憶體單元的資料。若所讀取資料不匹配該寫入資料，則該等記憶體單元可能包含缺陷，其將會阻止記憶體裝置100之適當操作。該等缺陷記憶體單元可藉由致能冗餘模組158來加以替換。在一行或一列內的一故障記憶體單元係分別使用一對應冗餘元件來加以代替，諸如一整行或列的冗餘記憶體單元。因此，即使記憶體裝置100包含缺陷記憶體單元，仍不必放棄，然後存取相關聯於匹配位址的 冗餘元件而非具有該等缺陷記憶體單元的列或行。冗餘模組158產生一MATCH信號以向區段控制模組156指示啟動一匹配冗餘元件，其以替換缺陷記憶體單元，接著停用該等缺陷記憶體單元。冗餘模組158還提供一位址信號Rsec<0:3>至區段控制模組156，其包含該替換冗餘元件之位置。在首次測試記憶體裝置100之後在記憶體陣列170之最佳區域內儲存關鍵資料之動作將會減少對冗餘元件之依賴性，由於可選擇具有最少缺陷出現之區域。因此，可最小化在冗餘模組158內再新冗餘元件所必需之額外功率，若如此需要的話。
區段控制模組156另外從一啟動邏輯模組154接收一控制信號SECEN以致能區段控制模組156，諸如藉由陣列映射模組152提供該等映射信號GRA10、GRA11時致能其用於選擇。啟動邏輯154從啟動命令邏輯模組138接收用於選擇該等區域進行再新的ACTIVATE信號。必要時，啟動邏輯154在接收該ACTIVATE信號之後並在一延遲出現之後產生該SECEN信號，使得區段控制模組156從冗餘模組158接收一控制信號。因此，啟動邏輯154確保區段控制模組156僅在有機會從冗餘模組158接收一信號之後致能。
總而言之，當該系統處於該部分陣列自再新模式下時，記憶體裝置100接收外部列位址信號並可產生對應的記憶體位址，其包括在記憶體陣列170內欲再新的該等定址單元列。該等位址RA10、RA11可能諸如在記憶體測試之後已映射至記憶體陣列170之最佳區域。例如，在記憶體陣 列170內的原始位置可能在測試之後已重新指派至一實體不同位置，以便選擇記憶體陣列170之最佳區域。若該等外部接收位址對應於在一活動模式下欲再新的區域RA10、RA11，則由陣列選擇組塊150選擇該等列位址用於再新。若該等外部接收位址不對應於在該活動模式下欲再新的該等區段RA10、RA11，則陣列選擇組塊150旁通該等定址列，使得其不被再新且功率不會由於一不必要再新操作而浪費。記憶體裝置100接收下一外部列位址等，直至在該活動模式下欲再新的該等區段RA10、RA11之所有列均被再新。陣列選擇區塊150允許欲重新指派用於部分陣列自再新的選定列以選擇記憶體陣列170之最佳區域。陣列選擇組塊150還可致能記憶體裝置100選擇具有用於儲存關鍵資料之最高可靠性的記憶體陣列170之區域，並因此選擇提供用於最佳再新的該等區域。例如，在記憶體測試之後並為了最佳再新，選擇記憶體陣列170之最佳區域顯示從此項技術中所習知之標準64毫秒至128毫秒的週期性再新時間減少。
一解說性記憶體陣列202之大小係128兆，其可視為包含兩個64兆的區塊，各劃分成四個16兆區域。應明白，記憶體陣列202可能大小不同並可能以先前所述其他方式來加以劃分。一記憶體映射200之一範例係顯示於圖2中，其中記憶體陣列選擇202a至d係針對記憶體陣列202而顯示。四個可能選擇之各選擇分別包括兩個64兆區塊，其分別垂直標註為RA11=0且RA11=1。如先前所說明，該等64兆區塊之 各區塊進一步劃分成水平子區段，其標註為RA10=0或RA10=1。使用RA11值作為y座標而RA10值作為x座標，記憶體陣列202可劃分成四個32兆區域，其標註為(0, 0)、(0, 1)、(1, 0)或(1, 1)。
如先前所說明，兩個熔絲信號fRA10、fRA11可由陣列映射模組152用以相關於記憶體映射200中該等記憶體陣列選擇202a至d所示之四個不同32兆區域之一，以及指派該等接收RA10、RA11信號所識別之一區域。該等熔絲信號之各熔絲信號係用以對應於具有一邏輯狀態0或1的一熔絲，以導出該等組合00、01、10或11，各分別對應於四個記憶體陣列選擇202a至d之一。例如，對應於第一記憶體陣列選擇202a中所解說之RA10=0且RA11=0之32兆區域(如該選擇202a中水平線圖案所指示)可選擇以藉由程式化該等熔絲信號fRA10及fRA11為"0"來相關於一接收RA10、RA11信號。相反係在第四記憶體陣列選擇202d中的情況，其中該等熔絲fRA10=1且fRA11=1會選擇32兆區域RA10=1且RA11=1。同時，程式化該等熔絲fRA10及fRA11為"1"可用以選擇在選擇202d中所識別的32兆區域。
類似於圖1之陣列映射模組152，圖3顯示一陣列映射模組300之一示意圖。陣列映射模組300可用以程式化該等熔絲fRA10、fRA11，以相關於依據本發明之具體實施例之記憶體陣列之區域。如先前所說明，陣列映射模組300從位址暫存器110接收該等位址信號RA10、RA11，並還諸如在已測試記憶體裝置100且已識別記憶體陣列170之最佳區 域之後接收該等熔絲信號fRA10、fRA11。實質相同邏輯電路302、304係包括於陣列映射模組300內，各產生一映射信號，其對應於接收信號RA10及RA11。信號RA10與熔絲信號fRA10係分別在節點322a、324a接收作為至第一邏輯電路302之輸入。該RA10輸入信號可直接提供至一第一傳輸閘極342a，其作為由該接收fRA10輸入信號控制的多工器來操作，以及至一反相器345a以提供一反相RA10信號至一第二傳送閘極343a，其也由該fRA10信號來控制。取決於藉由該fRA10信號選擇何記憶體區域來致能該等傳送閘極342a、343a之一者。在一節點326a處致能傳送閘極342a或343a之輸出係接著提供至兩個反相器347a、348a之輸入以驅動該接收信號出來作為一映射信號GRA10。接著由圖1之選擇控制模組156來使用該映射信號GRA10來選擇對應於一接收位址的該記憶體之一區域，諸如先前所說明用於再新。
除了至邏輯電路304的該等輸入係信號RA11與對應熔絲信號fRA11外，邏輯電路304包括與邏輯電路302相同的組件。邏輯電路304以與邏輯電路302相同的方式運作以產生第二映射信號GRA11，故出於簡潔，將不說明第二邏輯電路304。
總而言之，陣列映射模組300可用以定址至記憶體陣列區域RA10、RA11之信號至記憶體陣列170、202之一不同最佳化實體區域，諸如該等熔絲信號fRA10、fRA11先前所選擇者。依此方式，陣列映射模組300允許選定記憶體區 域之實體指派對使用者透明，而允許改良記憶體操作，諸如在部分自再新期間保存功率。因此，用於部分陣列自再新之記憶體區域不一定需要在製造時加以程式化或硬佈線。而是，可在一稍後時間，例如在記憶體測試之後，程式化記憶體之更佳區域用於部分陣列自再新。接著可使用該些最佳區域(諸如具有較佳再新特性的該等區域)來儲存更關鍵資料，諸如軟體及代碼，如先前所說明。
圖4說明一電腦系統400，其具有其中可替代性利用本發明之具體實施例之一記憶體集線器架構。電腦系統400包括一處理器404，其用於實施各種計算功能，諸如執行特定軟體以實行特定計算或任務。處理器404包括一處理器匯流排406，其在正常情況下包括一位址匯流排、一控制匯流排及一資料匯流排。處理器匯流排406一般與快取記憶體408通連(例如耦合)，該快取記憶體一般係靜態隨機存取記憶體("SRAM")。處理器匯流排406係進一步耦合至一系統控制器410，其也稱為一匯流排橋接器。
系統控制器410還充當用於各種其他組件至處理器404的一通信路徑。更明確而言，系統控制器410包括一圖形埠，其一般係耦合至一圖形控制器412，該圖形控制器進而耦合至一視訊終端機414。系統控制器410還耦合至一或多個輸入裝置418，諸如一鍵盤或一滑鼠，以允許一操作者介接電腦系統400。一般而言，電腦系統400還包括一或多個輸出裝置420(諸如一印表機)，其係透過系統控制器410來耦合至處理器404。一或多個資料儲存裝置424還一 般透過系統控制器410來耦合至處理器404，以允許處理器404儲存資料或從內部或外部儲存媒體(未顯示)擷取資料。典型儲存裝置424之範例包括硬碟與軟碟、卡式磁帶以及光碟唯讀光記憶體(CD-ROM)。
系統控制器410包含一記憶體集線器控制器428，其係透過一匯流排系統454、456來耦合至數個記憶體模組430a至n。該等記憶體模組430a至n之每一者包括一記憶體集線器440，其係透過命令、位址及資料匯流排(統一顯示為匯流排450a、450b)來耦合至數個記憶體裝置448、449。記憶體匯流排440在控制器428與該等記憶體裝置448、449之間有效率地發送記憶體請求與回應。該等記憶體裝置448、449可以係先前相對於圖1所說明的記憶體裝置100。該等記憶體集線器440之每一者包括寫入緩衝器與讀取資料緩衝器。運用此架構的電腦系統允許處理器404存取一記憶體模組430a至n，同時另一記憶體模組430a至n回應於一先前記憶體請求。例如，處理器404可輸出寫入資料至該系統中該等記憶體模組430a至n之一，而該系統中的另一記憶體模組430a至n正準備提供讀取資料至處理器404。此外，一記憶體集線器架構還可在電腦系統中提供大幅增加的記憶體容量。
可在記憶體裝置448、449、記憶體集線器控制器428或各記憶體模組430a至n內的記憶體集線器440利用本發明之具體實施例。若在該等記憶體裝置448、449之每一者中利用圖3之陣列映射模組300，則各裝置之該等記憶體陣列可 最佳化以在具有最佳再新時間的該裝置之區域內儲存關鍵資料，如先前所說明。或者，可在各記憶體模組430之記憶體集線器440內利用陣列映射模組300，其中可選擇具有最佳效能的記憶體裝置448、449之一群組以儲存關鍵資料或自再新。類似地，若記憶體集線器控制器428利用陣列映射模組300，則陣列映射模組300可經組態用以選擇記憶體模組430之最佳群組等。
儘管已參考所揭示具體實施例來說明本發明，但習知此項技術者應會認識到，可在形式與細節方面進行改變而不脫離本發明。此類修改完全涵蓋於習知此項技術者之技能範圍內。據此，本發明僅受隨附申請專利範圍限制。
100‧‧‧DRAM記憶體裝置
110‧‧‧位址暫存器組塊
112‧‧‧位址輸入緩衝器
114‧‧‧先RAS後CAS(CBR)計數器
115‧‧‧列位址多工器(mux)
130‧‧‧再新控制組塊
132‧‧‧模式暫存器
134‧‧‧部分陣列自再新(PASR)邏輯模組
136‧‧‧自再新邏輯模組
138‧‧‧啟動命令邏輯模組
150‧‧‧陣列選擇組塊
152‧‧‧陣列映射邏輯模組
154‧‧‧啟動邏輯模組
156‧‧‧區段控制模組
158‧‧‧列冗餘模組
170‧‧‧記憶體陣列
200‧‧‧記憶體映射
202‧‧‧記憶體陣列
202a至d‧‧‧記憶體陣列選擇
300‧‧‧陣列映射模組
302‧‧‧邏輯電路
304‧‧‧邏輯電路
322a‧‧‧節點
324a‧‧‧節點
326a‧‧‧節點
342a‧‧‧第一傳輸閘極
343a‧‧‧第二傳送閘極
345a‧‧‧反相器
347a‧‧‧反相器
348a‧‧‧反相器
400‧‧‧電腦系統
404‧‧‧處理器
406‧‧‧處理器匯流排
408‧‧‧快取記憶體
410‧‧‧系統控制器
412‧‧‧圖形控制器
414‧‧‧視訊終端機
418‧‧‧輸入裝置
420‧‧‧輸出裝置
424‧‧‧儲存裝置
428‧‧‧記憶體集線器控制器
430a至n‧‧‧記憶體模組
440‧‧‧記憶體集線器
448‧‧‧記憶體裝置
449‧‧‧記憶體裝置
450a‧‧‧匯流排
450b‧‧‧匯流排
454‧‧‧匯流排系統
456‧‧‧匯流排系統
A10、A11‧‧‧內部位址信號
AREF‧‧‧自動再新命令信號
CBR10、CBR11‧‧‧計數信號
CLK‧‧‧時脈信號
EN8M、EN16M、EN32M、ENALL‧‧‧啟用信號
fRA10、fRA11‧‧‧熔絲控制信號
GRA10、GRA11、GRAM‧‧‧映射信號
MAN‧‧‧熔絲信號
RA10、RA11‧‧‧陣列區域位址信號
Rsec<0:3>‧‧‧位址信號
SREF‧‧‧自再新命令信號
XA10、XA11‧‧‧外部位址信號
圖1係依據本發明之一具體實施例具有一陣列選擇組塊之一記憶體裝置的一方塊圖。
圖2係顯示依據本發明之一具體實施例圖1之選擇組塊可選擇之記憶體陣列區域之一映射的一圖式。
圖3係依據本發明之一具體實施例映射記憶體陣列區域用於再新之一映射模組的一示意圖。
圖4係依據本發明之另一具體實施例具有一選擇組塊之一以處理器為基之系統的一方塊圖。
100‧‧‧DRAM記憶體裝置
110‧‧‧位址暫存器組塊
112‧‧‧位址輸入緩衝器
114‧‧‧先RAS後CAS(CBR)計數器
115‧‧‧列位址多工器(mux)
130‧‧‧再新控制組塊
132‧‧‧模式暫存器
134‧‧‧部分陣列自再新(PASR)邏輯模組
136‧‧‧自再新邏輯模組
138‧‧‧啟動命令邏輯模組
150‧‧‧陣列選擇組塊
152‧‧‧陣列映射邏輯模組
154‧‧‧啟動邏輯模組
156‧‧‧區段控制模組
158‧‧‧列冗餘模組
170‧‧‧記憶體陣列
EN8M、EN16M、EN32M、ENALL‧‧‧啟用信號
fRA10、fRA11‧‧‧熔絲控制信號
GRA10、GRA11‧‧‧映射信號
RA10、RA11‧‧‧陣列區域位址信號
XA10、XA11‧‧‧外部位址信號

Claims (13)

  1. 一種記憶體裝置，其包含：一記憶體單元陣列；以及一陣列選擇組塊，其與該記憶體單元陣列通連並經組態用以接收一位址信號，該信號指示在該記憶體單元陣列內的一位置，該陣列選擇組塊係可操作以回應於指示該記憶體單元陣列之至少一區域的該位址信號來產生一選擇信號，該陣列選擇組塊係進一步可操作以基於相對於可被該陣列選擇組塊選擇之至少一其他區域之被冗餘單元替換之缺陷單元之數目之在該至少一區域內被冗餘單元替換之缺陷單元之數目來產生該選擇信號。
  2. 如請求項1之記憶體裝置，其進一步包含一再新控制組塊，其係與該陣列選擇組塊通連，該再新控制組塊可操作以回應於一部分陣列自再新模式之選擇來指派欲再新之該記憶體單元陣列之一區域。
  3. 如請求項2之記憶體裝置，其中該再新控制組塊進一步包含一啟動命令邏輯模組，其可操作以產生一控制信號以回應於選擇該部分陣列自再新模式僅選擇該記憶體單元陣列之該至少一區域內的該等位址。
  4. 如請求項3之記憶體裝置，其中該陣列選擇組塊進一步包含一啟動模組，其係與該啟動命令邏輯模組通連，該啟動模組可操作以回應於從該啟動命令邏輯模組接收該控制信號來致能該陣列之該等選定記憶體單元之一選擇。
  5. 如請求項1之記憶體裝置，其中該記憶體單元陣列係劃分成四個區域。
  6. 一種具有一記憶體單元陣列之記憶體裝置，該記憶體裝置包含：一位址暫存器組塊，其係經組態用以接收外部位址信號並可操作以產生對應於該等外部位址信號的內部位址信號；以及一陣列選擇組塊，其與該位址暫存器組塊與該記憶體單元陣列通連，該陣列選擇組塊係經組態用以接收該等內部位址信號與一輸入信號，該輸入信號指示相對於至少一其他記憶體單元區域之被冗餘單元替換之缺陷單元之數目之在至少一記憶體單元區域內被冗餘單元替換之缺陷單元之數目，該陣列選擇組塊可操作以基於該輸入信號來映射該等內部位址信號至該記憶體單元陣列之一實體位置。
  7. 如請求項6之記憶體裝置，其進一步包含一再新控制組塊，其係與該位址暫存器組塊通連以接收該等內部位址信號，該再新控制組塊可操作以產生一控制信號以選擇在一部分陣列自再新模式下欲再新之位址信號之該等記憶體單元。
  8. 如請求項7之記憶體裝置，其中該陣列選擇組塊進一步包含一啟動模組，該啟動模組可操作以回應於從該再新控制組塊接收該控制信號來致能該陣列之該等選定記憶體單元之一選擇。
  9. 如請求項6之記憶體裝置，其中該陣列選擇組塊可操作以基於一再新特性來映射該等內部位址信號至該記憶體單元陣列之一實體位置。
  10. 如請求項9之記憶體裝置，其中該再新特性包含在再新之間的一時間，其係在再新之間標準時間的兩倍。
  11. 一種記憶體模組，其包含：複數個記憶體裝置；以及一記憶體集線器，其係經組態用以接收對應於一第一記憶體裝置區域的記憶體請求，該記憶體集線器可操作以傳達該等記憶體請求至該等記憶體裝置並回應於該等記憶體請求之至少一者來從該等記憶體裝置發送記憶體資料；以及一選擇組塊，其係經組態用以接收對應於該等第一記憶體裝置區域的該等記憶體請求並接收一輸入信號，該信號指示相對於可被該選擇組塊選擇之至少另一記憶體裝置區域之在可被該選擇組塊選擇之至少一記憶體裝置區域內被冗餘單元替換之缺陷單元之數目，該選擇組塊可操作以基於該輸入信號來映射該等記憶體請求至一第二記憶體裝置區域。
  12. 如請求項11之記憶體模組，其中該第二記憶體裝置區域包含相對於該第一記憶體裝置區域所偵測的一更低缺陷率。
  13. 一種以處理器為基之系統，其包含：一處理器，其可操作以處理資料並提供記憶體命令及 位址；一系統控制器，其與該處理器通連，該系統控制器可操作以接收並發送記憶體命令、位址及資料；複數個記憶體裝置，其與該系統控制器通連，該複數個記憶體裝置之各記憶體裝置可操作以接收記憶體命令、位址並寫入資料用於儲存於該等記憶體裝置之至少一者內以及從該等記憶體裝置向該系統控制器發送讀取資料；以及一選擇組塊，其經組態用以接收指示一記憶體裝置區域的一位址信號，該選擇組塊係可操作以產生一選擇信號以映射指示該記憶體裝置區域的該位址信號至該複數個記憶體裝置的一實體位址，該選擇組塊係可操作以基於相對於可被該選擇組塊選擇之至少一其他區域之被冗餘單元替換之缺陷單元之數目之在該複數個記憶體裝置之實體位置內被冗餘單元替換之缺陷單元之數目來產生該選擇信號。
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