JP5599977B2 - 半導体記憶装置 - Google Patents

Description

本発明は半導体記憶装置に関し、特にＤＲＡＭ（Dynamic Random Access Memory）のようにリフレッシュ動作を必要とする半導体記憶装置に関する。

代表的な半導体記憶装置であるＤＲＡＭは、公知の通り、データを保持するために定期的なリフレッシュ動作が必要である。他方、近年においては、ＤＲＡＭの消費電力低減に対する要求が高まっており、これを満たすためにパーシャルリフレッシュと呼ばれる技術が提案されている（特許文献１参照）。

パーシャルリフレッシュとは、ＤＲＡＭに含まれる複数のメモリバンクのうち、選択されたメモリバンクに対してのみリフレッシュ動作を行い、他のメモリバンクに対してはリフレッシュ動作を行わない技術である。これにより、データの保持が不要なメモリバンクに対してはリフレッシュ動作を省略することができることから、消費電力を低減することが可能となる。

特開２００８−２７６８７８号公報

しかしながら、特許文献１に記載されたパーシャルリフレッシュ技術では、リフレッシュの有無をメモリバンク単位でしか指定できない。このため、保持すべきデータが少しでも存在するメモリバンクに対しては、全アドレス分のリフレッシュ動作を行う必要があり、消費電力の低減効果が必ずしも十分ではなかった。したがって、リフレッシュの有無をより細かく指定することが可能な半導体記憶装置が望まれている。

本発明の一側面による半導体記憶装置は、それぞれ複数のメモリセルからなる複数のセグメントに分割された少なくとも一つのメモリバンクと、リフレッシュアドレスを生成するリフレッシュカウンタと、を備える半導体記憶装置であって、前記リフレッシュアドレスにより指定されるメモリセルのうち、前記メモリバンク内の全てのセグメントに属するメモリセルをリフレッシュする第１の動作モードと、前記リフレッシュアドレスにより指定されるメモリセルのうち、前記メモリバンク内の指定されたセグメントのメモリセルをリフレッシュし、指定されていないセグメントのメモリセルをリフレッシュしない第２の動作モードと、を有することを特徴とする。

本発明の他の側面による半導体記憶装置は、第１のアドレス情報を保持するレジスタと、リフレッシュコマンドの入力に対応して発生する第２のアドレス情報と前記第１のアドレス情報とを比較する判定回路と、を備えた半導体記憶装置であって、前記第２のアドレス情報が前記第１のアドレス情報に含まれると前記判定回路が判定した場合、前記第２のアドレス情報に対応するリフレッシュ動作を行わないことを特徴とする。

本発明のさらに他の側面による半導体記憶装置は、それぞれ複数のセグメントに分割された複数のメモリバンクと、前記複数のメモリバンクのうち、リフレッシュ対象となるメモリバンクを指定するバンクアドレスレジスタと、前記複数のセグメントのうち、リフレッシュ対象となるセグメントを指定するセグメントアドレスレジスタと、前記バンクアドレスレジスタ及び前記セグメントアドレスレジスタの少なくとも一方で指定されていないメモリバンク又はセグメントのリフレッシュを禁止するリフレッシュ制御回路とを備えることを特徴とする。

本発明によれば、メモリバンク内のセグメント単位でリフレッシュ動作の有無を指定できることから、従来のパーシャルリフレッシュよりもさらに消費電力を低減することが可能となる。

本発明の好ましい実施形態による半導体記憶装置の主要部の構成を示すブロック図である。 メモリバンクＢＡＮＫ０〜ＢＡＮＫ７内のセグメント構造を説明するための模式図である。 判定回路２５の回路図である。 リフレッシュ制御回路２２の回路図である。 リフレッシュ制御回路２２の動作を示すタイミング図である。 他の例によるリフレッシュ制御回路２２ａの回路図である。 さらに他の例によるリフレッシュ制御回路２２ｂの回路図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体記憶装置の主要部の構成を示すブロック図である。

図１に示すように、本実施形態による半導体記憶装置は、８つのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７を備えている。図示しないが、これらメモリバンクは複数のメモリセルによって構成されており、後述するように、各メモリバンクは複数のセグメントに分割されている。メモリバンクとは、独立してコマンドを受け付け可能な単位である。本発明においてメモリバンクを複数備えることは必須でないが、本実施形態のようにメモリバンクを複数備えることにより並列動作が可能となる。

各メモリバンクに含まれるメモリセルへのアクセスは、半導体記憶装置の外部からコマンドＣＭＤ及びアドレスＡＤＤを入力することにより行う。

外部から供給されたコマンドＣＭＤは図１に示すコマンドデコーダ１１に供給され、コマンドデコーダ１１によって解読される。コマンドデコーダ１１は、コマンドＣＭＤの解読結果に基づいて各種内部コマンドＩＣＭＤを生成する。

内部コマンドＩＣＭＤの一つにリフレッシュコマンドＲＦがある。リフレッシュコマンドＲＦは、外部からリフレッシュコマンドが発行された場合にアクティブとなる内部コマンドであり、図１に示すリフレッシュカウンタ２１及びリフレッシュ制御回路２２に供給される。但し、セルフリフレッシュモードにエントリしている場合においては、コマンドデコーダ１１はリフレッシュコマンドＲＦを自動生成する。したがって、本発明におけるリフレッシュコマンドＲＦは、外部から発行されたコマンドＣＭＤに基づくものである必要はない。

また、内部コマンドＩＣＭＤの他の一つにモード信号ＭＯＤがある。モード信号ＭＯＤは、外部からモード設定コマンドが発行された場合にアクティブとなる内部コマンドであり、図１に示すセグメントアドレスレジスタ２３及びバンクアドレスレジスタ２４に供給される。

一方、外部から供給されたアドレスＡＤＤは、図１に示すアドレスバッファ１２に供給される。アドレスバッファ１２は外部から供給されるアドレスＡＤＤを受け付け、これを内部アドレスＩＡＤＤとしてアクセス制御回路３１に供給する。アクセス制御回路３１は、内部アドレスＩＡＤＤ及び内部コマンドＩＣＭＤに基づき、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７に対するアクセスを制御する回路である。

具体的に説明すると、アクセス制御回路３１は、内部コマンドＩＣＭＤがアクティブコマンドを示している場合、内部アドレスＩＡＤＤをロウアドレスとして受け付け、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７に対するロウアクセス（ワード線の選択）を行う。また、内部コマンドＩＣＭＤがリードコマンド又はライトコマンドを示している場合、内部アドレスＩＡＤＤをカラムアドレスとして受け付け、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７に対するカラムアクセス（ビット線の選択）を行う。このようにして選択されたメモリセルは、図１に示すデータ入出力回路３２に接続される。これにより、選択されたメモリセルから読み出されたリードデータが外部に出力され、或いは、外部から入力されたライトデータが選択されたメモリセルに書き込まれる。

また、アドレスバッファ１２によって受け付けられたアドレスＡＤＤの一部は、セグメントアドレスレジスタ２３及びバンクアドレスレジスタ２４にも供給される。セグメントアドレスレジスタ２３及びバンクアドレスレジスタ２４は、コマンドデコーダ１１より供給されるモード信号ＭＯＤがアクティブである場合に、アドレスＡＤＤの一部を記憶する回路である。本実施形態では、メモリバンクＢＡＮＫ０〜ＢＡＮＫ７を選択するためのバンクアドレスがバンクアドレスレジスタ２４に記憶され、バンク内のセグメントを選択するための上位アドレスがセグメントアドレスレジスタ２３に記憶される。

図２は、各メモリバンクＢＡＮＫ０〜ＢＡＮＫ７内のセグメント構造を説明するための模式図である。

図２に示すように、各メモリバンクＢＡＮＫ０〜ＢＡＮＫ７は、８つのセグメントＳＥＧ０〜ＳＥＧ７に分割されている。本実施形態では、メモリバンク内のロウアドレスＲＸの上位３ビットによって各セグメントが指定される。本実施形態では、ロウアドレスがＲＸ０〜ＲＸ１２からなる１３ビット構成であり、このうち、最上位ビットを含む上位３ビットＲＸ１０〜ＲＸ１２によってセグメントが指定される。

リフレッシュカウンタ２１は、リフレッシュコマンドＲＦの活性化に応答してリフレッシュアドレスを生成する回路である。リフレッシュアドレスとは、リフレッシュ対象となるロウアドレスＲＸ０〜ＲＸ１２であり、各メモリバンクに対して共通のアドレスである。リフレッシュアドレスＲＸ０〜ＲＸ１２はアクセス制御回路３１に供給され、これによって、各メモリバンクＢＡＮＫ０〜ＢＡＮＫ７内の指定されたロウアドレスがリフレッシュされる。リフレッシュカウンタ２１は、リフレッシュコマンドＲＦが活性化するたびに、リフレッシュアドレスをインクリメント（又はデクリメント）する。

また、リフレッシュアドレスＲＸ０〜ＲＸ１２のうち、上位３ビットであるＲＸ１０〜ＲＸ１２は、判定回路２５にも供給される。判定回路２５は、リフレッシュアドレスの上位３ビットＲＸ１０〜ＲＸ１２と、セグメントアドレスレジスタ２３より出力される指定信号ＳＥＬ０〜ＳＥＬ７とを受け、これらを比較する回路である。

図３は、判定回路２５の回路図である。

図３に示すように、判定回路２５は、リフレッシュアドレスＲＸ１０〜ＲＸ１２をデコードするデコーダ４１を有する。デコーダ４１は、リフレッシュアドレスＲＸ１０〜ＲＸ１２をデコードすることによって、８ビットのデコード信号ＲＸＤ０〜ＲＸＤ７を生成する。具体的には、リフレッシュアドレスＲＸ１０〜ＲＸ１２の値に基づき、デコード信号ＲＸＤ０〜ＲＸＤ７の１ビットをハイレベル、残りの７ビットをローレベルとする。

判定回路２５には、セグメントアドレスレジスタ２３より供給される８ビットの指定信号ＳＥＬ０〜ＳＥＬ７が供給される。指定信号ＳＥＬ０〜ＳＥＬ７は、セグメントアドレスレジスタ２３に記憶されたセグメントに基づいて各ビットがハイレベル又はローレベルとなる信号である。具体的には、リフレッシュ動作が指定されているセグメントについては対応する指定信号がローレベルとされ、リフレッシュ動作が指定されていないセグメントについては対応する指定信号がハイレベルとされる。

したがって、全てのセグメントに対してリフレッシュ動作を許可する場合には（第１の動作モード）、指定信号ＳＥＬ０〜ＳＥＬ７は全てローレベルとされる。この場合、リフレッシュアドレスにより指定されるメモリセルのうち、メモリバンク内の全てのセグメントに属するメモリセルがリフレッシュされることになる。これに対し、指定されたセグメントのメモリセルをリフレッシュし、指定されていないセグメントのメモリセルをリフレッシュしない場合には（第２の動作モード）、指定信号ＳＥＬ０〜ＳＥＬ７の少なくとも一つがハイレベルとされる。

図３に示すように、指定信号ＳＥＬ０〜ＳＥＬ７及びデコード信号ＲＸＤ０〜ＲＸＤ７は、それぞれ対応するＮＡＮＤ回路５０〜５７に供給される。さらに、ＮＡＮＤ回路５０〜５７の出力は８入力のＡＮＤ回路４２に入力され、その論理積が判定信号Ｓとして出力される。かかる構成により、ハイレベル（リフレッシュ非指定）となっている指定信号ＳＥＬ０〜ＳＥＬ７に対応したデコード信号ＲＸＤ０〜ＲＸＤ７がアクティブとなった場合に限り、判定信号Ｓはローレベルとなる。その他のケースでは判定信号Ｓはハイレベルに固定される。

判定信号Ｓは、図１に示すリフレッシュ制御回路２２に供給される。リフレッシュ制御回路２２は、リフレッシュ動作を制御する回路であり、判定信号Ｓがローレベルである場合にはリフレッシュ動作を禁止する。

図４は、リフレッシュ制御回路２２の回路図である。

図４に示すように、リフレッシュ制御回路２２は、リフレッシュ状態信号ＳＴを生成するＳＲラッチ回路６１と、リフレッシュ状態信号ＳＴに基づいてワンショット信号ＳＴＯを生成するワンショット信号生成回路６２とを備えている。

ＳＲラッチ回路６１は、リフレッシュコマンドＲＦと判定信号Ｓを受けるＮＡＮＤ回路６３の出力によってセットされ、リフレッシュ完了信号ＥＮＤによってリセットされるラッチ回路である。したがって、ＳＲラッチ回路６１は、リフレッシュコマンドＲＦ及び判定信号Ｓの両方がハイレベルになるとセットされる。これに対し、リフレッシュコマンドＲＦがハイレベルとなっても、判定信号Ｓがローレベルである場合にはセットされない。すなわち、ＮＡＮＤ回路６３は、判定回路２５によって一致が検出された場合に、ＳＲラッチ回路６１のセットを禁止するゲート回路を構成する。言い換えれば、セグメントアドレスレジスタ２３に保持されたアドレスを第１のアドレス情報とし、リフレッシュアドレスを第２のアドレス情報とした場合、第２のアドレス情報が第１のアドレス情報に含まれると判定回路２５が判定した場合、ＳＲラッチ回路６１のセットが禁止される。

また、リフレッシュ完了信号ＥＮＤは、リフレッシュ動作が終了したタイミングを表す信号であり、リフレッシュ状態信号ＳＴの活性化（ローからハイ）から所定の遅延時間を持って活性化（ハイからロー）する。

ワンショット信号生成回路６２は、リフレッシュ状態信号ＳＴの活性化に応答してワンショット信号ＳＴＯを生成する回路であり、生成されたワンショット信号ＳＴＯは、ＮＡＮＤ回路７０〜７７に共通に供給される。ＮＡＮＤ回路７０〜７７には、それぞれ対応するバンクイネーブル信号ＢＥ０〜ＢＥ７が供給されており、それぞれの出力はバンクリフレッシュ信号ＢＲ０〜ＢＲ７として出力される。

バンクイネーブル信号ＢＥ０〜ＢＥ７は、バンクアドレスレジスタ２４に記憶されたメモリバンクに基づいて各ビットがハイレベル又はローレベルとなる信号である。具体的には、リフレッシュ動作が指定されているメモリバンクについては対応するイネーブル信号がハイレベルとされ、リフレッシュ動作が指定されていないメモリバンクについては対応するイネーブル信号がローレベルとされる。したがって、ワンショット信号ＳＴＯがローレベルに固定されている場合、バンクイネーブル信号ＢＥ０〜ＢＥ７はＮＡＮＤ回路７０〜７７によって遮断され、バンクリフレッシュ信号ＢＲ０〜ＢＲ７はハイレベル（非活性）に保たれる。

図５は、リフレッシュ制御回路２２の動作を示すタイミング図である。

図５に示す例では、セグメントアドレスレジスタ２３に記憶されたセグメントがＳＥＧ１であり（ＲＸ１０〜ＲＸ１２＝「００１」）、且つ、バンクイネーブル信号ＢＥ０がハイレベル、バンクイネーブル信号ＢＥ１がローレベルである場合を示している。つまり、セグメントＳＥＧ１へのリフレッシュ動作と、メモリバンクＢＡＮＫ１へのリフレッシュ動作が禁止されている状態である。説明を簡単とするため、メモリバンクＢＡＮＫ０，ＢＡＮＫ１内のセグメントＳＥＧ０〜ＳＥＧ２にのみ着目する。

図５に示すように、リフレッシュコマンドＲＦが活性化するたびにリフレッシュアドレスがインクリメントされ、その上位３ビットであるＲＸ１０〜ＲＸ１２が変化する。図５に示す例では、ＲＸ１０〜ＲＸ１２が「０００」、「００１」、「０１０」・・・と変化しているが、ＲＸ１０〜ＲＸ１２が「０００」、「０１０」である場合には、判定信号Ｓはハイレベル（一致検出せず）であることから、図４に示したＳＲラッチ回路６１がリフレッシュコマンドＲＦによってセットされ、リフレッシュ状態信号ＳＴが活性化する。これに応答して、ワンショット信号ＳＴＯも活性化されるため、バンクリフレッシュ信号ＢＲ０が活性化される。これは、対応するバンクイネーブル信号ＢＥ０がハイレベルであるからである。これに対し、バンクリフレッシュ信号ＢＲ１については、対応するバンクイネーブル信号ＢＥ１がローレベルであることから活性化しない。

これにより、メモリバンクＢＡＮＫ０については、ＲＸ１０〜ＲＸ１２＝「０００」、「０１０」で特定されるセグメントＳＥＧ０，ＳＥＧ２に対してリフレッシュ動作が行われる。そして、リフレッシュ動作が完了すると、リフレッシュ完了信号ＥＮＤが活性化し、ＳＲラッチ回路６１がリセットされる。

一方、ＲＸ１０〜ＲＸ１２が「００１」である場合には、判定回路２５による一致検出により、判定信号Ｓがローレベルとなる。これにより、リフレッシュ状態信号ＳＴは活性化せず、ローレベルに固定されることから、ワンショット信号ＳＴＯも活性化しない。その結果、バンクイネーブル信号ＢＥ０〜ＢＥ７のレベルにかかわらず、バンクリフレッシュ信号ＢＲ０〜ＢＲ７は全て非活性状態に固定される。

これにより、全てのメモリバンクＢＡＮＫ０〜ＢＡＮＫ７において、ＲＸ１０〜ＲＸ１２＝「００１」で特定されるセグメントＳＥＧ１に対するリフレッシュ動作が禁止されることになる。

このように、本実施形態による半導体記憶装置では、リフレッシュを行うメモリバンクを指定するバンクアドレスレジスタ２４と、リフレッシュを行うセグメントを指定するセグメントアドレスレジスタ２３とを備え、これらレジスタに設定された値に基づいて選択的なリフレッシュを行っている。これにより、バンクアドレスレジスタ２４によって指定されたメモリバンク内のメモリセルであって、セグメントアドレスレジスタ２３によって指定されたセグメントに属するメモリセルだけが選択的にリフレッシュされることになる。換言すれば、バンクアドレスレジスタ２４及びセグメントアドレスレジスタ２３の少なくとも一方で指定されていないメモリバンク又はセグメントへのリフレッシュが禁止される。これにより、従来に比べてリフレッシュの有無をより細かく指定できることから、リフレッシュ動作時の消費電力を低減することが可能となる。

図６は、他の例によるリフレッシュ制御回路２２ａを示す回路図である。

図６に示すリフレッシュ制御回路２２ａは、図４に示したリフレッシュ制御回路２２に加え、バンクイネーブル信号ＢＥ０〜ＢＥ７を受けるＯＲ回路６４と、ＯＲ回路６４の出力と判定信号Ｓを受けるＡＮＤ回路６５とが追加されている。ＡＮＤ回路６５の出力は、ＮＡＮＤ回路６３に入力される。

かかる構成により、バンクイネーブル信号ＢＥ０〜ＢＥ７が全てローレベルである場合、つまり、リフレッシュ対象となるメモリバンクが指定されていない場合、判定回路２５による判定結果にかかわらず、ＳＲラッチ回路６１がセットされなくなる。これにより、リフレッシュ状態信号ＳＴも活性化しないことから、ワンショット信号生成回路６２にて生じる消費電力や、リフレッシュ状態信号ＳＴを用いる他の回路（図示せず）の消費電力が低減される。これにより、消費電力をよりいっそう低減することが可能となる。

図７は、さらに他の例によるリフレッシュ制御回路２２ｂを示す回路図である。

図７に示すリフレッシュ制御回路２２ｂは、図４に示したリフレッシュ制御回路２２とは異なり、それぞれバンクイネーブル信号ＢＥ０〜ＢＥ７と判定信号Ｓを受けるＡＮＤ回路８０〜８７と、それぞれＡＮＤ回路８０〜８７の出力とリフレッシュコマンドＲＦを受けるＮＡＮＤ回路９０〜９７とを備える。ＮＡＮＤ回路９０〜９７の出力は、それぞれバンクリフレッシュ信号ＢＲ０〜ＢＲ７として用いられる。

さらに、リフレッシュ制御回路２２ｂは、バンクリフレッシュ信号ＢＲ０〜ＢＲ７を受ける８入力のＡＮＤ回路６６を備え、ＳＲラッチ回路６１はＡＮＤ回路６６の出力によってセットされる。

かかる構成により、図６に示したリフレッシュ制御回路２２ａと同様、バンクイネーブル信号ＢＥ０〜ＢＥ７が全てローレベルである場合、つまり、リフレッシュ対象となるメモリバンクが指定されていない場合、判定回路２５による判定結果にかかわらず、ＳＲラッチ回路６１がセットされなくなる。これにより、リフレッシュ状態信号ＳＴも活性化しないことから、上述の通り、消費電力をよりいっそう低減することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、リフレッシュが禁止されたセグメントは全てのバンクについてリフレッシュ動作が行われないが、バンクごとにリフレッシュ動作を行うセグメントの指定を行うことも可能である。この場合、図１に示すセグメントアドレスレジスタ２３をバンクごとに設ければよい。

また、セグメントによるメモリバンクの分割は、上記実施形態のように８分割である必要はない。したがって、メモリバンク内のロウアドレスの最上位ビットのみを利用して２分割しても構わない。

１１ コマンドデコーダ
１２ アドレスバッファ
２１ リフレッシュカウンタ
２２，２２ａ，２２ｂ リフレッシュ制御回路
２３ セグメントアドレスレジスタ
２４ バンクアドレスレジスタ
２５ 判定回路
３１ アクセス制御回路
３２ データ入出力回路
４１ デコーダ
６１ ＳＲラッチ回路
６２ ワンショット信号生成回路

Claims (6)

1. それぞれ複数のメモリセルからなる複数のセグメントに分割された少なくとも一つのメモリバンクと、
   リフレッシュアドレスを生成するリフレッシュカウンタと、を備える半導体記憶装置であって、
   前記リフレッシュアドレスにより指定されるメモリセルのうち、前記メモリバンク内の全てのセグメントに属するメモリセルをリフレッシュする第１の動作モードと、
   前記リフレッシュアドレスにより指定されるメモリセルのうち、前記メモリバンク内の指定されたセグメントのメモリセルをリフレッシュし、指定されていないセグメントのメモリセルをリフレッシュしない第２の動作モードと、を有し、
   リフレッシュ動作開始時にセットされ、リフレッシュ動作完了時にリセットされることによりリフレッシュ状態信号を生成するラッチ回路と、前記第２のモードにおいて前記指定されていないセグメントを前記リフレッシュアドレスが示している場合、前記ラッチ回路のセットを禁止するゲート回路とを含むリフレッシュ制御回路をさらに備えることを特徴とする半導体記憶装置。
2. 前記第２の動作モードにおいてリフレッシュを行わないセグメントを記憶するセグメントアドレスレジスタと、
   前記セグメントアドレスレジスタに記憶されたアドレスと前記リフレッシュアドレスとを比較する判定回路と、をさらに備え、
   前記第２の動作モードにおいては、前記判定回路によって一致が検出されたアドレスに対応するセグメントに対してリフレッシュを行わないことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記セグメントアドレスレジスタに記憶されたアドレスは、前記メモリバンク内のロウアドレスの一部であることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記セグメントアドレスレジスタに記憶されたアドレスは、前記メモリバンク内のロウアドレスの最上位ビットを含んでいることを特徴とする請求項３に記載の半導体記憶装置。
5. 前記メモリバンクを複数備え、
   前記複数のメモリバンクのうち、リフレッシュ対象となるメモリバンクを指定するバンクアドレスレジスタをさらに備え、
   前記リフレッシュ制御回路は、リフレッシュ対象となるメモリバンクが指定されていない場合、前記判定回路による判定結果にかかわらず、リフレッシュ動作を行わないことを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
6. 前記リフレッシュ制御回路は、リフレッシュ対象となるメモリバンクが指定されていない場合、前記判定回路による判定結果にかかわらず、前記ラッチ回路のセットを禁止することを特徴とする請求項５に記載の半導体記憶装置。

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