KR20160035897A - 반도체 메모리 장치 및 그를 포함하는 시스템 - Google Patents

반도체 메모리 장치 및 그를 포함하는 시스템 Download PDF

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Abstract

리프레쉬 동작을 수행하는 반도체 메모리 장치에 관한 것으로, 예정된 시간 이상 활성화되는 액티브 구간을 가지는 액티브 커맨드 신호를 입력받아 상기 액티브 커맨드 신호의 활성화 횟수를 초과하여 활성화되는 내부 액티브 커맨드 신호를 생성하기 위한 커맨드 생성부, 상기 내부 액티브 커맨드 신호에 응답하여 어드레스 신호를 저장하기 위한 어드레스 저장부, 및 상기 어드레스 저장부에 저장된 어드레스 신호에 대응하는 워드 라인에 대한 리프레쉬 동작을 수행하기 위한 리프레쉬 구동부를 구비하는 반도체 메모리 장치가 제공된다.

Description

반도체 메모리 장치 및 그를 포함하는 시스템{SEMICONDUCTOR MEMORY DEVICE AND SYSTEM INCLUDING THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 리프레쉬 동작을 수행하는 반도체 메모리 장치에 관한 것이다.
일반적으로, DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 데이터를 저장하기 위한 다수의 메모리 뱅크를 구비하고 있으며, 다수의 메모리 뱅크 각각은 수천만 개 이상의 메모리 셀을 구비하고 있다. 여기서, 메모리 셀 각각은 셀 커패시터와 셀 트랜지스터로 구성되며, 반도체 메모리 장치는 이 셀 커패시터에 전하를 충전하거나 방전하는 동작을 통해 데이터를 저장한다. 셀 커패시터에 저장된 전하량은 별다른 제어가 없다면 이상적으로 항상 일정해야만 한다. 하지만, 실질적으로는 주변 회로와의 전압 차이로 인하여 셀 커패시터에 저장된 전하량이 변하게 된다. 즉, 셀 커패시터가 충전된 상태에서 전하가 유출되거나 셀 커패시터가 방전된 상태에서 전하가 유입될 수 있다. 이와 같이 셀 커패시터의 전하량이 변화된다는 것은 셀 커패시터에 저장된 데이터가 변화된다는 것을 의미하며, 이는 곧 저장된 데이터가 유실될 수 있음을 의미한다. 반도체 메모리 장치는 이와 같이 데이터가 유실되는 현상을 방지하기 위하여 리프레쉬 동작(refresh operation)을 수행한다. 리프레쉬 동작은 이미 공지된 기술로 자세한 설명은 생략하기로 한다.
한편, 공정 기술이 나날이 발달함에 따라 반도체 메모리 장치의 집적도는 점점 증가하고 있으며, 반도체 메모리 장치의 집적도 증가는 메모리 뱅크가 소형화되는데 있어서 중추적인 역할을 하였다. 하지만, 메모리 뱅크가 소형화되면서 기존에 문제시되지 않았던 새로운 문제점들이 야기되고 있다. 보다 자세히 말하면, 메모리 뱅크가 소형화된다는 것은 메모리 셀 간의 간격이 줄어듦을 의미하며, 이는 어떤 메모리 셀이 동작하는데 있어서 인접한 다른 메모리 셀에 원치 않는 영향을 줄 가능성이 높다는 것을 의미한다. 그리고, 이렇게 높아진 가능성은 문제점을 동반한다.
도 1 은 기준의 문제점을 설명하기 위한 도면으로써, 반도체 메모리 장치에 구비되는 메모리 뱅크 내의 일부를 개시하였다. 참고로, 메모리 뱅크는 다수의 메모리 셀을 구비하고 있으며, 다수의 메모리 셀 각각은 셀 트랜지스터와 셀 커패시터를 구비한다. 그리고, 메모리 셀 각각은 워드 라인과 비트 라인으로 연결되어 있다. 이하, 설명의 편의를 위하여 서로 인접한 3 개의 워드 라인을 대표로 설명하기로 한다.
도 1 을 참조하면, 메모리 뱅크는 3 개의 워드 라인인 제1 내지 제3 워드 라인(WL_K-1, WL_K, WL_K+1)을 구비하고 있으며, 각각의 워드 라인은 제1 내지 제3 메모리 셀(MC_K-1, MC_K, MC_K+1) 각각에 연결되어 있다.
이하, 간단한 회로 동작을 살펴보기로 한다. 설명의 편의를 위하여 액티브 동작시 제2 워드 라인(WL_K)이 활성화된다고 가정하기로 한다.
우선, 제2 워드 라인(WL_K)이 활성화되면 제2 메모리 셀(MC_K)에 저장된 데이터는 정 비트 라인(BL)으로 전달되고, 정 비트 라인(BL)에 전달된 데이터는 도면에는 개시되지 않았지만 비트 라인 감지 증폭 회로로 전달된다. 이때 비트 라인 감지 증폭 회로는 정 비트 라인(BL)과 부 비트 라인(/BL)의 전압 레벨을 비교하여 증폭하는 역할을 수행하며, 그 증폭 결과 정/부 비트 라인(BL, /BL) 각각은 제2 메모리 셀(MC_K)에 저장된 데이터에 따라 풀 업/다운 전원으로 증폭된다.
한편, 제2 메모리 셀(MC_K)의 셀 트랜지스터와 제3 메모리 셀(MC_K+1)의 셀 트랜지스터는 서로 동일한 웰(well) 연결되어 있다. 따라서, 제2 워드 라인(WL_K)이 활성화되는 경우 제3 워드 라인(WL_K+1)에 연결된 제3 메모리 셀(MC_K+1)의 셀 트랜지스터의 문턱 전압은 작아지게 된다. 이어서, 제3 메모리 셀(MC_K+1)의 셀 트랜지스터의 문턱 전압이 작아지게 되면 제3 메모리 셀(MC_K+1)의 셀 커패시터와 비트 라인(BL) 사이에 누설 전류(leakage current)가 발생하게 된다. 그래서, 만약 제2 워드 라인(WL_K)이 계속적으로 활성화되어 있다면 제3 메모리 셀(MC_K+1)의 셀 커패시터에 저장된 전하량은 점점 방전되고, 결국 제3 메모리 셀(MC_K+1)에 저장된 데이터는 유실될 수 밖에 없다. 만약, 제2 메모리 셀(MC_K)이 제1 메모리 셀(MC_K-1)과 동일한 웰로 연결되어 있는 경우 제1 메모리 셀(MC_K-1)에 누설 전류가 발생하게 된다. 참고로, 메모리 셀의 배치는 설계에 따라 달라질 수 있으며 웰의 배치 역시 설계에 따라 달라질 수 있다.
다른 한편, 위와 같은 구성을 가지는 반도체 메모리 장치의 경우 제1 내지 제3 워드 라인(WL_K-1, WL_K, WL_K+1)을 예정된 주기로 순차적으로 활성화시켜 줌으로써 리프레쉬 동작을 수행한다. 이와 같은 리프레쉬 동작을 고려할 때, 제3 메모리 셀(MC_K+1)의 발생하는 누설 전류에 따른 문제점은 리프레쉬 동작 주기를 제어하는 것만으로도 해결이 가능하다. 다시 말하면, 누설 전류에 의해 데이터가 유실되지 않을 정도로 리프레쉬 동작 주기를 전체적으로 짧게 조절하기만 하면 된다. 하지만, 특정 워드 라인인 제3 워드 라인(WL_K+1)에 대응하는 제3 메모리 셀(MC_K+1)에 발생하는 누설 전류 때문에 이외의 워드 라인인 제1 워드 라인(WL_K-1), 제2 워드 라인(WL_K)의 리프레쉬 동작까지도 짧게 조절하는 것은 회로 동작 측면이나 전력 소모 측면에서 매우 비효율적이다. 결국, 특정 워드 라인에 대한 리프레쉬 동작을 위하여 이외의 워드 라인의 리프레쉬 동작 주기를 마냥 짧게 조절하는 것은 가당찮다.
다수의 워드 라인 중 특정 워드 라인에 대한 리프레쉬 동작을 수행하는 반도체 메모리 장치를 제공하고자 한다.
본 발명의 실시예에 따른 반도체 메모리 장치는, 예정된 시간 이상 활성화되는 액티브 구간을 가지는 액티브 커맨드 신호를 입력받아 상기 액티브 커맨드 신호의 활성화 횟수를 초과하여 활성화되는 내부 액티브 커맨드 신호를 생성하기 위한 커맨드 생성부; 상기 내부 액티브 커맨드 신호에 응답하여 어드레스 신호를 저장하기 위한 어드레스 저장부; 및 상기 어드레스 저장부에 저장된 어드레스 신호에 대응하는 워드 라인에 대한 리프레쉬 동작을 수행하기 위한 리프레쉬 구동부를 구비할 수 있다.
바람직하게, 상기 커맨드 생성부는, 상기 액티브 커맨드 신호에 응답하여 상기 내부 액티브 신호를 활성화시키기 위한 노말 활성화부; 및 상기 예정된 시간에 응답하여 상기 내부 액티브 신호를 활성화시키기 위한 가상 활성화부를 구비하는 것을 특징으로 할 수 있다.
바람직하게, 임의의 구간에서 상기 어드레스 신호의 저장 동작에 대한 활성화 여부를 제어하기 위한 활성화 제어부를 더 구비할 수 있다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는, 액티브 커맨드 신호를 입력받아 액티브 타입에 대응하는 내부 액티브 커맨드 신호로 변형하기 위한 커맨드 변형부; 상기 내부 액티브 커맨드 신호에 응답하여 어드레스 신호를 저장하기 위한 어드레스 저장부; 상기 액티브 타입에 대응하는 내부 액티브 커맨드 신호 각각을 카운팅하기 위한 카운팅부; 및 상기 상기 어드레스 저장부에 저장된 상기 어드레스 신호 중 상기 카운팅부의 출력 신호에 대응하는 어드레스 신호를 입력받아 그에 대응하는 워드 라인에 대한 리프레쉬 동작을 수행하기 위한 리프레쉬 구동부를 구비할 수 있다.
바람직하게, 상기 액티브 타입은 상기 액티브 커맨드 신호의 액티브 구간과 예정된 구간에서의 활성화 횟수에 따라 구분되는 것을 특징으로 할 수 있다.
바람직하게, 상기 액티브 타입은 제1 및 제2 액티브 타입으로 구분되며, 상기 제1 액티브 타입을 가지는 액티브 커맨드 신호를 입력받아 제1 내부 액티브 커맨드 신호를 생성하는 제1 커맨드 생성부; 및 상기 제2 액티브 타입을 가지는 액티브 커맨드 신호를 입력받아 제2 내부 액티브 커맨드 신호를 생성하는 제2 커맨드 생성부를 구비하는 것을 특징으로 할 수 있다.
바람직하게, 상기 제1 액티브 타입은 예정된 시간 이상 활성화되는 액티브 구간을 가지는 액티브 커맨드 신호를 포함하고, 상기 제1 내부 액티브 커맨드 신호의 활성화 횟수는 상기 제1 액티브 타입의 액티브 커맨드 신호의 활성화 횟수를 초과하는 것을 특징으로 할 수 있다.
바람직하게, 상기 제2 액티브 타입은 예정된 시간 내에서 다수번 활성화되는 액티브 커맨드 신호를 포함하고, 상기 제2 내부 액티브 커맨드 신호의 활성화 횟수는 상기 제2 액티브 타입의 액티브 커맨드 신호의 활성화 횟수에 대응하는 것을 특징으로 할 수 있다.
바람직하게, 상기 어드레스 저장부는, 상기 제1 내부 액티브 커맨드 신호에 응답하여 상기 어드레스 신호를 저장하기 위한 제1 어드레스 저장부; 및 상기 제2 내부 액티브 커맨드 신호에 응답하여 상기 어드레스 신호를 저장하기 위한 제2 어드레스 저장부를 구비하는 것을 특징으로 할 수 있다.
바람직하게, 상기 카운팅부는, 상기 제1 내부 액티브 커맨드 신호의 활성화 횟수를 카운팅하기 위한 제1 카운팅부; 및 상기 제2 내부 액티브 커맨드 신호의 활성화 횟수를 카운팅하기 위한 제2 카운팅부를 구비하는 것을 특징으로 할 수 있다.
바람직하게, 상기 제1 및 제2 카운팅부의 카운팅 값을 비교하기 위한 비교부를 더 구비할 수 있다.
바람직하게, 상기 어드레스 저장부는 상기 비교부의 출력 신호에 응답하여 상기 제1 및 제2 내부 액티브 커맨드 신호 중 해당하는 내부 액티브 커맨드 신호에 의하여 저장된 어드레스 신호를 상기 리프레쉬 구동부에 제공하는 것을 특징으로 할 수 있다.
바람직하게, 임의의 구간에서 상기 어드레스 신호의 저장 동작에 대한 활성화 여부를 제어하기 위한 활성화 제어부를 더 구비할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템은, 자신이 처리하는 데이터에 대응하는 액세스 타입 정보를 제공하기 위한 컨트롤러; 및 상기 컨트롤러의 제어에 따라 상기 데이터에 대한 읽기/쓰기 동작을 수행하며, 상기 액세스 타입 정보에 따라 리프레쉬 대상 어드레스를 저장하기 위한 내부 제어 신호를 변형하고 리프레쉬 동작시 상기 리프레쉬 대상 어드레스에 대응하는 워드 라인의 리프레쉬 동작을 수행하기 위한 반도체 메모리 장치를 구비할 수 있다.
바람직하게, 상기 액세스 타입 정보는 상기 데이터 중 액세스 시간이 예정된 시간 이상되어야 하는 데이터의 비중에 대응하는 것을 특징으로 할 수 있다.
바람직하게, 상기 내부 제어 신호는 상기 컨트롤러에서 제공되는 액티브 커맨드 신호를 변형하여 생성하는 것을 특징으로 할 수 있다.
바람직하게, 상기 반도체 메모리 장치는, 상기 액티브 커맨드 신호를 입력받아 액티브 타입에 대응하는 내부 액티브 커맨드 신호로 변형하기 위한 커맨드 변형부; 상기 내부 액티브 커맨드 신호에 응답하여 어드레스 신호를 저장하기 위한 어드레스 저장부; 상기 액티브 타입 각각에 대응하는 내부 액티브 커맨드 신호를 카운팅하기 위한 카운팅부; 및 상기 상기 어드레스 저장부에 저장된 상기 어드레스 신호 중 상기 카운팅부의 출력 신호에 대응하는 어드레스 신호를 입력받아 그에 대응하는 워드 라인에 대한 리프레쉬 동작을 수행하기 위한 리프레쉬 구동부를 구비하는 것을 특징으로 할 수 있다.
바람직하게, 상기 커맨드 변형부는 상기 액세스 타입 정보에 따라 상기 내부 액티브 커맨드 신호의 활성화 빈도수를 제어하는 것을 특징으로 할 수 있다.
바람직하게, 상기 카운팅부는 상기 액세스 타입 정보에 따라 카운팅 단위를 제어하는 것을 특징으로 할 수 있다.
바람직하게, 상기 액티브 타입은 상기 액티브 커맨드 신호의 액티브 구간과 예정된 구간에서의 활성화 횟수에 따라 구분되는 것을 특징으로 할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 누설 전류 및 커플링 현상에 의한 문제점을 제거하기 위하여 특정 워드 라인에 대한 리프레쉬 동작을 제어하는 것이 가능하다.
안정적인 리프레쉬 동작을 통해 메모리 셀에 저장된 데이터를 오랫 동안 유지함으로써, 반도체 메모리 장치의 데이터 신뢰성을 높여주는 효과를 얻을 수 있다.
도 1 은 기준의 문제점을 설명하기 위한 도면이다.
도 2 는 본 발명의 실시예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 3 은 도 2 의 내부 커맨드 생성부(210)를 설명하기 위한 블록도이다.
도 4 는 도 3 의 내부 커맨드 생성부(210)의 회로 동작을 설명하기 위한 동작 타이밍도이다.
도 5 는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 6 은 도 5 의 활성화 제어부(540)의 실시예를 설명하기 위한 블록도이다.
도 7 은 도 6 의 활성화 제어부(540)의 회로 동작을 설명하기 위한 동작 타이밍도이다.
도 8 은 도 5 의 활성화 제어부(540)의 다른 실시예를 설명하기 위한 블록도이다.
도 9 는 도 5 의 활성화 제어부(540)의 또 다른 실시예를 설명하기 위한 블록도이다.
도 10 은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 11 은 도 10 의 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다.
도 12 는 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 설명하기 위한 블록도이다.
도 13 은 도 12 의 반도체 메모리 장치(1220)의 일부 구성을 설명하기 위한 블록도이다.
도 14 는 도 12 의 반도체 메모리 시스템의 회로 동작을 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 실시예에 따른 반도체 메모리 장치의 일부 구성을 설명하기 위한 블록도이다.
도 2 를 참조하면, 반도체 메모리 장치는 내부 커맨드 생성부(210)와, 어드레스 저장부(220), 및 리프레쉬 구동부(230)를 구비한다.
내부 커맨드 생성부(210)는 액티브 커맨드 신호(ACT)를 입력받아 내부 액티브 커맨드 신호(INN_ACT)를 생성한다. 여기서, 액티브 커맨드 신호(ACT)는 반도체 메모리 장치의 노말 동작시 워드 라인을 활성화시키기 위한 커맨드 신호로써, 액티브 커맨드 신호(ACT)가 활성화되면 이 액티브 커맨드 신호(ACT)와 함께 입력되는 어드레스 신호(ADD)에 대응하는 워드 라인이 활성화된다. 이하, 설명의 편의를 위하여 이 워드 라인의 활성화 구간을 '액티브 구간'이라 정의하기로 한다. 이어서, 내부 액티브 커맨드 신호(INN_ACT)는 액티브 커맨드 신호(ACT)에 응답하여 활성화되는 신호이다. 이후 다시 설명하겠지만, 본 발명의 실시예에 따른 내부 액티브 커맨드 신호(INN_ACT)는 액티브 구간이 예정된 시간 이상 활성화되는 경우 액티브 커맨드 신호(ACT)가 가상으로 활성화되는 것과 같은 동작 파형을 가진다. 그래서, 이 경우 내부 액티브 커맨드 신호(INN_ACT)의 활성화 횟수는 액티브 커맨드 신호(ACT)의 활성화 횟수를 초과한다.
어드레스 저장부(220)는 내부 액티브 커맨드 신호(INN_ACT)에 응답하여 어드레스 신호(ADD)를 저장하고, 이를 타겟 어드레스 신호(TT_ADD)로 출력한다. 여기서, 타겟 어드레스 신호(TT_ADD)는 리프레쉬 동작시 활성화 대상이 되는 워드 라인에 대한 어드레스 정보가 될 수 있다.
우선, 설명의 편의를 위하여 타겟 어드레스 신호(TT_ADD)에 대하여 조금 더 자세히 살펴보기로 한다. 타겟 어드레스 신호(TT_ADD)에 대한 설명은 도 1 을 참조하기로 한다. 예컨대, 액티브 동작으로 인하여 제2 워드 라인(WL_K)이 활성화된다면, 위에서 설명한 바와 같이 제3 워드 라인(WL_K+1)에 대응하는 제3 메모리 셀(MC_K+1)에 누설 전류가 발생한다. 본 발명의 실시예에 따른 반도체 메모리 장치는 리프레쉬 동작시 제2 워드 라인(WL_K)과 인접한 제3 워드 라인(WL_K+1)에 대한 활성화 동작을 제어하고자 한다. 이때, 필요한 것이 리프레쉬 동작의 대상이 되는 워드 라인에 대한 어드레스 정보이고, 바로 타겟 어드레스 신호(TT_ADD)가 이에 대응하는 정보를 가질 수 있다. 다시 말하면, 타겟 어드레스 신호(TT_ADD)는 리프레쉬 동작의 직접적인 대상이 되는 제3 워드 라인(WL_K+1)에 대응하는 어드레스 정보도 될 수 있으며, 제3 워드 라인(WL_K+1)과 인접하게 배치되어 제3 워드 라인(WL_K+1)을 참조할 수 있는 예컨대, 제2 워드 라인(WL_K)에 대응하는 어드레스 정보도 될 수 있다. 참고로, 제2 워드 라인(WL_K)에 연결되어 있는 메모리 셀은 설계에 따라 제1 워드 라인(WL_K-1)에 대응하는 메모리 셀 또는/및 제3 워드 라인(WL_K+)에 대응하는 메모리 셀과 동일한 웰로 연결되어 있을 수 있으며, 이때 타겟 어드레스 신호(TT_ADD)는 제1 워드 라인(WL_K-1) 또는/및 제3 워드 라인(WL_K+)에 대응하는 어드레스 정보가 될 것이다.
한편, 리프레쉬 구동부(230)는 리프레쉬 커맨드 신호(REF)에 응답하여 다수의 워드 라인(WL) 중 타겟 어드레스 신호(TT_ADD)에 대응하는 워드 라인에 대한 리프레쉬 동작을 수행한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 예정된 시간 이상 활성화되는 액티브 구간을 가지는 액티브 커맨드 신호(ACT)가 입력되는 경우 내부 액티브 커맨드 신호(INN_ACT)를 가상으로 활성화시켜 타겟 어드레스 신호(TT_ADD)를 저장하고, 이렇게 저장된 타겟 어드레스 신호(TT_ADD)를 이용하여 해당하는 워드 라인에 대한 리프레쉬 동작이 가능하다.
도 3 은 도 2 의 내부 커맨드 생성부(210)를 설명하기 위한 블록도이다.
도 3 을 참조하면, 내부 커맨드 생성부(210)는 노말 활성화부(310)와, 가상 활성화부(320)를 구비한다.
노말 활성화부(310)는 액티브 커맨드 신호(ACT)에 응답하여 내부 액티브 커맨드 신호(INN_ACT)를 활성화시킨다. 여기서, 액티브 커맨드 신호(ACT)의 활성화 시점과 내부 액티브 커맨드 신호(INN_ACT)의 활성화 시점은 서로 대응되며, 이는 액티브 커맨드 신호(ACT)의 활성화 횟수와 내부 액티브 커맨드 신호(INN_ACT)의 활성화 횟수가 서로 대응한다는 것을 의미한다.
가상 활성화부(320)는 액티브 커맨드 신호(ACT)가 활성화된 이후 예정된 시간에 응답하여 내부 액티브 커맨드 신호(INN_ACT)를 활성화시킨다. 가상 활성화부(320)는 구성에 따라 다양하게 설계될 수 있으며, 여기서는 액티브 커맨드 신호(ACT)를 입력받아 내부 액티브 커맨드 신호(INN_ACT)를 활성화시키는 것을 일례로 하였다. 이 경우 예컨대, 오실레이터를 사용하는 것이 가능하다. 다시 말하면, 액티브 커맨드 신호(ACT)가 활성화되고 다음 액티브 커맨드 신호(ACT)가 활성화되기 이전에 오실레이터가 예정된 시간 이상 카운팅하는 경우 내부 액티브 커맨드 신호(INN_ACT)를 활성화하도록 설계하는 것이 가능하다. 한편, 도 3 의 실시예에서는 가상 활성화부(320)가 액티브 커맨드 신호(ACT)를 입력받는 것을 일례로 하였지만, 액티브 커맨드 신호(ACT)와 함께 입력되는 어드레스 신호(ADD)를 이용하여 설계하는 것도 가능하다.
도 4 는 도 3 의 내부 커맨드 생성부(210)의 회로 동작을 설명하기 위한 동작 타이밍도로써, 액티브 커맨드 신호(ACT)와 어드레스 신호(ADD)와 내부 액티브 커맨드 신호(INN_ACT)가 도시되어 있다.
이하, 설명의 편의를 위하여, 액티브 커맨드 신호(ACT)가 입력되는 형태를 두가지 타입으로 나누어 설명하기로 한다. 첫 번째 입력 타입은 액티브 커맨드 신호(ACT)가 입력되고 예정된 시간 이전에 다음 액티브 커맨드 신호(ACT)가 입력되는 경우이고, 두 번째 입력 타입은 액티브 커맨드 신호(ACT)가 입력되고 예정된 시간 이후 다음 액티브 커맨드 신호(ACT)가 입력되는 경우이다. 참고로, 첫 번째 입력 타입은 액티브 커맨드 신호(ACT)가 입력될 때마다 내부 액티브 커맨드 신호(INN_ACT)가 활성화된다.
도 4 를 참조하면, ① 의 경우의 액티브 커맨드 신호(ACT)가 첫 번째 입력 타입을 가지는 경우이고, ② 의 경우의 액티브 커맨드 신호(ACT)가 두 번째 입력 타입을 가지는 경우이다.
도면에서 볼 수 있듯이, 내부 액티브 커맨드 신호(INN_ACT)는 ① 의 경우의 액티브 커맨드 신호(ACT)와 ② 의 경우의 액티브 커맨드 신호(ACT)에 응답하여 활성화되는데, 특히, ② 의 경우와 같이 액티브 커맨드 신호(ACT)가 입력되는 경우 내부 액티브 커맨드 신호(INN_ACT)는 액티브 커맨드 신호(ACT)가 활성화되는 시점에 한번 활성화되고, 이외 추가적으로 두번 더 활성화된다. 내부 액티브 커맨드 신호(INN_ACT) 입장에서는 액티브 커맨드 신호(ACT)가 가상적으로 활성화되는 것과 같은 동작을 수행한다. 결국, ② 의 경우와 같이 액티브 커맨드 신호(ACT)가 입력되는 경우 내부 액티브 커맨드 신호(INN_ACT)의 활성화 횟수는 액티브 구간에서 총 3 번이 된다.
본 발명의 실시예에 따른 반도체 메모리 장치는 ② 의 경우와 같이 액티브 커맨드 신호(ACT)가 입력되는 경우 내부 액티브 커맨드 신호(INN_ACT)의 활성화 횟수를 액티브 커맨드 신호(ACT)의 활성화 횟수보다 많도록 제어하는 것이 가능하고, 어드레스 신호(ADD)의 저장 동작 역시 제어하는 것이 가능하다.
도 5 는 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 5 를 참조하면, 반도체 메모리 장치는 내부 커맨드 생성부(510)와, 어드레스 저장부(520)와, 리프레쉬 구동부(530), 및 활성화 제어부(540)를 구비한다. 여기서, 내부 커맨드 생성부(510)와, 어드레스 저장부(520)와, 리프레쉬 구동부(530) 각각은 도 2 의 내부 커맨드 생성부(210)와, 어드레스 저장부(220)와, 리프레쉬 구동부(220) 각각에 대응하며, 때문에 각 구성에 대한 설명은 생략하기로 한다. 그리고, 도 5 의 실시예에서 추가된 활성화 제어부(540)에 대하여 알아보기로 한다.
활성화 제어부(540)는 임의의 구간에 어드레스 신호(ADD)의 저장 동작에 대한 활성화 여부를 제어하기 위한 것으로, 어드레스 저장부(520)의 활성화 시점을 제어하기 위한 활성화 신호(EN)를 생성한다. 이후 다시 설명하겠지만, 활성화 신호(EN)는 임의의 활성화 구간을 가진다. 따라서, 어드레스 저장부(520)는 활성화 신호(EN)에 따라 임의의 구간에 활성화되며, 이 활성화 구간에서 내부 액티브 커맨드 신호(INN_ACT)에 응답하여 어드레스 신호(ADD)를 저장한다. 위에서도 설명하였지만, 이렇게 저장된 어드레스 신호(ADD)는 타겟 어드레스 신호(TT_ADD)가 되며, 타겟 어드레스 신호(TT_ADD)를 이용하여 특정 워드 라인에 대한 리프레쉬 동작이 가능하다.
도 6 은 도 5 의 활성화 제어부(540)의 실시예를 설명하기 위한 블록도이다.
도 5 및 도 6 을 참조하면, 활성화 제어부(540)는 주기신호 생성부(610)와, 활성화 신호 생성부(620)를 구비할 수 있다.
주기신호 생성부(610)는 예정된 주기로 토글하는 발진 신호(OSC)를 생성한다. 여기서, 발진 신호(OSC)의 주기는 설계에 따라 다양하게 설정(예를 들면 수 ns에 수백 μs까지 다양하며, 그 이외의 범위도 가능함)될 수 있으며, 어드레스 저장부(520)가 활성화되어 어드레스 신호(ADD)를 저장할 수 있는 빈도는 발진 신호(OSC)의 주기에 따라 조절될 수 있다. 즉, 어드레스 저장부(520)가 어드레스 신호(ADD)를 저장하는 빈도는 발진 신호(OSC)의 주기가 짧아질수록 높아지고, 발진 신호(OSC)의 주기가 길어질수록 낮아질 수 있다. 주기신호 생성부(610)는 예컨대, 오실레이터(Oscillator)로 구성될 수 있다.
활성화 신호 생성부(620)는 커맨드 신호(CMD)와 발진 신호(OSC)에 응답하여 활성화 신호(EN)를 생성하기 위한 것으로, 제1 및 제2 신호 생성부(621, 622)를 구비한다. 여기서, 커맨드 신호(CMD)는 읽기 동작시 활성화되는 리드 커맨드 신호(RD)를 일례로 하기로 한다. 이어서, 제1 신호 생성부(521)는 리드 커맨드 신호(RD)에 응답하여 발진 신호(OSC)를 전치 활성화 신호(PRE_EN)로 출력한다. 그리고, 제2 신호 생성부(521)는 리드 커맨드 신호(RD)에 응답하여 전치 활성화 신호(PRE_EN)를 활성화 신호(EN)로 출력한다. 제1 및 제2 신호 생성부(621, 622)는 예컨대, 쉬프터(shifter)로 구성될 수 있다.
도 7 은 도 6 의 활성화 제어부(540)의 회로 동작을 설명하기 위한 동작 타이밍도로써, 커맨드 신호(CMD)와 전치 활성화 신호(PRE_EN), 및 활성화 신호(EN)가 개시되어 있다.
우선, 발진 신호(OSC)는 임의의 시점에 논리'하이'가 된다. 이때, 리드 커맨드 신호(RD)가 입력되면 프리 인에이블 신호(PRE_EN)는 논리'하이'가 된다. 그리고, 리드 커맨드 신호(RD)가 또 입력되면 활성화 신호(EN)는 논리'하이'로 활성화된다. 도 5 의 어드레스 저장부(520)는 이 활성화 신호(EN)에 응답하여 활성화되며, 내부 액티브 커맨드 신호(INN_ACT)에 응답하여 어드레스 신호(ADD)를 저장한다. 위에서 설명하였듯이, 내부 액티브 커맨드 신호(INN_ACT)는 액티브 커맨드 신호(ACT)에 응답하여 활성화된다. 따라서, 도 7 에서 볼 수 있듯이, 활성화 신호(EN)가 활성화된 구간에서 액티브 커맨드 신호(ACT)에 응답하여 어드레스 신호(ADD)는 저장(A)된다. 참고로, 도 7 에는 도시되지 않았지만, 내부 액티브 커맨드 신호(INN_ACT)는 액티브 구간이 예정된 시간 이상 활성화되는 경우에도 활성화되는데, 이 경우에도 마찬가지로 어드레스 신호(ADD)가 저장(A)될 수 있다.
한편, 도 7 에서는 어드레스 신호(ADD)가 저장(A)되는 상황을 설명하기 위하여 활성화 신호(EN)가 활성화되는 상황과 비활성화되는 상황을 모두 도시하였다. 하지만, 리드 커맨드 신호(RD)와 발진 신호(OSC)는 밀접한 관계를 가지는 신호가 아니다. 따라서, 리드 커맨드 신호(RD)와 발진 신호(OSC)에 의하여 생성되는 활성화 신호(EN)는 임의의 활성화 시점을 가질 수 있다.
다른 한편, 도 7 에서는 리드 커맨드 신호(RD)가 두번 입력되는 경우 활성화 신호(EN)가 활성화되거나 비활성화되는 것을 일례로 하였다. 하지만, 활성화 신호 생성부(620)를 어떻게 설계하느냐에 따라 커맨드 신호(CMD)의 종류와 횟수는 달라질 수 있다. 예컨대, 활성화 신호(EN)는 발진 신호(OSC)가 논리'하아'인 상태에서 프리차지 커맨드 신호(PRE)가 2 회 입력되면 활성화되고, 발진 신호(OSC)가 논리'로우'인 상태에서 라이트 커맨드(WT)가 3 회 입력되면 비활성화되는 것도 가능하다.
결국, 활성화 신호(EN)는 임의의 활성화 구간을 가지며, 이는 곧 어드레스 저장부(520)가 임의의 구간에 내부 액티브 커맨드 신호(INN_ACT)에 응답하여 어드레스 신호(ADD)를 저장할 수 있다는 것을 의미한다.
참고로, 도 5 의 어드레스 저장부(520)는 활성화 신호(EN)의 활성화 구간에서 내부 액티브 커맨드 신호(INN_ACT)가 입력되면 그에 대응하는 어드레스 신호(ADD)를 저장한다. 이때 어드레스 저장부(520)는 내부 액티브 커맨드 신호(INN_ACT)에 대응하는 모든 어드레스 신호(ADD)를 저장할 수도 있고, 일부 만을 저장할 수 있다. 예를 들어 어드레스 저장부(520)가 하나의 어드레스 신호(ADD)를 저장할 수 있는 경우, 어드레스 저장부(520)는 활성화 신호(EN)가 활성화되고 첫 번째 내부 액티브 커맨드 신호(INN_ACT)에 대응하는 어드레스 신호(ADD)만 저장하고 그 후에는 저장하지 않거나, 이전에 저장된 어드레스 신호(ADD)를 현재 입력되는 어드레스 신호(ADD)로 갱신함으로써 활성화 신호(EN)가 활성화되고 마지막 내부 액티브 커맨드 신호(INN_ACT)에 대응하는 어드레스 신호(ADD)만 저장하는 것이 가능하다.
도 8 은 도 5 의 활성화 제어부(540)의 다른 실시예를 설명하기 위한 블록도이다.
도 8 을 참조하면, 활성화 제어부(540)는 제1 카운팅부(810), 제2 카운팅부(820), 및 신호 생성부(830)를 구비한다.
제1 카운팅부(810)는 제1카운팅 신호(CNT1)에 응답하여 카운팅을 수행하고, 그 결과에 대응하는 제1 카운팅 정보(CNT_INF1)를 생성할 수 있다. 제1 카운팅부(810)는 제1 카운팅 정보(CNT_INF1)가 오프셋(offset) 값을 가지거나 또는 제1 카운팅 정보(CNT_INF1)의 다수의 비트 중 일부 비트가 고정된 값을 가지도록 할 수 있다. 제1 카운팅부(810)는 제1 카운팅 정보(CNT_INF1)가 예정된 값에 도달한 경우 제1 카운팅 정보(CNT_INF1)를 초기값으로 초기화하고, 제1 카운팅 신호(CNT1)를 처음부터 카운팅할 수 있다. 제1 카운팅 정보(CNT_INF1)가 오프셋 값을 가진다는 것은 예를 들어 제1 카운팅 정보(CNT_INF1)가 7 비트의 신호이고, 제1카운팅 신호(CNT1)가 활성화될 때마다 1 씩 증가한다고 할 때, 초기값이 '0000000'이 아닌 '0001000'과 같이 예정된 값인 것을 의미한다. 또한 제1 카운팅 정보(CNT_INF1)의 일부 비트가 고정된 값을 가진다는 것은 예를 들어, 제1 카운팅 정보(CNT_INF1)가 7 비트의 신호이고 위에서 3 번째 비트가 1 값으로 고정된 상태에서 카운팅을 통해 나머지 비트들을 변화시키는 것을 나타낼 수 있다('0010000', 밑줄친 비트는 항상 1 이고 나머지 비트들이 카운팅에 의해 변화됨).
제2 카운팅부(820)는 제2 카운팅 신호(CNT2)에 응답하여 카운팅을 수행하고, 그 결과에 대응하는 제2 카운팅 정보(CNT_INF2)를 생성할 수 있다. 여기서, 제2 카운팅부(820)는 어드레스 저장부(520, 도 5 참조)에 어드레스 신호(ADD)가 저장되면 제2 카운팅 정보(CNT_INF2)의 값을 초기화할 수 있다.
신호 생성부(830)는 제1 카운팅 정보(CNT_INF1)와 제2 카운팅 정보(CNT_INF2)를 비교하여 활성화 신호(EN)를 생성한다. 여기서, 활성화 신호(EN)는 제1 카운팅 정보(CNT_INF1)와 제2 카운팅 정보(CNT_INF2)가 서로 대응하는 값을 가지는 경우 활성화되는데, 예컨대 제1 카운팅 정보(CNT_INF1)와 제2 카운팅 정보(CNT_INF2)의 각 비트들이 모두 같은 값을 가지거나, 제1 카운팅 정보(CNT_INF1)의 일부 또는 전부의 비트들과 각 비트 및 제2 카운팅 정보(CNT_INF2)의 일부 또는 전부의 비트들이 같은 값을 가지는 경우일 수 있다.
한편, 제1 및 제2 카운팅 신호(CNT1, CNT2)는 액티브 커맨드 신호(ACT), 프리차지 커맨드 신호(PRE), 라이트 커맨드 신호(WT), 리드 커맨드 신호(RD), 리프레시 커맨드 신호(REF) 등으로 대체가 가능하다.
이하, 활성화 제어부(540)의 간단한 회로 동작을 살펴보기로 한다.
설명의 편의를 위하여, 제1 카운팅 신호(CNT1)가 리드 커맨드 신호(RD)이고, 제2 카운팅 신호(CNT2)는 액티브 커맨드 신호(ACT)라고 가정하기로 한다. 그리고, 제1 및 제2 카운팅 정보(CNT_INF1, CNT_INF2)은 각각 9 비트의 신호이고, 제1 카운팅 정보(CNT_INF1)는 위에서 5 번째 비트가 1 로 고정되었다고 가정하기로 한다. 그리고, 제1 카운팅 정보(CNT_INF1)와 제2 카운팅 정보(CNT_INF2)는 모든 비트가 '1'이 되면 그 후 초기화되고, 모든 비트가 동일한 경우 어드레스 저장부(520)가 어드레스 신호(ADD)를 저장한다고 가정하자.
먼저, 제1 카운팅 정보(CNT_INF1)가 '000010000'인 상태에서 액티브 커맨드 신호(ACT)가 32회 입력되면 제2 카운팅 정보(CNT_INF2)가 '000010000'이 되므로, 활성화 신호(EN)가 활성화되고 내부 액티브 커맨드 신호(INN_ACT)에 응답하여 어드레스 신호(ADD)가 저장된다. 그 후 제2 카운팅 정보(CNT_INF2)는 '000000000'로 초기화될 수 있다. 한편, 어드레스 신호(ADD)가 저장되기 이전에 리드 커맨드 신호(RD)가 3회 활성화되어 제1 카운팅 정보(CNT_INF1)가 '0000010011'이 되었다고 가정하기로 한다. 이 경우 이전에 어드레스를 저장한 시점부터 액티브 커맨드 신호(ACT)가 35회 입력되면 어드레스가 저장될 수 있다. 제1 카운팅 정보(CNT_INF1)가 '111111111'인 경우 액티브 커맨드 신호(ACT)가 1023 회 입력되어야 어드레스가 저장되며, 그 후 리드 커맨드 신호(RD)가 활성화되면 제1 카운팅 정보(CNT_INF1)가 '000010000'으로 초기화될 수 있다.
이와 같이 제2 카운팅 정보의 값(CNT2)이 증가하는 동안 제1 카운팅 정보(CNT_INF1)의 값이 계속 변하기 때문에 어드레스 저장부(520)가 어드레스 신호(ADD)를 저장하는 구간 역시 계속 변하며, 저장하는 빈도 역시 계속 변하게 된다. 그리고, 이는 곧 리프레쉬 대상 어드레스가 임의의 구간에 저장될 수 있음을 의미한다.
도 9 는 도 5 의 활성화 제어부(540)의 또 다른 실시예를 설명하기 위한 블록도이다.
도 9 를 참조하면, 활성화 제어부(540)는 난수 발생부(910)와, 신호 생성부(920)를 구비한다.
난수 발생부(910)는 액티브 커맨드 신호(ACT)가 활성화되면 난수(RAN_NUM)를 발생시킨다. 예컨대, 난수 발생부(910)는 최대 값을 가지는 자연수 중 어느 하나의 자연수를 랜덤하게 발생시킬 수 있다. 난수 발생부(910)에서 생성되는 난수는 대부분 주기적으로 발생하지 않으며, 이전에 생성된 난수와 다음에 생성된 난수는 서로 독립적으로 발생하는 것일 수 있다.
신호 생성부(920)는 난수 발생부(910)에서 생성된 난수(RAN_NUM)와 예정된 값(SET_NUM)에 응답하여 활성화 신호(EN)를 생성한다. 여기서, 예정된 값(SET_NUM)은 난수(RAN_NUM)가 가질 수 있는 최대 값 이하의 자연수를 가질 수 있으며, 활성화 신호(EN)는 난수(RAN_NUM)와 예정된 값(SET_NUM)이 서로 동일한 경우 활성화된다.
도 9 의 실시예에 따른 활성화 신호(EN)는 난수(RAN_NUM)와 예정된 값(SET_NUM)에 응답하여 생성된다. 여기서, 난수(RAN_NUM)는 임의의 자연수 값을 가진다. 따라서, 난수(RAN_NUM)에 따라 생성되는 활성화 신호(EN) 역시 임의의 활성화 시점을 가질 수 있다. 참고로, 난수(RAN_NUM)의 최대 값이 작을수록 어드레스 저장부(520)가 어드레스 신호(ADD)를 저장하는 빈도가 높아지고, 난수(RAN_NUM)의 최대 값이 클수록 어드레스 저장부(520)가 어드레스 신호(ADD)를 저장하는 빈도가 낮아질 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 특정 워드 라인에 대응하는 메모리 셀에 발생하는 누설 전류에 대한 문제점을 해결하는 것이 가능하다. 즉, 워드 라인이 예정된 시간 이상 활성화되는 경우 인접한 메모리 셀에 누설 전류가 발생하지만, 그 메모리 셀에 대응하는 워드 라인에 대한 리프레쉬 동작을 통해 이를 해결하는 것이 가능하다.
한편, 반도체 메모리 장치의 집적도가 높아지면서 워드 라인과 워드 라인 사이의 간격은 점점 줄어들고 있으며, 이에 따른 문제점이 야기되고 있다.
설명의 편의를 위하여 다시 도 1 을 참조하고, 액티브 동작시 제2 워드 라인(WL_K)이 활성화되었다고 가정하기로 한다.
제1 내지 제3 워드 라인(WL_K-1, WL_K, WL_K+1) 중 가운데 배치된 제2 워드 라인(WL_K)이 활성화되면, 제1 워드 라인(WL_K-1)과 제3 워드 라인(WL_K+1)은 커플링 현상으로 인하여 전압 레벨이 원치 않게 상승하거나 하강하게 된다. 이렇듯, 제1 워드 라인(WL_K-1)과 제3 워드 라인(WL_K+1)의 전압 레벨이 불안정하게 되면 제1 메모리 셀(MC_K-1)의 셀 커패시터와 제3 메모리 셀(MC_K+1)의 셀 커패시터에 저장된 데이터 역시 유실될 수 있는 상태가 된다. 추가적으로, 이렇게 데이터가 유실되는 상태는 제2 워드 라인(WL_K)이 불연속적으로 자주 활성화되는 경우 더욱 심화될 수 있다.
이하, 이와 같은 경우에서의 타겟 어드레스 신호(TT_ADD)에 대하여 살펴보기로 한다.
예컨대, 액티브 동작으로 인하여 제2 워드 라인(WL_K)이 활성화된다면, 위에서 설명한 바와 같이 제1 워드 라인(WL_K-1)과 제3 워드 라인(WL_K+1)에 커플링 현상이 발생한다. 본 발명의 실시예에 따른 반도체 메모리 장치는 리프레쉬 동작시 제1 워드 라인(WL_K-1)과 제3 워드 라인(WL_K+1)에 대한 활성화 동작을 제어하고자 한다. 이때, 필요한 것이 리프레쉬 동작의 대상이 되는 워드 라인에 대한 어드레스 정보이고, 바로 타겟 어드레스 신호(TT_ADD)가 이에 대응하는 정보를 가질 수 있다. 다시 말하면, 타겟 어드레스 신호(TT_ADD)는 리프레쉬 동작의 직접적인 대상이 되는 제1 워드 라인(WL_K-1)과 제3 워드 라인(WL_K+1)에 대응하는 어드레스 정보도 될 수 있으며, 제1 워드 라인(WL_K-1)과 제3 워드 라인(WL_K+1)과 인접하게 배치되어 제1 워드 라인(WL_K-1)과 제3 워드 라인(WL_K+1)을 참조할 수 있는 제2 워드 라인(WL_K)에 대응하는 어드레스 정보도 될 수 있다.
이하, 실시예는 반도체 메모리 장치에 누설 전류와 커플링 현상이 모두 발생하는 경우에 대하여 설명하기로 한다. 설명의 편의를 위하여, 액티브 커맨드 신호는 액티브 형태에 따라 두 가지 타입으로 구분하여 설명하기로 한다. 첫 번째 액티브 타입은 지금까지 설명한 경우인 예정된 시간 이상 활성화되는 액티브 구간을 가지는 액티브 커맨드 신호로써 이를 '제1 액티브 타입'이라 정의하고, 두 번째 액티브 타입은 예정된 시간 내에서 다수번 활성화되는 액티브 커맨드 신호로써 이를 '제2 액티브 타입'이라 정의하기로 한다. 여기서, 제2 액티브 타입은 하나의 워드 라인에 대응하는 액티브 커맨드 신호를 의미한다. 참고로, 제1 액티브 타입의 액티브 커맨드 신호는 메모리 셀에 누설 전류가 발생하는 문제점을 가지고 있으며, 제2 액티브 타입의 액티브 커맨드 신호는 워드 라인에 커플링 현상이 발생하는 문제점을 가지고 있다
도 10 은 본 발명의 다른 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 10 을 참조하면, 반도체 메모리 장치는 커맨드 변형부(1010)와, 카운팅부(1020)와, 비교부(1030)와, 어드레스 저장부(1040)와, 활성화 제어부(1050), 및 리프레쉬 구동부(1060)를 구비한다.
커맨드 변형부(1010)는 액티브 커맨드 신호(ACT)를 입력받아 액티브 타입에 대응하는 제1 및 제2 내부 액티브 신호(INN_ACT1, INN_ACT2)로 변형하기 위한 것으로, 제1 커맨드 생성부(1011)와, 제2 커맨드 생성부(1012)를 구비한다. 제1 커맨드 생성부(1011)는 제1 액티브 타입을 가지는 액티브 커맨드 신호(ACT)에 응답하여 제1 내부 액티브 커맨드 신호(INN_ACT1)를 생성하고, 제2 커맨드 생성부(1012)는 제2 액티브 타입을 가지는 액티브 커맨드 신호(ACT)에 응답하여 제2 내부 액티브 커맨드 신호(INN_ACT2)를 생성한다. 여기서, 제1 커맨드 생성부(1011)는 도 5 의 내부 커맨드 생성부(510)에 대응할 수 있다. 제1 및 제2 커맨드 생성부(1011, 1012)의 보다 자세한 동작은 이후 다시 하겠지만, 제1 커맨드 생성부(1011)에서 생성되는 제1 내부 액티브 커맨드 신호(INN_ACT1)의 활성화 횟수는 액티브 커맨드 신호(ACT)의 활성화 횟수보다 많고, 제2 커맨드 생성부(1012)에서 생성되는 제2 내부 액티브 커맨드 신호(INN_ACT2)의 활성화 횟수는 액티브 커맨드 신호(ACT)의 활성화 횟수와 같다.
카운팅부(1020)는 제1 내부 액티브 커맨드 신호(INN_ACT1)와 제2 내부 액티브 커맨드 신호(INN_ACT2) 각각의 활성화 횟수를 카운팅 하기 위한 것으로, 제1 및 제2 카운팅부(1021, 1022)를 구비한다. 여기서, 제1 카운팅부(1021)는 제1 내부 액티브 커맨드 신호(INN_ACT1)의 활성화 횟수를 카운팅하고, 제2 카운팅부(1022)는 제2 내부 액티브 커맨드 신호(INN_ACT2)의 활성화 횟수를 카운팅한다.
비교부(1030)는 제1 카운팅부(1021)의 출력 신호(이하, '제1 카운팅 값'이라 칭함)와 제2 카운팅부(1022)의 출력 신호(이하, '제2 카운팅 값'이라 칭함)를 비교하여 선택 신호(SEL)를 생성한다. 이후 다시 설명하겠지만, 비교부(1030)는 제1 카운팅 값과 제2 카운팅 값을 비교하여 예컨대, 더 큰 카운팅 값에 따라 선택 신호(SEL)를 생성한다. 여기서, 선택 신호(SEL)는 제1 및 제2 어드레스 저장부(1041, 1042)의 출력 신호 중 어느 하나를 리프레쉬 구동부(1060)로 전달하도록 제어하기 위한 신호이다.
어드레스 저장부(1040)는 제1 및 제2 내부 액티브 신호(INN_ACT1, INN_ACT2)에 응답하여 어드레스 신호(ADD)를 저장히기 위한 것으로, 제1 어드레스 저장부(1041)와, 제2 어드레스 저장부(1042)를 구비한다. 여기서, 제1 어드레스 저장부(1041)는 제1 내부 액티브 커맨드 신호(INN_ACT1)에 응답하여 어드레스 신호(ADD)를 저장하고, 제2 어드레스 저장부(1042)는 제2 내부 액티브 커맨드 신호(INN_ACT2)에 응답하여 어드레스 신호(ADD)를 저장한다. 그리고, 어드레스 저장부(1040)는 선택 신호(SEL)에 응답하여 제1 어드레스 저장부(1041)와 제2 어드레스 저장부(1042) 중 어느 하나의 어드레스 저장부에서 출력 신호를 타겟 어드레스 신호(TT_ADD)로 출력한다. 이에 대한 보다 자세한 설명은 도 11 에서 알아보기로 한다.
활성화 제어부(1050)는 임의의 구간에서 어드레스 신호(ADD)의 저장 동작에 대한 활성화 여부를 제어한다. 활성화 제어부(1050)에 관한 내용은 이미 도 5 내지 도 9 에서 충분히 설명하였기 때문에 이하 생략하기로 한다.
리프레쉬 구동부(1060)는 선택 신호(SEL)에 따라 전달되는 타겟 어드레스 신호(TT_ADD)에 응답하여 다수의 워드 라인(WL) 중 타겟 어드레스 신호(TT_ADD)에 대응하는 워드 라인에 대한 리프레쉬 동작을 수행한다. 리프레쉬 구동부(1060) 관한 내용 역시 도 5 에서 이미 설명하였기 때문에 이하 생략하기로 한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 액티브 커맨드 신호(ACT)를 액티브 타입에 따라 구분하여 카운팅하고, 그 결과에 따라 타겟 어드레스 신호(TT_ADD)를 선정하는 것이 가능하다. 이는 곧, 임의의 구간에서 더 지속적으로 입력된 액티브 타입의 액티브 커맨드 신호(ACT)를 검출하는 것이 가능하고, 그 액티브 커맨드 신호(ACT)에 대응하는 워드 라인의 리프레쉬 동작을 수행하는 것이 가능하다라는 것을 의미한다.
도 11 은 도 10 의 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도로써, 액티브 커맨드 신호(ACT)와, 제1 내부 액티브 커맨드 신호(INN_ACT1)와, 제2 내부 액티브 커맨드 신호(INN_ACT2)와, 제1 카운팅 값(CNT1)와, 제2 카운팅 값(CNT2)와, 어드레스 신호(ADD), 및 타겟 어드레스 신호(TT_ADD)가 개시되어 있다. 그리고, 활성화 제어부(1050)에 의하여 설정되는 임의의 구간(HHH)이 개시되어 있다.
이하, 도 10 및 도 11 을 참조하여 설명하기로 한다.
우선, 임의의 구간(HHH)에 액티브 커맨드 신호(ACT)가 활성화된다. 이때, 액티브 커맨드 신호(ACT)는 제1 액티브 타입으로 입력될 수 있고, 제2 액티브 타입으로 입력될 수 있으며, 제1 및 제2 액티브 타입이 섞여서 입력될 수 있다. 도 11 은 제1 및 제2 액티브 타입이 섞여서 입력되는 경우이다. 도면에서 볼 수 있듯이, 제1 액티브 타입은 액티브 커맨드 신호(ACT)가 한번 활성화되었을 때 입력되는 어드레스 신호(ADD)인 'KKK'가 예정된 시간이상 유지하는 경우이고, 제2 액티브 타입은 액티브 커맨드 신호(ACT)가 활성화될 때 마다 동일한 어드레스 신호(ADD)인 'QQQ'가 새롭게 입력되는 경우이다. 참고로, 제2 액티브 타입은 액티브 커맨드 신호(ACT)가 예정된 시간 내에 다수번 활성화되는 것으로써, 동일한 어드레스 신호(ADD)가 연속적으로 인가되지 않은 경우도 포함될 수 있다. 즉, 제2 액티브 타입의 첫 번째 액티브 커맨드 신호(ACT)에 의한 어드레스 신호(ADD)인 'QQQ'와 두 번째 액티브 커맨드 신호(ACT)에 의한 어드레스 신호(ADD)인 'QQQ'사이에는 다른 어드레스 신호(ADD)가 삽입되는 경우도 포함될 수 있다.
한편, 도 11 에서는 제1 액티브 타입의 액티브 커맨드 신호(ACT)가 1 번 입력되고, 제2 액티브 타입의 액티브 커맨드 신호(ACT)가 2 번 입력되는 경우를 일례로 하였다. 위에서 이미 살펴보았듯이, 제1 액티브 타입의 액티브 커맨드 신호(ACT)는 제1 내부 액티브 커맨드 신호(INN_ACT1)를 생성하고, 제2 액티브 타입의 액티브 커맨드 신호(ACT)는 제2 내부 액티브 커맨드 신호(INN_ACT2)를 생성한다. 즉, 제1 커맨드 생성부(1011)는 예정된 시간 이상 활성화되는 액티브 구간을 가지는 액티브 커맨드 신호(ACT)에 응답하여 4 번 활성화되는 제1 내부 액티브 커맨드 신호(INN_ACT1)를 생성하고, 제2 커맨드 생성부(1012)는 예정된 시간 내에서 다수번 활성화되는 액티브 커맨드 신호(ACT)에 응답하여 2 번 활성화되는 제2 내부 액티브 커맨드 신호(INN_ACT2)를 생성한다.
이어서, 제1 및 제2 카운팅부(1021, 1022)는 제1 내부 액티브 커맨드 신호(INN_ACT1)와 제2 내부 액티브 커맨드 신호(INN_ACT2)의 활성화 횟수를 카운팅하여, 제1 카운팅 값(CNT1)과 제2 카운팅 값(CNT2)를 생성한다. 여기서, 제1 카운팅 값(CNT1)은 제1 내부 액티브 커맨드 신호(INN_ACT1)의 활성화 횟수인 '4'가 되고, 제2 카운팅 값(CNT2)은 제2 내부 액티브 커맨드 신호(INN_ACT2)의 활성화 횟수인 '2'가 된다. 비교부(1030)는 제1 카운팅 값(CNT1)인 '4'와 제2 카운팅 값(CNT2)인 '2'를 비교하여 선택 신호(SEL)를 생성한다. 이때, 선택 신호(SEL)는 제1 카운팅 값(CNT1)이 제2 카운팅 값(CNT2)보다 크기 때문에, 제1 어드레스 저장부(1041)에 저장된 어드레스 신호(ADD)를 출력하도록 제어한다.
한편, 제1 어드레스 저장부(1041)는 제1 내부 액티브 커맨드 신호(INN_ACT1)에 응답하여 'KKK'어드레스 신호(ADD)를 저장하고, 제2 어드레스 저장부(1042)는 제2 내부 액티브 커맨드 신호(INN_ACT2)에 응답하여 첫 번째 입력되는 'QQQ'어드레스 신호(ADD)를 저장한다. 타겟 어드레스 신호(TT_ADD)는 위에서 설명한 선택 신호(SEL)에 따라 제1 어드레스 저장부(1041)에 저장된 'KKK'가 된다. 타겟 어드레스 신호(TT_ADD)가 'KKK'라는 것은 리프레쉬 동작시 활성화되는 리프레쉬 커맨드 신호(REF)에 응답하여 'KKK'에 대응하는 워드 라인에 대한 리프레쉬 동작이 수행될 수 있음을 의미한다.
도 11 에서는 제1 내부 액티브 커맨드 신호(INN_ACT1)의 활성화 횟수가 제2 내부 액티브 커맨드 신호(INN_ACT2)의 활성화 횟수 보다 많은 것을 일례로 하였다. 하지만, 만약 제2 내부 액티브 커맨드 신호(INN_ACT2)의 활성화 횟수가 제1 내부 액티브 커맨드 신호(INN_ACT1)의 활성화 횟수 보다 많다면 타겟 어드레스 신호(TT_ADD)는 'QQQ'가 될 것이고, 리프레쉬 동작시 'QQQ'에 대응하는 워드 라인이 활성화 될 것이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 임의의 구간(HHH)에 입력되는 액티브 커맨드 신호(ACT)를 커맨드 타입에 따라 구분하고, 임의의 구간(HHH)에 가장 많이 활성화되는 커맨드 타입에 대응하는 어드레스 신호(ADD)를 타겟 어드레스 신호(TT_ADD)로 설정하는 것이 가능하다.
도 12 는 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 설명하기 위한 블록도이다.
도 12 를 참조하면, 반도체 메모리 시스템은 컨트롤러(1210)와, 반도체 메모리 장치(1220)를 구비한다.
컨트롤러(1210)는 반도체 메모리 장치(1220)로 하여금 데이터(DAT)를 처리하도록 제어하기 위한 것으로, 커맨드 신호(CMD)와 어드레스 신호(ADD), 및 데이터(DAT)를 제공한다. 여기서, 커맨드 신호(CMD)는 데이터(DAT)의 읽기/쓰기 동작을 위한 커맨드 신호를 비롯하여 액티브 커맨드 신호(ACT)와 리프레쉬 커맨드 신호(REF)를 포함할 수 있다. 또한, 컨트롤러(1210)는 반도체 메모리 장치(1220)에 액세스 타입 정보(INF_TP)를 제공한다. 여기서, 액세스 타입 정보(INF_TP)는 액티브 동작이 이루어지는 타입 정보를 의미하며, 이는 컨트롤러(1210)가 처리하는 데이터(DAT)의 종류에 따라 달라질 수 있다.
보다 자세히 말하면, 예컨대 처리하는 데이터(DAT)가 예정된 시간 이상 액세스되어야 하는 경우, 즉 데어터(DAT)가 저장되어 있는 워드 라인이 예정된 시간 이상 활성화되어야 하는 경우, 이는 곧 액티브 커맨드 신호(ACT)가 예정된 시간 이상 활성화된다는 것을 의미한다. 그리고, 이 경우는 위에서 설명한 제1 액티브 타입에 대응한다. 이어서, 예컨대, 처리하는 데이터(DAT)가 예정된 시간 내에서 다수번 활성화되어야 하는 경우, 즉 데이터(DAT)가 저장되어 있는 워드 라인이 예정된 시간 내에서 다수번 활성화되어야 하는 경우, 이는 곧 액티브 커맨드 신호(ACT)가 예정된 시간 내에 다수번 활성화된다는 것을 의미한다. 그리고, 이 경우는 위에서 설명한 제2 액티브 타입에 대응한다.
참고로, 컨트롤러(1210)에서 처리하는 데이터(DAT)는 어느 한 종류의 액세스 타입을 가지지 않을 수 있다. 이 경우, 액세스 타입 정보(INF_TP)는 많이 처리되는 데이터(DAT)에 대응하는 액세스 타입에 대한 정보를 가진다. 예컨대, 컨트롤러(120)에서 처리하는 데이터(DAT) 중 액세스 시간이 예정된 시간 이상되어야 하는 데이터(DAT)의 비중이 크다면, 바로 이 정보를 액세스 타입 정보(INF_TP)로 제공하면 된다. 이후 설명하겠지만, 반도체 메모리 장치(1220)는 처리되는 데이터(DAT) 중 비중이 큰 데이터(DAT)에 따라 그에 대응하는 리프레쉬 동작을 수행하는 것이 가능하다.
이어서, 반도체 메모리 장치(1220)는 컨트롤러(1210)의 제어에 따라 데이터(DAT)에 대한 읽기/쓰기 동작을 수행한다. 특히, 리프레쉬 대상 어드레스를 저장하기 위한 제어 동작에 있어서 액세스 타입 정보(INF_TP)를 이용한다. 이후 보다 자세히 설명하겠지만, 리프레쉬 대상 어드레스는 내부 제어 신호에 의하여 저장되는데, 반도체 메모리 장치(1220)는 액세스 타입 정보(INF_TP)에 따라 이 내부 제어 신호를 변형하는 것이 가능하며, 이렇게 변형된 내부 제어 신호에 의하여 리프레쉬 대상 어드레스가 저장된다. 여기서, 내부 제어 신호는 리프레쉬 대상 어드레스를 저장하기 위하여 제어되는 모든 제어 신호를 포함할 수 있다. 예컨대, 이전의 실시예에서 설명한 바와 같이, 리프레쉬 대상 어드레스가 내부 액티브 커맨드 신호에 의하여 저장된다면 이 내부 액티브 커맨드 신호 또한 내부 제어 신호에 포함될 수 있다.
이어서, 반도체 메모리 장치(1220)는 커맨드 신호(CMD)인 리프레쉬 커맨드 신호(REF)에 응답하여 리프레쉬 대상 어드레스에 대응하는 워드 라인에 대한 리프레쉬 동작을 수행한다.
본 발명의 실시예에 따른 반도체 메모리 시스템은 액세스 타입 정보(INF_TP)를 이용하여 리프레쉬 대상 어드레스를 저장하기 위한 동작을 제어하는 것이 가능하다. 위에서도 설명하였지만, 액세스 타입 정보(INF_TP)는 처리하는 데이터(DAT)에 대응한다. 따라서, 반도체 메모리 시스템은 컨트롤러(1210)에서 사용하는 데이터(DAT)에 따라 반도체 메모리 장치(1220)의 리프레쉬 동작을 제어하는 것이 가능하다.
한편, 반도체 메모리 장치(1220)는 도 10 의 반도체 메모리 장치의 구성에 대응할 수 있다. 그리고, 각 구성마다 액세스 타입 정보(INF_TP)가 입력되어 내부 제어 신호를 변경하는 것이 가능하다. 이하에서는 액세스 타입 정보(INF_TP)가 커맨드 변형부(1010)에 입력되는 경우를 대표로 살펴보기로 한다.
도 13 은 도 12 의 반도체 메모리 장치(1220)의 일부 구성을 설명하기 위한 블록도로써, 도 13 은 액세스 타입 정보(INF_TP)가 커맨드 변형부(1010)로 입력되는 경우이고, 도 14 는 액세스 타입 정보(INF_TP)가 카운팅부(1020)로 입력되는 경우이다.
도 13 을 참조하면, 반도체 메모리 장치(1220)의 커맨드 변형부는 액세스 타입 정보(INF_TP)에 따라 제1 및 제2 내부 액티브 신호(INN_ACT1, INN_ACT2)의 활성화 빈도수를 제어하기 위한 것으로, 제1 커맨드 생성부(1310)와 제2 커맨드 생성부(1323)를 구비한다. 여기서, 제1 커맨드 생성부(1310)는 제1 액티브 타입의 액티브 커맨드 신호(ACT)에 응답하여 제1 내부 액티브 커맨드 신호(INN_ACT1)를 생성하기 위한 구성이고, 제2 커맨드 생성부(1320)는 제2 액티브 타입의 액티브 커맨드 신호(ACT)에 응답하여 제2 내부 액티브 커맨드 신호(INN_ACT2)를 생성하기 위한 구성이다.
우선, 제1 커맨드 생성부(1310)는 노말 활성화부(1311)와 가상 활성화부(1312)를 구비한다.
노말 활성화부(1311)는 액티브 커맨드 신호(ACT)에 응답하여 제1 내부 액티브 커맨드 신호(INN_ACT1)를 활성화시킨다. 여기서, 액티브 커맨드 신호(ACT)의 활성화 시점과 제1 내부 액티브 커맨드 신호(INN_ACT1)의 활성화 시점은 서로 대응되며, 이는 액티브 커맨드 신호(ACT)의 활성화 횟수와 내부 액티브 커맨드 신호(INN_ACT)의 활성화 횟수가 서로 대응한다는 것을 의미한다.
가상 활성화부(1312)는 액티브 커맨드 신호(ACT)가 활성화된 이후 액세스 타입 정보(INF_TP)에 대응하는 시간에 응답하여 제1 내부 액티브 커맨드 신호(INN_ACT1)를 활성화시킨다. 참고로, 도 3 의 가상 활성화부(320)가 예정된 시간 마다 내부 액티브 커맨드 신호(INN_ACT)를 활성화시켰다면 도 13 의 가상 활성화부(1312)는 액세스 타입 정보(INF_TP)에 대응하는 시간 마다 제1 내부 액티브 커맨드 신호(INN_ACT1)를 활성화시키는 것이 가능하다. 다시 말하면, 제1 내부 액티브 커맨드 신호(INN_ACT1)의 활성화 주기를 조절하는 것이 가능하며, 이는 곧 제1 내부 액티브 커맨드 신호(INN_ACT1)의 활성화 빈도수를 제어할 수 있다는 것을 의미한다.
다음으로, 제2 커맨드 생성부(132)는 제2 내부 액티브 커맨드 신호(INN_ACT2)의 활성화 빈도수를 제어하기 위한 것으로, 액세스 타입 정보(INF_TP)에 따라 쉬프팅 횟수가 조절되는 회로로 구성될 수 있다. 쉬프팅 횟수가 조절된다는 것은 예컨대, 액티브 커맨드 신호(ACT)와 제2 내부 액티브 커맨드 신호(INN_ACT2)의 활성화 횟수가 서로 동일하도록 제어하거나, 또는 액티브 커맨드 신호(ACT)가 두번 입력될 때마다 제2 내부 액티브 커맨드 신호(INN_ACT2)를 한번 활성화시키도록 제어할 수 있음을 의미한다. 그리고, 이는 곧 액세스 타입 정보(INF_TP)에 따라 제2 내부 액티브 커맨드 신호(INN_ACT2)의 활성화 빈도수 역시 제어할 수 있음을 의미한다.
참고로, 도 13 에서는 제1 및 제2 커맨드 생성부(1310, 1320)에 액세스 타입 정보(INF_TP)가 모두 입력되는 경우를 일례로 하였다. 하지만, 도 14 에서 알수 있겠지만 제1 및 제2 커맨드 생성부(1310, 1320) 중 어느 하나의 커맨드 생성부가 액세스 타입 정보(INF_TP)에 따라 제어되어도 무방하다.
이하, 제1 및 제2 내부 액티브 커맨드 신호(INN_ACT1, INN_ACT2)의 활성화 횟수를 조절하는 것과 관련하여 리프레쉬 동작을 살펴보기로 한다.
다시 도 10 을 참조하면, 카운팅부(1020)는 제1 및 제2 내부 액티브 커맨드 신호(INN_ACT1, INN_ACT2)의 활성화 횟수를 카운팅하고, 비교부(1030)는 그 카운팅 값에 따라 리프레쉬 대상 어드레스를 선택적으로 출력하기 위한 선택 신호(SEL)를 생성한다. 즉, 제1 및 제2 내부 액티브 커맨드 신호(INN_ACT1, INN_ACT2)의 활성화 횟수에 따라 리프레쉬 대상 어드레스가 결정된다. 따라서, 제1 및 제2 내부 액티브 커맨드 신호(INN_ACT1, INN_ACT2)의 활성화 빈도수를 액세스 타입 정보(INF_TP)에 따라 제어한다는 것은 서로 동일한 조건의 액티브 커맨드 신호(ACT)가 입력되더라도 액세스 타입 정보(INF_TP)에 따라 저장되는 리프레쉬 대상 어드레스를 서로 다르게 할 수 있음을 의미한다.
도 14 는 도 12 의 반도체 메모리 시스템의 회로 동작을 설명하기 위한 타이밍도로써, 액티브 커맨드 신호(ACT)와, 제1 내부 액티브 커맨드 신호(INN_ACT1)와, 제2 내부 액티브 커맨드 신호(INN_ACT2)와, 제1 카운팅 값(CNT1)와, 제2 카운팅 값(CNT2)와, 어드레스 신호(ADD), 및 타겟 어드레스 신호(TT_ADD)가 개시되어 있다. 참고로, 도 14 액세스 타입 정보(INF_TP)에 따라 제1 내부 액티브 커맨드 신호(INN_ACT1)의 활성화 빈도수를 제어하는 경우를 일례로 하였다.
우선, ① 의 경우는 액세스 타입 정보(INF_TP)를 제1 내부 액티브 커맨드 신호(INN_ACT1)에 반영하지 않은 상태로써, 제1 내부 액티브 커맨드 신호(INN_ACT1)의 활성화 빈도수가 조절되지 않은 상태이다. 도면에서 볼 수 있듯이, ① 의 경우 제1 내부 액티브 커맨드 신호(INN_ACT1)를 카운팅한 제1 카운팅 값(CNT1)은 '4'가 되고, 제2 내부 액티브 커맨드 신호(INN_ACT2)를 카운팅한 제2 카운팅 값(CNT2)은 '3'이 된다. 따라서, 타겟 어드레스 신호(TT_ADD)는 제1 내부 액티브 커맨드 신호(INN_ACT1)에 응답하여 저장된 어드레스 신호(ADD)인 'KKK'가 된다.
다음으로, ② 의 경우는 액세스 타입 정보(INF_TP)를 제1 내부 액티브 커맨드 신호(INN_ACT1)에 반영한 상태로써, 제1 내부 액티브 커맨드 신호(INN_ACT1)의 활성화 빈도수 즉, 활성화 주기가 ① 의 경우보다 길게 조절된 상태이다. 도면에서 볼 수 있듯이, ① 의 경우와 ② 의 경우는 액티브 커맨드 신호(ACT)가 서로 동일하게 입력되지만, ② 의 경우 제1 내부 액티브 커맨드 신호(INN_ACT1)를 카운팅한 제1 카운팅 값(CNT1)은 ① 의 경우와 다르게 '2'가 되고, 제2 내부 액티브 커맨드 신호(INN_ACT2)를 카운팅한 게2 카운팅 값(CNT2)은 ① 의 경우와 마찬가지로 '3'이 된다. 따라서, 타겟 어드레스 신호(TT_ADD)는 제2 내부 액티브 커맨드 신호(INN_ACT2)에 응답하여 저장된 어드레스 신호(ADD)인 'QQQ'가 된다.
본 발명의 실시예에 따른 반도체 메모리 시스템은 액세스 타입 정보(INF_TP)에 따라 제1 내부 액티브 커맨드 신호(INN_ACT1)를 변형하여 타겟 어드레스 신호(TT_ADD)인 리프레쉬 대상 어드레스를 저장하는 것이 가능하다. 액세스 타입 정보(INF_TP)에 따라 리프레쉬 대상 어드레스를 저장하여 리프레쉬 동작을 수행한다는 것은 결국, 컨트롤러(1210)가 처리하는 데이터(DAT)에 따라 리프레쉬 동작을 제어한다는 것을 의미한다.
전술한 바와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 액티브 타입에 따라 액티브 커맨드 신호를 구분하여 카운팅하고, 그 결과에 따라 리프레쉬 대상 어드레스를 저장하는 것이 가능하다. 그리고, 이는 곧 반도체 메모리 장치가 액티브 커맨드 신호의 액티브 타입에 따라 리프레쉬 동작을 수행한다는 것을 의미한다.
또한, 본 발명의 실시예에 따른 반도체 메모리 시스템은 컨트롤러에서 제공되는 액세스 타입 정보에 따라 리프레쉬 대상 어드레스를 저장하는 것이 가능하다. 그리고, 이는 곧 반도체 메모리 장치가 컨트롤러에서 사용하는 데이터에 따라 리프레쉬 동작을 수행한다는 것을 의미한다.
한편, 도 13 및 도 14 에서는 액세스 타입 정보(INF_TP)가 제1 커맨드 생성부(1310)에 입력되는 경우를 일례로 하였다. 하지만, 본 발명의 실시예는 액세스 타입 정보(INF_TP)가 카운팅부(1020, 도 10 참조)에 입력되는 경우도 포함될 수 있다. 이 경우 카운팅부는 액세스 타입 정보(INF_TP)에 따라 카운팅 단위가 제어될 수 있으며, 그 결과 도 14 와 같은 제1 및 제2 카운팅 값(CNT1, CNT2)을 얻는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
210 : 내부 커맨드 생성부
220 : 어드레스 저장부
230 : 리프레쉬 구동부

Claims (20)

  1. 예정된 시간 이상 활성화되는 액티브 구간을 가지는 액티브 커맨드 신호를 입력받아 상기 액티브 커맨드 신호의 활성화 횟수를 초과하여 활성화되는 내부 액티브 커맨드 신호를 생성하기 위한 커맨드 생성부;
    상기 내부 액티브 커맨드 신호에 응답하여 어드레스 신호를 저장하기 위한 어드레스 저장부; 및
    상기 어드레스 저장부에 저장된 어드레스 신호에 대응하는 워드 라인에 대한 리프레쉬 동작을 수행하기 위한 리프레쉬 구동부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 커맨드 생성부는,
    상기 액티브 커맨드 신호에 응답하여 상기 내부 액티브 신호를 활성화시키기 위한 노말 활성화부; 및
    상기 예정된 시간에 응답하여 상기 내부 액티브 신호를 활성화시키기 위한 가상 활성화부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    임의의 구간에서 상기 어드레스 신호의 저장 동작에 대한 활성화 여부를 제어하기 위한 활성화 제어부를 더 구비하는 반도체 메모리 장치.
  4. 액티브 커맨드 신호를 입력받아 액티브 타입에 대응하는 내부 액티브 커맨드 신호로 변형하기 위한 커맨드 변형부;
    상기 내부 액티브 커맨드 신호에 응답하여 어드레스 신호를 저장하기 위한 어드레스 저장부;
    상기 액티브 타입에 대응하는 내부 액티브 커맨드 신호 각각을 카운팅하기 위한 카운팅부;
    상기 상기 어드레스 저장부에 저장된 상기 어드레스 신호 중 상기 카운팅부의 출력 신호에 대응하는 어드레스 신호를 입력받아 그에 대응하는 워드 라인에 대한 리프레쉬 동작을 수행하기 위한 리프레쉬 구동부
    를 구비하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 액티브 타입은 상기 액티브 커맨드 신호의 액티브 구간과 예정된 구간에서의 활성화 횟수에 따라 구분되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서,
    상기 액티브 타입은 제1 및 제2 액티브 타입으로 구분되며,
    상기 제1 액티브 타입을 가지는 액티브 커맨드 신호를 입력받아 제1 내부 액티브 커맨드 신호를 생성하는 제1 커맨드 생성부; 및
    상기 제2 액티브 타입을 가지는 액티브 커맨드 신호를 입력받아 제2 내부 액티브 커맨드 신호를 생성하는 제2 커맨드 생성부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 액티브 타입은 예정된 시간 이상 활성화되는 액티브 구간을 가지는 액티브 커맨드 신호를 포함하고,
    상기 제1 내부 액티브 커맨드 신호의 활성화 횟수는 상기 제1 액티브 타입의 액티브 커맨드 신호의 활성화 횟수를 초과하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 제2 액티브 타입은 예정된 시간 내에서 다수번 활성화되는 액티브 커맨드 신호를 포함하고,
    상기 제2 내부 액티브 커맨드 신호의 활성화 횟수는 상기 제2 액티브 타입의 액티브 커맨드 신호의 활성화 횟수에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제6항에 있어서,
    상기 어드레스 저장부는,
    상기 제1 내부 액티브 커맨드 신호에 응답하여 상기 어드레스 신호를 저장하기 위한 제1 어드레스 저장부; 및
    상기 제2 내부 액티브 커맨드 신호에 응답하여 상기 어드레스 신호를 저장하기 위한 제2 어드레스 저장부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제6항에 있어서,
    상기 카운팅부는,
    상기 제1 내부 액티브 커맨드 신호의 활성화 횟수를 카운팅하기 위한 제1 카운팅부; 및
    상기 제2 내부 액티브 커맨드 신호의 활성화 횟수를 카운팅하기 위한 제2 카운팅부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 제1 및 제2 카운팅부의 카운팅 값을 비교하기 위한 비교부를 더 구비하는 반도체 메모리 장치.
  12. 제11항에 있어서,
    상기 어드레스 저장부는 상기 비교부의 출력 신호에 응답하여 상기 제1 및 제2 내부 액티브 커맨드 신호 중 해당하는 내부 액티브 커맨드 신호에 의하여 저장된 어드레스 신호를 상기 리프레쉬 구동부에 제공하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제4항에 있어서,
    임의의 구간에서 상기 어드레스 신호의 저장 동작에 대한 활성화 여부를 제어하기 위한 활성화 제어부를 더 구비하는 반도체 메모리 장치.
  14. 자신이 처리하는 데이터에 대응하는 액세스 타입 정보를 제공하기 위한 컨트롤러; 및
    상기 컨트롤러의 제어에 따라 상기 데이터에 대한 읽기/쓰기 동작을 수행하며, 상기 액세스 타입 정보에 따라 리프레쉬 대상 어드레스를 저장하기 위한 내부 제어 신호를 변형하고 리프레쉬 동작시 상기 리프레쉬 대상 어드레스에 대응하는 워드 라인의 리프레쉬 동작을 수행하기 위한 반도체 메모리 장치
    를 구비하는 반도체 메모리 시스템.
  15. 제14항에 있어서,
    상기 액세스 타입 정보는 상기 데이터 중 액세스 시간이 예정된 시간 이상되어야 하는 데이터의 비중에 대응하는 것을 특징으로 하는 반도체 메모리 시스템.
  16. 제14항에 있어서,
    상기 내부 제어 신호는 상기 컨트롤러에서 제공되는 액티브 커맨드 신호를 변형하여 생성하는 것을 특징으로 하는 반도체 메모리 시스템.
  17. 제16항에 있어서,
    상기 반도체 메모리 장치는,
    상기 액티브 커맨드 신호를 입력받아 액티브 타입에 대응하는 내부 액티브 커맨드 신호로 변형하기 위한 커맨드 변형부;
    상기 내부 액티브 커맨드 신호에 응답하여 어드레스 신호를 저장하기 위한 어드레스 저장부;
    상기 액티브 타입 각각에 대응하는 내부 액티브 커맨드 신호를 카운팅하기 위한 카운팅부; 및
    상기 상기 어드레스 저장부에 저장된 상기 어드레스 신호 중 상기 카운팅부의 출력 신호에 대응하는 어드레스 신호를 입력받아 그에 대응하는 워드 라인에 대한 리프레쉬 동작을 수행하기 위한 리프레쉬 구동부를 구비하는 것을 특징으로 하는 반도체 메모리 시스템.
  18. 제17항에 있어서,
    상기 커맨드 변형부는 상기 액세스 타입 정보에 따라 상기 내부 액티브 커맨드 신호의 활성화 빈도수를 제어하는 것을 특징으로 하는 반도체 메모리 시스템.
  19. 제17항에 있어서,
    상기 카운팅부는 상기 액세스 타입 정보에 따라 카운팅 단위를 제어하는 것을 특징으로 하는 반도체 메모리 시스템.
  20. 제17항에 있어서,
    상기 액티브 타입은 상기 액티브 커맨드 신호의 액티브 구간과 예정된 구간에서의 활성화 횟수에 따라 구분되는 것을 특징으로 하는 반도체 메모리 시스템.
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