CN106158005A - 半导体存储器件和包括半导体存储器件的存储系统 - Google Patents

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Abstract

一种半导体存储器件包括：命令生成器，其适于生成与激活命令信号对应的内部激活命令信号，其中，当所述激活命令信号的激活部分持续预定时间或更长时，所述内部激活命令信号被另外激活；地址储存器，其适于基于所述内部激活命令信号的激活数来存储地址信号；以及刷新操作驱动器，其适于对与所存储的地址信号对应的字线执行刷新操作。

Description

半导体存储器件和包括半导体存储器件的存储系统
相关申请的交叉引用
本申请要求于2014年9月24日提交的申请号为10-2014-0127827的韩国专利申请优先权，其全部内容通过引用结合于此。
技术领域
本发明的示例性实施例涉及一种半导体设计技术，并且更具体地涉及一种执行刷新操作的半导体存储器件。
背景技术
通常，诸如双倍数据速率同步动态随机存取存储器(DDR SDRAM)之类的半导体存储器件包括用于存储数据的多个存储体。每个存储体包括多个存储器单元。存储器单元通常包括用于存储电荷(对应于数据)的单元电容器和用作开关的单元晶体管。存储在存储器单元的电容器中的数据根据存储的电荷量来确定。当电荷大时，认为存储器单元存储高数据(逻辑1)。另一方面，当电荷小时，或者电容器被放电时，认为存储器单元存储低数据(逻辑0)。也就是说，半导体存储器件通过对存储器单元的单元电容器进行充电和放电来存储数据。
原则上，单元电容器的电荷在没有外部活动的情况下应当保持恒定。然而，实际上，电荷由于单元电容器周围的条件例如单元区域与外围电路之间的电压差而受到影响。换言之，电荷可能泄露到被充电的单元电容器之外，或者电荷可能进入被放电的单元电容器。在单元电容器中保持的电荷量的变化可能导致存储于其中的数据变化，这意味着数据可能丢失。为了防止数据丢失，半导体存储器件执行刷新操作。由于刷新操作对于本发明所属领域的技术人员而言是广泛已知的，所以将不提供对刷新操作的详细描述。
随着半导体制造技术持续日益进步，半导体存储器件的集成度持续增加，使得其中的存储体的尺寸缩减。然而，这样的缩减带来了新的问题。具体而言，存储体尺寸的缩减导致存储器单元之间的空间日益变窄，并且这意味着当存储器单元进行操作时，邻近于正在操作的存储器单元设置的其它存储器单元很可能受到意外影响。相邻存储器单元将受到影响的得以增加的可能性造成了问题。
图1是图示常规半导体存储器器件的存储体的示图。常规半导体存储器器件的存储体包括多个存储器单元，并且每个存储器单元包括单元晶体管和单元电容器。每个存储器单元与字线和位线耦接。此后，为了方便起见，代表性地描述彼此邻近设置的三条字线。
参照图1，存储体包括第一字线WL_K-1、第二字线WL_K和第三字线WL_K+1，并且这些字线分别与第一存储器单元MC_K-1、第二存储器单元MC_K和第三存储器单元MC_K+1耦接。
此后，为了方便起见，假定在激活操作期间激活了第二字线WL_K。
当激活第二字线WL_K时，存储在第二存储器单元MC_K中的数据被传送到位线BL，并且传送到位线BL的数据被传送到位线感测放大电路(未示出)。位线感测放大电路然后将位线BL的电压电平与互补位线/BL的电压电平彼此比较并且对电压差进行放大。结果，基于第二存储器单元MC_K的感测数据，位线BL和互补位线/BL被放大到上拉电压和下拉电压。
同时，第二存储器单元MC_K的单元晶体管和第三存储器单元MC_K+1的单元晶体管形成在相同阱中。因此，当第二字线WL_K被激活时，与第三字线WL_K+1耦接的第三存储器单元MC_K+1的单元晶体管的阈值电压被降低。第三存储器单元MC_K+1的单元晶体管的阈值电压的降低引起在第三存储器单元MC_K+1的单元晶体管与位线BL之间的电流泄露。由于此原因，如果第二字线WL_K继续被激活，则在第三存储器单元MC_K+1的单元晶体管中存储的电荷量减少，换言之，第三存储器单元MC_K+1的单元晶体管被放电，并且第三存储器单元MC_K+1中存储的数据最终丢失。当第二存储器单元MC_K和第一存储器单元MC_K-1形成在相同阱中时，在第一存储器单元MC_K-1中出现电流泄露。这里，可以根据设计改变存储器单元和阱的设置。
另一方面，具有上述结构的半导体存储器件执行刷新操作，其中以预定周期顺序激活第一字线WL_K-1至第三字线WL_K+1。考虑到刷新操作，可以通过控制刷新操作的周期，解决在第三存储器单元MC_K+1中出现的电流泄露的缺陷。换言之，如果针于所有字线的刷新操作周期足够短，使得数据不会由于电流泄露而丢失，则可以防止数据丢失。然而，就电路操作和功率消耗而言，由于与第三字线WL_K+1对应的第三存储器单元MC_K+1中出现的电流泄露的原因，使得其它字线即第一字线WL_K-1和第二字线WL_K以更短的间隔执行刷新操作，可能是低效的。总之，为了特定字线而使得其它字线的刷新操作周期更短可能不是有效的。
发明内容
本发明的各种实施例涉及能够针对多个字线之中的特定字线执行刷新操作的半导体存储器件。
根据本发明的实施例，一种半导体存储器件可以包括：命令生成器，其适于生成与激活命令信号对应的内部激活命令信号，其中，当激活命令信号的激活部分持续预定时间或更长时，内部激活命令信号被另外激活；地址储存器，其适于基于内部激活命令信号的激活数来存储地址信号；以及刷新操作驱动器，其适于对与所存储的地址信号对应的字线执行刷新操作。
命令生成器可以包括：正常激活单元，其用于基于激活命令信号来激活内部激活命令信号；以及虚拟激活单元，其用于基于预定时间来激活内部激活命令信号。
半导体存储器件还可以包括：使能控制器，其适于控制是否使能在任意部分中存储地址信号的操作。
根据本发明的实施例，一种半导体存储器件可以包括：命令生成器，其适于接收激活命令信号，以及将所接收的激活命令信号修改为与活动类型对应的内部激活命令信号；地址储存器，其适于基于内部激活命令信号的激活数来存储地址信号；计数器，其适于对与活动类型对应的内部激活命令信号进行计数；以及刷新操作驱动器，其适于接收与计数器的输出信号对应的地址信号，并且对与所存储的地址信号对应的字线执行刷新操作。
活动类型可以基于激活命令信号的激活部分以及激活命令信号在预定部分中被激活的次数来划分。
活动类型可以划分成第一活动类型和第二活动类型，并且半导体存储器件还可以包括：第一命令生成器，其适于接收第一活动类型的激活命令信号并且生成第一内部激活命令信号；以及第二命令生成器，其适于接收第二活动类型的激活命令信号并且生成第二内部激活命令信号。
第一活动类型可以包括具有激活部分的激活命令信号，在所述激活部分激活命令信号被激活预定时间或更长，以及第一内部激活命令信号被激活的次数可以超过第一活动类型的激活命令信号被激活的次数。
第二活动类型可以包括在预定时间内被激活预定次数的激活命令信号，以及第二内部激活命令信号被激活的次数可以对应于第二活动类型的激活命令信号被激活的次数。
地址储存器可以包括：第一地址储存单元，其用于基于第一内部激活命令信号存储地址信号；以及第二地址储存单元，其用于基于第二内部激活命令信号存储地址信号。
计数器可以包括：第一计数单元，其用于对第一内部激活命令信号被激活的次数进行计数；以及第二计数单元，其用于对第二内部激活命令信号被激活的次数进行计数。
半导体存储器件还可以包括：比较器，其适于将第一计数单元的计数值与第二计数单元的计数值彼此比较。
地址储存器可以基于比较器的输出信号，向刷新操作驱动器提供地址信号，该地址信号是基于与第一内部激活命令信号和第二内部激活命令信号之间的一个对应的内部激活命令信号而存储的。
半导体存储器件还可以包括：使能控制器，其适于控制是否使能在任意部分中存储地址信号的操作。
根据本发明的实施例，一种存储系统可以包括：控制器，其适于生成与待处理的数据对应的访问类型信息；以及半导体存储器件，其适于在控制器的控制下对数据执行读/写操作，基于访问类型信息修改用于存储刷新目标地址的内部控制信号，以及对与刷新目标地址对应的字线执行刷新操作。
访问类型信息可以对应于这样的数据量：其访问时间等于或长于在控制器中所处理的数据中所占用的预定时间。
内部控制信号可以通过修改由控制器提供的激活命令信号而生成。
半导体存储器件可以包括：命令生成器，其适于接收激活命令信号，以及将所接收的激活命令信号修改为与活动类型对应的内部激活命令信号；地址储存器，其适于基于内部激活命令信号来存储地址信号；计数器，其适于对与活动类型对应的内部激活命令信号各个进行计数；以及刷新操作驱动器，其适于接收存储在地址储存器中的地址信号之中与计数器的输出信号对应的地址信号，以及对与该地址信号对应的字线执行刷新操作。
命令生成器可以基于访问类型信息来控制内部激活命令信号被激活的次数。
计数器可以基于访问类型信息控制计数单元。
活动类型可以基于激活命令信号的激活部分以及激活命令信号在预定部分中被激活的次数来划分。
附图说明
图1是图示常规半导体存储器件的存储体的示图。
图2是图示根据本发明实施例的半导体存储器件的框图。
图3是图2所示的内部命令生成器的详细示图。
图4是用于描述图3所示的内部命令生成器的操作的时序图。
图5是图示根据本发明实施例的半导体存储器件的框图。
图6是根据第一示例的图5所示的使能控制器的详细示图。
图7是图6所示的使能控制器的操作的一部分的时序图。
图8是根据第二示例的图5所示的使能控制器的详细示图。
图9是根据第三示例的图5所示的使能控制器的详细示图。
图10是图示根据本发明实施例的半导体存储器件的框图。
图11是用于描述图10所示的半导体存储器件的操作的时序图。
图12是图示根据本发明实施例的存储系统的框图。
图13是图12所示的半导体存储器件的详细示图。
图14是用于描述图12所示的存储系统的操作的时序图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以以不同形式实施并且不应被认为限于本文所阐述的实施例。确切地，提供了这些实施例，使得本公开将透彻和完整，并且将向本领域技术人员完全传达本发明的范围。贯穿本公开，在本发明的各个附图和实施例中，类似的附图标记指代类似的部件。
还应当注意，在本说明书中，“连接/耦接”不仅指代一个组件直接耦接另一组件，而且指代一个组件通过中间组件间接耦接另一组件。另外，只要在句子中未具体提及，单数形式就可以包括复数形式。应当容易理解，本公开中的“上”和“之上”的含义应以最广义的方式解释，使得“上”不仅意指“直接”在某物“上”而且意指在它们之间具有中间(多个)特征或(多个)层的情况下在某物“上”，以及“之上”不仅意指直接在某物顶部上而且意指在它们之间具有中间(多个)特征或(多个)层的情况下在某物顶部上。当第一层被称为在第二层“上”或在衬底“上”时，它不仅指代第一层直接形成在第二层上或在衬底上的情况，而且指代在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
图2是图示根据本发明实施例的半导体存储器件的框图。
参照图2，半导体存储器件可以包括内部命令生成器210、地址储存器220和刷新操作驱动器230。
内部命令生成器210接收激活命令信号ACT并生成内部激活命令信号INN_ACT。激活命令信号ACT是当半导体存储器件执行正常操作时用于激活字线的命令信号。当激活命令信号ACT被激活时，与激活命令信号ACT一起输入的地址信号ADD所对应的字线被激活。此后为了方便起见，将字线的激活部分定义为“激活部分”。响应于激活命令信号ACT，内部激活命令信号INN_ACT被激活。当激活部分持续了预定时间或更长时，内部激活命令信号INN_ACT被另外激活(好像激活命令信号ACT被再次激活)。在这种情况下，内部激活命令信号INN_ACT被激活的次数超过了激活命令信号ACT被激活的次数。
地址储存器220响应于内部激活命令信号INN_ACT来存储地址信号ADD，并且输出地址信号ADD以作为目标地址信号TT_ADD。这里，目标地址信号TT_ADD可以是关于在刷新操作期间被激活的字线的地址信息。
首先，将参照图1详细地描述目标地址信号TT_ADD。例如，当在激活操作期间激活了第二字线WL_K时，如前所述，在与第三字线WL_K+1对应的第三存储器单元MC_K+1中出现了电流泄露。在刷新操作期间，半导体存储器件控制邻近于第二字线WL_K设置的第三字线WL_K+1的激活操作。对于这种控制而言，需要待刷新的字线的地址信息，并且目标地址信号TT_ADD可以具有该地址信息。换言之，目标地址信号TT_ADD可以是与作为刷新操作的直接目标的第三字线WL_K+1对应的地址信息，并且它可以是与邻近于第三字线WL_K+1设置的第二字线WL_K对应的地址信息并且能够作为第三字线WL_K+1的参考。这里，与第二字线WL_K耦接的存储器单元可以与对应于第一字线WL_K-1的存储器单元和/或对应于第三字线WL_K+1的存储器单元包括在相同的阱中。在这种情况下，目标地址信号TT_ADD可以是与第一字线WL_K-1和/或第三字线WL_K+1对应的地址信息。
同时，响应于刷新命令信号REF，刷新操作驱动器230对字线WL之中的对应于目标地址信号TT_ADD的字线执行刷新操作。
当激活命令信号ACT的激活部分持续预定时间或更长时，半导体存储器件另外激活内部激活命令信号INN_ACT，以存储目标地址信号TT_ADD，并且通过使用所存储的目标地址信号TT_ADD来对对应字线执行刷新操作。
图3是图2所示的内部命令生成器210的详细示图。
参照图3，内部命令生成器210可以包括正常激活单元310和附加激活单元320。
正常激活单元310响应于激活命令信号ACT来激活内部激活命令信号INN_ACT。这里，激活命令信号ACT被激活的时刻对应于内部激活命令信号INN_ACT被激活的时刻，并且这表明激活命令信号ACT被激活的次数对应于内部激活命令信号INN_ACT被激活的次数。
在从激活命令信号ACT被激活的时刻经过预定时间之后，附加激活单元320激活内部激活命令信号INN_ACT。附加激活单元320可以以多种多样的形式来设计。这里，以激活命令信号ACT被接收并被用于激活内部激活命令信号INN_ACT的情况作为示例。在这种情况下，可以使用振荡器。换言之，可以将附加激活单元320设计成，当激活命令信号ACT被激活时激活内部激活命令信号INN_ACT，并且可以使用振荡器在下一激活命令信号ACT被激活之前的预定时间或更长时间内进行计数操作。同时，尽管在图3的实施例中描述了附加激活单元320接收激活命令信号ACT的情况，但是也可以将附加激活单元320设计成使用与激活命令信号ACT一起输入的地址信号ADD。
图4是用于描述图3所示的内部命令生成器210的操作的时序图。图4示出了激活命令信号ACT、地址信号ADD和内部激活命令信号INN_ACT。
此后为了方便起见，将描述如何输入激活命令信号ACT的两个示例。第一输入类型表示：输入激活命令信号ACT，然后在从输入激活命令信号ACT的时刻经过预定时间之前，输入下一激活命令信号ACT。第二输入类型表示：输入激活命令信号ACT，然后在从输入激活命令信号ACT的时刻经过预定时间之后，输入下一激活命令信号ACT。在第一输入类型中，每当输入激活命令信号ACT时，都激活内部激活命令信号INN_ACT。
参照图4，情况①指的是激活命令信号ACT具有第一输入类型的时候，情况②指的是激活命令信号ACT具有第二输入类型的时候。
如图4所示，响应于情况①的激活命令信号ACT和情况②的激活命令信号ACT，激活内部激活命令信号INN_ACT。具体而言，当激活命令信号ACT根据情况②被输入时，在激活命令信号ACT被激活的时刻激活内部激活命令信号INN_ACT一次，然后内部激活命令信号INN_ACT又激活两次。从内部激活命令信号INN_ACT的角度来看，激活命令信号ACT被另外(或实际上)激活。当激活命令信号ACT根据情况②被输入时，内部激活命令信号INN_ACT被激活的次数总数变为“3”。
当激活命令信号ACT根据情况②被输入时，半导体存储器件可以将内部激活命令信号INN_ACT被激活的次数控制成大于激活命令信号ACT被激活的次数，并且控制存储地址信号ADD的操作。
图5是图示根据本发明实施例的半导体存储器件的框图。
参照图5，半导体存储器件可以包括内部命令生成器510、地址储存器520、刷新操作驱动器530和使能控制器540。由于内部命令生成器510、地址储存器520和刷新操作驱动器530分别对应于图2所示的内部命令生成器210、地址储存器220和刷新操作驱动器230，所以这里省略对它们的详细描述。此后描述图5的实施例中添加的使能控制器540。
使能控制器540控制是否使能存储地址信号ADD的操作。使能控制器540生成用于控制地址储存器520被激活的时刻的使能信号EN。使能信号EN具有任意激活部分，这将在稍后再描述。因而，根据使能信号EN在任意激活部分中激活地址储存器520，并且在任意激活部分中，地址储存器520响应于内部激活命令信号INN_ACT来存储地址信号ADD。如前所述，所存储的地址信号ADD变为目标地址信号TT_ADD，并且可以基于目标地址信号TT_ADD来执行对特定字线的刷新操作。
图6是根据第一示例的图5所示的使能控制器540的详细示图。
参照图5和图6，使能控制器540可以包括周期信号生成单元610和使能信号生成单元620。
周期信号生成单元610生成以预定周期触发的振荡信号OSC。这里，振荡信号OSC的周期可以根据如何设计半导体存储器件而以各种方式来设定。例如，半导体存储器件可以被设计成将振荡信号OSC的周期设定在几纳秒(ns)至数百微秒(μs)的范围内。当然，可以将振荡信号OSC的周期设定在其它范围内。地址储存器520被使能和存储地址信号ADD的次数可以基于振荡信号OSC的周期来控制。换言之，随着振荡信号OSC的周期变得更短，地址储存器520更频繁地存储地址信号ADD，而随着振荡信号OSC的周期变得更长，地址储存器520不太频繁地存储地址信号ADD。周期信号生成单元610可以包括振荡器。
使能信号生成单元620响应于命令信号CMD和振荡信号OSC来生成使能信号EN。使能信号生成单元620可以包括第一信号生成元件621和第二信号生成元件622。这里，假定命令信号CMD为读操作期间激活的读命令信号RD。第一信号生成元件621响应于读命令信号RD来将振荡信号OSC为预使能信号PRE_EN。第二信号生成元件622响应于读命令信号RD来将预使能信号PRE_EN输出为使能信号EN。第一信号生成元件621和第二信号生成元件622可以包括移位器。
图7是用于描述图6所示的使能控制器540的操作的时序图。图7示出了命令信号CMD、预使能信号PRE_EN和使能信号EN。
首先，振荡信号OSC在任意时刻变为逻辑高电平。这里，当输入读命令信号RD时，预使能信号PRE_EN变为逻辑高电平，然后当再次输入读命令信号RD时，使能信号EN被激活为逻辑高电平。图5所示的地址储存器520响应于使能信号EN而被使能，并且响应于内部激活命令信号INN_ACT来存储地址信号ADD。如前所述，内部激活命令信号INN_ACT响应于激活命令信号ACT而被激活。因此，如图7所示，地址信号ADD响应于激活命令信号ACT而被存储(A)在使能信号EN被激活的部分中。尽管在图7中未示出，但是当激活部分持续预定时间或更长时，内部激活命令信号INN_ACT被激活。在这种情况下，地址信号ADD也可以被存储(A)。
同时，图7示出了使能信号EN被激活的情况和使能信号EN被去激活的情况这二者来描述地址信号ADD的存储(A)。然而，读命令信号RD和振荡信号OSC并非处于彼此紧密关系。因此，基于读命令信号RD和振荡信号OSC生成的使能信号EN可以具有任意使能时刻。
同时，图7示例性地示出了当两次输入读命令信号RD时被激活或去激活的使能信号EN。然而，命令信号CMD的种类和命令信号CMD被输入的次数可以根据半导体存储器件如何被设计而不同。例如，当振荡信号OSC处于逻辑高电平并且两次输入预充电命令信号PRE时使能信号EN可以被激活，然后当振荡信号OSC处于逻辑低电平并且三次输入写命令WT时使能信号EN可以被去激活。
毕竟使能信号EN具有任意激活部分，并且这意味着地址储存器520可以响应于内部激活命令信号INN_ACT将地址信号ADD存储在任意部分中。
当在使能信号EN的激活部分中输入内部激活命令信号INN_ACT时，图5所示的地址储存器520存储对应的地址信号ADD。地址储存器520可以存储与内部激活命令信号INN_ACT对应的所有地址信号ADD，或者存储与内部激活命令信号INN_ACT对应的地址信号ADD中的一些。例如，当地址储存器520能够存储一个地址信号ADD时，在使能信号EN被激活之后，地址储存器520可以存储与第一内部激活命令信号INN_ACT对应的地址信号ADD，然后不存储任何地址信号ADD，或者地址储存器520可以通过利用当前输入的地址信号ADD更新先前存储的地址信号ADD来激活使能信号EN，并且存储与最近内部激活命令信号INN_ACT对应的地址信号ADD。
图8是根据第二示例的图5所示的使能控制器540的详细示图。
参照图8，使能控制器540可以包括第一计数单元810、第二计数单元820和信号生成单元830。
第一计数单元810可以响应于第一计数信号CNT1来执行计数操作并且生成与计数结果对应的第一计数信息CNT_INF1。第一计数单元810可以使第一计数信息CNT_INF1具有偏移值或者使第一计数信息CNT_INF1的多个比特中的一些比特具有固定值。当第一计数信息CNT_INF1达到预定值时，第一计数单元810将第一计数信息CNT_INF1初始化为初始值并且从一开始对第一计数信号CNT1进行计数。具有偏移值的第一计数信息CNT_INF1意味着第一计数信息CNT_INF1具有预定值。例如，当第一计数信息CNT_INF1为7比特信号并且每当激活第一计数信号CNT1时就使第一计数信息CNT_INF1增加“1”时，初始值为诸如“0001000”之类的固定值，而不是“0000000”。而且，具有固定值的第一计数信息CNT_INF1的比特中的一些比特是指，例如第一计数信息CNT_INF1为7比特信号并且第三比特固定为“1”(“0010000”：加下划线的比特始终为“1”)而其它比特通过计数操作改变。
第二计数单元820可以响应于第二计数信号CNT2来执行计数操作并且生成与计数结果对应的第二计数信息CNT_INF2。当地址信号ADD存储在地址储存器520中时，第二计数单元820可以对第二计数信息CNT_INF2的值进行初始化(见图5)。
信号生成单元830将第一计数信息CNT_INF1与第二计数信息CNT_INF2进行比较并生成使能信号EN。当第一计数信息CNT_INF1与第二计数信息CNT_INF2具有对应值时使能信号EN被激活。例如，第一计数信息CNT_INF1与第二计数信息CNT_INF2的所有比特可以具有相同值，或者第一计数信息CNT_INF1的比特中的所有比特或部分比特与第二计数信息CNT_INF2的比特中的所有比特或部分比特可以具有相同值。
同时，第一计数信号CNT1和第二计数信号CNT2可以用激活命令信号ACT、预充电命令信号PRE、写命令信号WT、读命令信号RD和刷新命令信号REF替代。
此后假定第一计数信号CNT1为读命令信号RD且第二计数信号CNT2为激活命令信号ACT。第一计数信息CNT_INF1与第二计数信息CNT_INF2中的每一个为9比特信号，并且第一计数信息CNT_INF1的第五个比特固定为“1”。而且，假定第一计数信息CNT_INF1和第二计数信息CNT_INF2在所有比特变为“1”之后被初始化，并且当所有比特相同时，地址储存器520存储地址信号ADD。
首先，当在第一计数信息CNT_INF1为“000010000”时，激活命令信号ACT被输入32次时，第二计数信息CNT_INF2变为“000010000”。因而，使能信号EN被激活，并且响应于内部激活命令信号INN_ACT，地址信号ADD被存储。随后，第二计数信息CNT_INF2可以被初始化为“000000000”。同时，假定在地址信号ADD被存储之前，读命令信号RD被激活三次并且第一计数信息CNT_INF1变为“0000010011”。在这种情况下，当从前一地址被存储的时刻起激活命令信号ACT被输入35次时，地址可以被存储。当第一计数信息CNT_INF1为“111111111”时，仅在激活命令信号ACT被输入1023次之后存储该地址，然后当读命令信号RD被激活时，第一计数信息CNT_INF1可以被初始化为“000010000”。
由于在第二计数信息CNT_INF2的值增加时第一计数信息CNT_INF1的值持续改变，所以地址储存器520存储地址信号ADD的部分也继续改变，并且地址储存器520存储地址信号ADD的次数持续改变。这表明可以在任意部分中存储刷新目标地址。
图9是根据第三示例的图5所示的使能控制器540的详细示图。
参照图9，使能控制器540可以包括随机数生成单元910和信号生成单元920。
当激活命令信号ACT被激活时，随机数生成单元910生成随机数RAN_NUM。例如，随机数生成单元910可以随机地生成自然数之中具有最大值的一个自然数。在随机数生成单元910中生成的大部分随机数不是定期性地生成的，并且生成的随机数和下一随机数可以彼此独立地生成。
信号生成单元920响应于在随机数生成单元910中生成的随机数RAN_NUM和预定的设定值SET_NUM来生成使能信号EN。设定值SET_NUM可以为等于或小于随机数RAN_NUM可以具有的最大值的自然数。当随机数RAN_NUM和设定值SET_NUM相同时，使能信号EN被激活。
图9所示的使能信号EN响应于随机数RAN_NUM和设定值SET_NUM来生成。随机数RAN_NUM是任意自然数。因此，基于随机数RAN_NUM生成的使能信号EN也可以具有任意激活时刻。随着随机数RAN_NUM的最大值变小，地址储存器520更频繁地存储地址ADD，而随着随机数RAN_NUM的最大值变大，地址储存器520不太频繁地存储地址ADD。
因此，半导体存储器件可以解决在与特定字线对应的存储器单元中出现电流泄露的缺陷。换言之，当字线被激活长于预定时间的时间时，在相邻存储器单元中发生电流泄露，但是这可以通过对与该存储器单元对应的字线进行刷新操作来解决。
随着半导体存储器件的集成度增加，字线之间的间隙变窄，而这引起问题。
为了方便起见，再次参照图1，并且假定在激活操作期间激活第二字线WL_K。
当设置在第一至第三字线WL_K-1、WL_K和WL_K+1的中心处的第二字线WL_K被激活时，第一字线WL_K-1和第三字线WL_K+1的电压电平由于耦接效应而意外地升高或下降。当第一字线WL_K-1和第三字线WL_K+1的电压电平变得不稳定时，存储在第一存储器单元MC_K-1的单元电容器和第三存储器单元MC_K+1的单元电容器中的数据可能丢失。当第二字线WL_K频繁且不连续地被激活时，数据的丢失可能更糟。
此后描述这种情况下的目标地址信号TT_ADD。
例如，当在激活操作期间激活第二字线WL_K时，如上所述在第一字线WL_K-1和第三字线WL_K+1中出现耦接效应。半导体存储器件在刷新操作期间控制对第一字线WL_K-1和第三字线WL_K+1的激活操作。这里，所需要的是关于成为刷新操作的目标的字线的地址信息，并且目标地址信号TT_ADD可以具有与其对应的信息。换言之，目标地址信号TT_ADD可以是与作为刷新操作的直接目标的第一字线WL_K-1和第三字线WL_K+1对应的地址信息，或者它可以是与第二字线WL_K对应的地址信息，该第二字线WL_K被设置成邻近第一字线WL_K-1和第三字线WL_K+1并且用于参考第一字线WL_K-1和第三字线WL_K+1。
此后描述在半导体存储器件中出现电流泄露和耦接效应这二者的实施例。为了方便起见，通过将激活命令信号划分成两种活动类型来描述该实施例。第一活动类型的激活命令信号具有上述的激活命令信号被激活预定时间或更长时间的激活部分。第二活动类型的激活命令信号在预定时间内被激活若干次。第二活动类型的激活命令信号对应于一个字线。第一活动类型的激活命令信号关注在存储器单元中出现的电流泄露，而第二活动类型的激活命令信号关注在字线中出现的耦接效应。
图10是图示根据本发明实施例的半导体存储器件的框图。
参照图10，半导体存储器件可以包括命令生成器1010、计数器1020、比较器1030、地址储存器1040、使能控制器1050和刷新操作驱动器1060。
命令生成器1010接收激活命令信号ACT并将其修改成第一内部激活信号INN_ACT1和第二内部激活信号INN_ACT2。命令生成器1010可以包括第一命令生成单元1011和第二命令生成单元1012。第一命令生成单元1011响应于第一活动类型的激活命令信号ACT来生成第一内部激活信号INN_ACT1，而第二命令生成单元1012响应于第二活动类型的激活命令信号ACT来生成第二内部激活信号INN_ACT2。第一命令生成单元1011对应于图5所示的内部命令生成器510。第一命令生成单元1011和第二命令生成单元1012的操作将在稍后详细描述，并且在第一命令生成单元1011中生成的第一内部激活信号INN_ACT1被使能的次数大于激活命令信号ACT被激活的次数，而在第二命令生成单元1012中生成的第二内部激活信号INN_ACT2被使能的次数与激活命令信号ACT被激活的次数相同。
计数器1020对第一内部激活信号INN_ACT1被激活的次数以及第二内部激活信号INN_ACT2被激活的次数进行计数。计数器1020可以包括第一计数单元1021和第二计数单元1022。第一计数单元1021对第一内部激活信号INN_ACT1被激活的次数进行计数，并且第二计数单元1022对第二内部激活信号INN_ACT2被激活的次数进行计数。
比较器1030将第一计数单元1021的输出信号(其被称为“第一计数值”)与第二计数单元1022的输出信号(其被称为“第二计数值”)进行比较，并且生成选择信号SEL，这将在稍后再描述。比较器1030将第一计数值和第二计数值彼此进行比较，并且例如基于较大的计数值来生成选择信号SEL。选择信号SEL是用于执行控制以将第一地址储存单元1041和第二地址储存单元1042的输出信号之间的一个传送给刷新操作驱动器1060的信号。
地址储存器1040响应于第一内部激活信号INN_ACT1和第二内部激活信号INN_ACT2来存储地址信号ADD。地址储存器1040可以包括第一地址储存单元1041和第二地址储存单元1042。第一地址储存单元1041响应于第一内部激活信号INN_ACT1来存储地址信号ADD，并且第二地址储存单元1042响应于第二内部激活信号INN_ACT2来存储地址信号ADD。地址储存器1040响应于选择信号SEL来输出第一地址储存单元1041和第二地址储存单元1042之间的一个地址储存单元的输出信号以作为目标地址信号TT_ADD。
使能控制器1050控制是否使能地址信号ADD在任意部分中的存储操作。由于前面参照图5至图9已经描述了使能控制器1050，所以省略对使能控制器1050的详细描述。
刷新操作驱动器1060响应于基于选择信号SEL传送的目标地址信号TT_ADD来对多个字线WL之中的对应于目标地址信号TT_ADD的字线执行刷新操作。由于前面参照图5描述了刷新操作驱动器1060，所以省略对刷新操作驱动器1060的进一步描述。
半导体存储器件可以通过根据活动类型对激活命令信号ACT进行划分来执行计数操作并且基于选择结果来选择目标地址信号TT_ADD。因而，可以检测到更持续输入的活动类型的激活命令信号ACT，因而可以执行对与激活命令信号ACT对应的字线的刷新操作。
图11是用于描述图10所示的半导体存储器件的操作的时序图。图11示出了激活命令信号ACT、第一内部激活信号INN_ACT1、第二内部激活信号INN_ACT2、第一计数值CNT1、第二计数值CNT2、地址信号ADD和目标地址信号TT_ADD。图11还示出了通过使能控制器1050设定的任意部分HHH。
参照图10和图11，激活命令信号ACT在任意部分HHH中被激活。可以输入第一活动类型或第二活动类型的激活命令信号ACT，或者可以输入第一活动类型的激活命令信号ACT和第二活动类型的激活命令信号ACT的混合。图11示出了输入第一活动类型的激活命令信号ACT和第二活动类型的激活命令信号ACT的混合的情况。如图10和图11所示，第一活动类型的激活命令信号ACT表示信号KKK维持预定时间或更长的情况，其中信号KKK是当激活命令信号ACT被激活一次时输入的地址信号ADD。第二活动类型的激活命令信号ACT表示每当激活激活命令信号ACT时信号QQQ被新近输入的情况，其中信号QQQ是相同的地址信号ADD。这里，当输入第二活动类型的激活命令信号ACT时，在预定时间内激活命令信号ACT被激活若干次，并且第二活动类型的激活命令信号ACT可以包括不持续施加相同的地址信号ADD的情况。简言之，另一地址信号ADD可以插设在作为基于第二活动类型的第一激活命令信号ACT的地址信号ADD的信号QQQ与作为基于第二活动类型的第二激活命令信号ACT的地址信号ADD的信号QQQ之间。
同时，图11示出了第一活动类型的激活命令信号ACT被输入一次并且第二活动类型的激活命令信号ACT被输入两次的情况。如前所述，第一活动类型的激活命令信号ACT被用于生成第一内部激活信号INN_ACT1，并且第二活动类型的激活命令信号ACT被用于生成第二内部激活信号INN_ACT2。简言之，第一命令生成单元1011生成第一内部激活信号INN_ACT1，其中第一内部激活信号INN_ACT1响应于具有被激活预定时间或更长的激活部分的激活命令信号ACT而被激活四次，并且第二命令生成单元1012生成第二内部激活信号INN_ACT2，其中第二内部激活信号INN_ACT2响应于在预定时间内被激活预定次数的激活命令信号ACT而被激活两次。
随后，第一计数单元1021和第二计数单元1022对第一内部激活信号INN_ACT1和第二内部激活信号INN_ACT2被激活的次数进行计数，并且生成第一计数值CNT1和第二计数值CNT2。第一计数值CNT1变为“4”，“4”为第一内部激活信号INN_ACT1被激活的次数，并且第二计数值CNT2变为“2”，“2”为第二内部激活信号INN_ACT2被激活的次数。比较器1030将为“4”的第一计数值CNT1与为“2”的第二计数值CNT2彼此比较并且生成选择信号SEL。由于第一计数值CNT1大于第二计数值CNT2，所以选择信号SEL执行控制以输出存储在第一地址储存单元1041中的地址信号ADD。
同时，第一地址储存单元1041响应于第一内部激活信号INN_ACT1来存储作为地址信号ADD的信号KKK，并且第二地址储存单元1042响应于第二内部激活信号INN_ACT2来存储作为地址信号ADD的信号QQQ。基于上述的选择信号SEL，目标地址信号TT_ADD变为存储在第一地址储存单元1041中的信号KKK。作为信号KKK的目标地址信号TT_ADD意味着，响应于刷新操作期间被激活的刷新命令信号REF，可以对与信号KKK对应的字线执行刷新操作。
图11示出了第一内部激活信号INN_ACT1被激活的次数大于第二内部激活信号INN_ACT2被激活的次数的情况。然而，如果第二内部激活信号INN_ACT2被激活的次数大于第一内部激活信号INN_ACT1被激活的次数，则目标地址信号TT_ADD变为信号QQQ，并且对应于信号QQQ的字线被激活。
半导体存储器件可以根据命令类型对在任意部分HHH期间输入的激活命令信号ACT进行划分，并且将在预定部分HHH期间最频繁激活的命令类型所对应的地址ADD设置为目标地址信号TT_ADD。
图12是图示根据本发明实施例的存储系统的框图。
参照图12，存储系统可以包括控制器1210和半导体存储器件1220。
控制器1210向半导体存储器件1220提供命令信号CMD、地址信号ADD和数据DAT，并且控制半导体存储器件1220以处理数据DAT。除了用于数据DAT的读操作和写操作的命令信号外，命令信号CMD可以包括激活命令信号ACT和刷新命令信号REF。而且，控制器1210向半导体存储器件1220提供访问类型信息INF_TP。访问类型信息INF_TP是关于激活操作的类型的信息，并且访问类型信息INF_TP可以根据控制器1210所处理的数据DAT的种类而不同。
具体而言，当必须访问待处理的数据DAT预定时间或更长时，换言之，当必须激活对应于数据DAT的字线预定时间或更长时，它意味着，激活命令信号ACT被激活预定时间或更长。在这种情况下，激活命令信号ACT的类型对应于上述第一活动类型。随后，例如当待处理的数据DAT必须在预定时间内被激活时，换言之，当存储数据DAT的字线必须在预定时间内被激活预定次数时，它意味着，激活命令信号ACT在预定时间内被激活预定次数，其对应于上述第二活动类型的情况。
由控制器1210处理的数据DAT未必具有一种访问类型。在这种情况下，访问类型信息INF_TP具有关于与主要处理的数据DAT对应的访问类型的信息。举例来说，如果在由控制器1210处理的数据DAT之中存在较多具有比预定时间更长的访问时间的数据DAT，则提供该信息以作为访问类型信息INF_TP。半导体存储器件1220可以执行对应于数据DAT的刷新操作，所述数据DAT占据了所处理的数据DAT的大多数。这将在稍后再描述。
随后，半导体存储器件1220可以在控制器1210的控制之下对数据DAT执行读/写操作。特别地，在用于存储刷新目标地址的控制操作中使用访问类型信息INF_TP。刷新目标地址基于内部控制信号来存储。这将在稍后再描述。半导体存储器件1220可以基于访问类型信息INF_TP来修改内部控制信号，并且可以基于变形的内部控制信号来存储刷新目标地址。这里，内部控制信号可以包括被控制以存储刷新目标地址的所有控制信号。例如，如前面在上述实施例中描述的，如果基于内部激活命令信号存储刷新目标地址，则内部激活命令信号还可以包括在内部控制信号中。
随后，半导体存储器件1220响应于作为命令信号CMD的刷新命令信号REF来对与刷新目标地址对应的字线执行刷新操作。
存储系统可以通过使用访问类型信息INF_TP来控制存储刷新目标地址的操作。尽管如上面所描述，访问类型信息INF_TP对应于所处理的数据DAT。因此，存储系统可以基于在控制器1210中使用的数据DAT来控制半导体存储器件1220的刷新操作。
同时，半导体存储器件1220可以对应于图10所示结构的半导体存储器件。访问类型信息INF_TP被输入到半导体存储器件的每个构成元件以改变内部控制信号。此后代表性地描述访问类型信息INF_TP被输入到命令生成器(其对应于命令生成器1010)的情况。
图13是图示图12所示的半导体存储器件1220的详细示图。图13示出了访问类型信息INF_TP被输入到命令生成器1010的情况，并且图14示出了访问类型信息INF_TP被输入到计数器1020的情况，图14作为用于描述图12所示存储系统的操作的时序图。
参照图13，半导体存储器件1220的命令生成器基于访问类型信息INF_TP来控制激活第一内部激活信号INN_ACT1和第二内部激活信号INN_ACT2的频率。半导体存储器件1220的命令生成器可以包括第一命令生成单元1310和第二命令生成单元1320。第一命令生成单元1310响应于第一活动类型的激活命令信号ACT来生成第一内部激活信号INN_ACT1，并且第二命令生成单元1320响应于第二活动类型的激活命令信号ACT来生成第二内部激活信号INN_ACT2。
首先，第一命令生成单元1310可以包括正常激活元件1311和附加激活元件1312。
正常激活元件1311响应于激活命令信号ACT来激活第一内部激活信号INN_ACT1。激活命令信号ACT的激活时刻对应于第一内部激活信号INN_ACT1的激活时刻。这表明第一内部激活信号INN_ACT1被激活的次数对应于内部激活命令信号INN_ACT被激活的次数。
附加激活元件1312在激活命令信号ACT被激活之后响应于与访问类型信息INF_TP对应的时间来激活第一内部激活信号INN_ACT1。虽然图3的附加激活单元320在每个预定时间激活内部激活信号INN_ACT，但是图13的附加激活元件1312可以在对应于访问类型信息INF_TP的每个时间激活第一内部激活信号INN_ACT1。换言之，可以控制第一内部激活信号INN_ACT1的激活周期，并且这意味着，可以控制第一内部激活信号INN_ACT1被激活的次数。
随后，第二命令生成单元1320控制第二内部激活信号INN_ACT2被激活的次数。第二命令生成单元1320可以由能够基于访问类型信息INF_TP控制执行移位操作的次数的电路形成，这意味着可以将激活命令信号ACT被激活的次数控制成与第二内部激活信号INN_ACT2被激活的次数相同，或者意味着第二内部激活信号INN_ACT2可以被控制成每当两次输入激活命令信号ACT时被激活一次。这也意味着，也可以基于访问类型信息INF_TP来控制第二内部激活信号INN_ACT2被激活的次数。
图13示出了向第一命令生成单元1310和第二命令生成单元1320这二者输入访问类型信息INF_TP的情况。然而，如图14所示，如果基于访问类型信息INF_TP控制第一命令生成单元1310和第二命令生成单元1320之间的一个命令生成单元，则不存在缺陷。
此后描述有关控制第一内部激活信号INN_ACT1和第二内部激活信号INN_ACT2被激活的次数的刷新操作。
向回参考图10，计数器1020对第一内部激活信号INN_ACT1和第二内部激活信号INN_ACT2被激活的次数进行计数，并且比较器1030基于计数值生成用于选择性地输出刷新目标地址的选择信号SEL。简言之，基于第一内部激活信号INN_ACT1和第二内部激活信号INN_ACT2被激活的次数来决定刷新目标地址。因此，基于访问类型信息INF_TP控制第一内部激活信号INN_ACT1和第二内部激活信号INN_ACT2被激活的次数之提及表明，尽管输入了相同条件的激活命令信号ACT，但是基于访问类型信息INF_TP存储的刷新目标地址可能不同。
图14是用于描述图12所示的存储系统的操作的时序图。图14示出了激活命令信号ACT、第一内部激活信号INN_ACT1、第二内部激活信号INN_ACT2、第一计数值CNT1、第二计数值CNT2、地址信号ADD和目标地址信号TT_ADD。图14示出了基于访问类型信息INF_TP控制第一内部激活信号INN_ACT1被激活的次数的情况。
首先，在情况①中，访问类型信息INF_TP并未反映在第一内部激活信号INN_ACT1中。在情况①中，第一内部激活信号INN_ACT1被激活的次数未被控制。如图14所示，在情况①中，通过对第一内部激活信号INN_ACT1进行计数得到的第一计数值CNT1为“4”，并且通过对第二内部激活信号INN_ACT2进行计数得到的第二计数值CNT2为“3”。因此，目标地址信号TT_ADD变为信号KKK，该信号KKK是响应于第一内部激活信号INN_ACT1而存储的地址信号ADD。
在情况②中，访问类型信息INF_TP反映在第一内部激活信号INN_ACT1中。在情况②中，第一内部激活信号INN_ACT1被激活的次数(其作为第一内部激活信号INN_ACT1的激活周期)被控制成比情况①的长。尽管在情况①和情况②中输入了相同的激活命令信号ACT，但是在情况②中通过对第一内部激活信号INN_ACT1进行计数得到的第一计数值CNT1为“2”，其不同于情况①，并且在情况②中通过对第二内部激活信号INN_ACT2进行计数得到的第二计数值CNT2为“3”，其与情况①相同。因此，目标地址信号TT_ADD变为信号QQQ，该信号QQQ是响应于第二内部激活信号INN_ACT2而存储的地址信号ADD。
存储系统能够基于访问类型信息INF_TP使第一内部激活信号INN_ACT1变形并且存储作为目标地址信号TT_ADD的刷新目标地址。通过基于访问类型信息INF_TP存储刷新目标地址来执行刷新操作的事实意味着，终归基于由控制器1210处理的数据DAT来控制刷新操作。
如上所述，半导体存储器件可以通过根据活动类型划分激活命令信号来执行计数操作，并且基于计数结果来存储刷新目标地址。这表明半导体存储器件基于激活命令信号的活动类型执行刷新操作。
而且，存储系统可以基于由控制器提供的访问类型信息来存储刷新目标地址。这表明半导体存储器件基于在控制器中使用的数据来执行刷新操作。
同时，图13和图14示出了访问类型信息INF_TP被输入到第一命令生成单元1310中的情况。然而，访问类型信息INF_TP也可以被输入到计数器1020(见图10)，并且这也包括在本发明的范围和概念内。在这种情况下，可以基于访问类型信息INF_TP来控制计数器1020的计数单元，并且结果，可以得到图14所示的第一计数值CNT1和第二计数值CNT2。
根据本发明的实施例，可以通过稳定地执行刷新操作，来长时间保持存储在存储器单元中的数据，由此增加半导体存储器件的数据可靠性。
虽然已经关于特定实施例描述了本发明，但是对于本领域技术人员而言将显而易见的是，可以在不脱离所附权利要求中所限定的本发明的精神和范围的情况下，进行各种修改和变型。
通过本发明的实施例可以看出，本发明提供了下面技术方案:
1.一种半导体存储器件，包括：
命令生成器，其适于生成与激活命令信号对应的内部激活命令信号，其中，当所述激活命令信号的激活部分持续预定时间或更长时，所述内部激活命令信号被另外激活；
地址储存器，其适于基于所述内部激活命令信号的激活数来存储地址信号；以及
刷新操作驱动器，其适于对与所存储的地址信号对应的字线执行刷新操作。
2.根据技术方案1所述的半导体存储器件，其中，所述命令生成器包括：
正常激活单元，其用于基于所述激活命令信号来激活所述内部激活命令信号；以及
附加激活单元，其用于基于所述预定时间来另外激活所述内部激活命令信号。
3.根据技术方案1所述的半导体存储器件，还包括：
使能控制器，其适于控制是否使能在任意部分中存储所述地址信号的操作。
4.一种半导体存储器件，包括：
命令生成器，其适于接收激活命令信号，并且将所接收的激活命令信号修改为与活动类型对应的内部激活命令信号；
地址储存器，其适于基于所述内部激活命令信号的激活数来存储地址信号；
计数器，其适于对与所述活动类型对应的所述内部激活命令信号进行计数；以及
刷新操作驱动器，其适于接收与所述计数器的输出信号对应的所述地址信号，并且对与所存储的地址信号对应的字线执行刷新操作。
5.根据技术方案4所述的半导体存储器件，其中，所述活动类型被划分成第一活动类型和第二活动类型，其中所述第一活动类型基于所述激活命令信号的激活部分来确定，而所述第二活动类型基于所述激活命令信号在预定部分中被激活的次数来确定。
6.根据技术方案5所述的半导体存储器件，还包括：
第一命令生成器，其适于当接收到所述第一活动类型的激活命令信号时生成第一内部激活命令信号；以及
第二命令生成器，其适于当接收到所述第二活动类型的激活命令信号时生成第二内部激活命令信号。
7.根据技术方案6所述的半导体存储器件，其中，所述第一活动类型包括具有激活部分的激活命令信号，在所述激活部分所述激活命令信号被激活预定时间或更长，以及
所述第一内部激活命令信号被激活的次数超过所述第一活动类型的激活命令信号被激活的次数。
8.根据技术方案6所述的半导体存储器件，其中，所述第二活动类型包括在预定时间内被激活预定次数的激活命令信号，以及
所述第二内部激活命令信号被激活的次数对应于所述第二活动类型的激活命令信号被激活的次数。
9.根据技术方案6所述的半导体存储器件，其中，所述地址储存器包括：
第一地址储存单元，其用于基于所述第一内部激活命令信号存储所述地址信号；以及
第二地址储存单元，其用于基于所述第二内部激活命令信号存储所述地址信号。
10.根据技术方案6所述的半导体存储器件，其中，所述计数器包括：
第一计数单元，其用于对所述第一内部激活命令信号被激活的次数进行计数；以及
第二计数单元，其用于对所述第二内部激活命令信号被激活的次数进行计数。
11.根据技术方案10所述的半导体存储器件，还包括：
比较器，其适于将所述第一计数单元的计数值与所述第二计数单元的计数值彼此比较。
12.根据技术方案11所述的半导体存储器件，其中，所述地址储存器基于所述比较器的输出信号，向所述刷新操作驱动器提供所述地址信号，所述地址信号是基于与所述第一内部激活命令信号和所述第二内部激活命令信号中的一个对应的内部激活命令信号而存储的。
13.根据技术方案4所述的半导体存储器件，还包括：
使能控制器，其适于控制是否使能在任意部分中存储所述地址信号的操作。
14.一种存储系统，包括：
控制器，其适于生成与待处理的数据对应的访问类型信息；以及
半导体存储器件，其适于在所述控制器的控制下对所述数据执行读/写操作，基于所述访问类型信息修改用于存储刷新目标地址的内部控制信号，以及对与所述刷新目标地址对应的字线执行刷新操作。
15.根据技术方案14所述的存储系统，其中，所述访问类型信息对应于所述数据的访问时间。
16.根据技术方案14所述的存储系统，其中，所述内部控制信号通过修改由所述控制器提供的激活命令信号来生成。
17.根据技术方案16所述的存储系统，其中，所述半导体存储器件包括：
命令生成器，其适于接收所述激活命令信号，并且将所接收的激活命令信号修改为与活动类型对应的内部激活命令信号；
地址储存器，其适于基于所述内部激活命令信号的激活数来存储地址信号；
计数器，其适于对与所述活动类型对应的内部激活命令信号进行计数；以及
刷新操作驱动器，其适于接收与所述计数器的输出信号对应的所述地址信号，并且对与所存储的地址信号对应的字线执行刷新操作。
18.根据技术方案17所述的存储系统，其中，所述命令生成器基于所述访问类型信息来控制所述内部激活命令信号被激活的次数。
19.根据技术方案17所述的存储系统，其中，所述计数器基于所述访问类型信息控制计数单元。
20.根据技术方案17所述的存储系统，其中，所述活动类型被划分成第一活动类型和第二活动类型，其中所述第一活动类型基于所述激活命令信号的激活部分来确定，并且其中所述第二活动类型基于所述激活命令信号在预定部分中被激活的次数来确定。

Claims (10)

1.一种半导体存储器件，包括：
命令生成器，其适于生成与激活命令信号对应的内部激活命令信号，其中，当所述激活命令信号的激活部分持续预定时间或更长时，所述内部激活命令信号被另外激活；
地址储存器，其适于基于所述内部激活命令信号的激活数来存储地址信号；以及
刷新操作驱动器，其适于对与所存储的地址信号对应的字线执行刷新操作。
2.根据权利要求1所述的半导体存储器件，其中，所述命令生成器包括：
正常激活单元，其用于基于所述激活命令信号来激活所述内部激活命令信号；以及
附加激活单元，其用于基于所述预定时间来另外激活所述内部激活命令信号。
3.根据权利要求1所述的半导体存储器件，还包括：
使能控制器，其适于控制是否使能在任意部分中存储所述地址信号的操作。
4.一种半导体存储器件，包括：
命令生成器，其适于接收激活命令信号，并且将所接收的激活命令信号修改为与活动类型对应的内部激活命令信号；
地址储存器，其适于基于所述内部激活命令信号的激活数来存储地址信号；
计数器，其适于对与所述活动类型对应的所述内部激活命令信号进行计数；以及
刷新操作驱动器，其适于接收与所述计数器的输出信号对应的所述地址信号，并且对与所存储的地址信号对应的字线执行刷新操作。
5.根据权利要求4所述的半导体存储器件，其中，所述活动类型被划分成第一活动类型和第二活动类型，其中所述第一活动类型基于所述激活命令信号的激活部分来确定，而所述第二活动类型基于所述激活命令信号在预定部分中被激活的次数来确定。
6.根据权利要求5所述的半导体存储器件，还包括：
第一命令生成器，其适于当接收到所述第一活动类型的激活命令信号时生成第一内部激活命令信号；以及
第二命令生成器，其适于当接收到所述第二活动类型的激活命令信号时生成第二内部激活命令信号。
7.根据权利要求6所述的半导体存储器件，其中，所述第一活动类型包括具有激活部分的激活命令信号，在所述激活部分所述激活命令信号被激活预定时间或更长，以及
所述第一内部激活命令信号被激活的次数超过所述第一活动类型的激活命令信号被激活的次数。
8.根据权利要求6所述的半导体存储器件，其中，所述第二活动类型包括在预定时间内被激活预定次数的激活命令信号，以及
所述第二内部激活命令信号被激活的次数对应于所述第二活动类型的激活命令信号被激活的次数。
9.根据权利要求6所述的半导体存储器件，其中，所述地址储存器包括：
第一地址储存单元，其用于基于所述第一内部激活命令信号存储所述地址信号；以及
第二地址储存单元，其用于基于所述第二内部激活命令信号存储所述地址信号。
10.一种存储系统，包括：
控制器，其适于生成与待处理的数据对应的访问类型信息；以及
半导体存储器件，其适于在所述控制器的控制下对所述数据执行读/写操作，基于所述访问类型信息修改用于存储刷新目标地址的内部控制信号，以及对与所述刷新目标地址对应的字线执行刷新操作。
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