CN102467957A - 刷新操作控制电路、半导体存储器件和刷新操作控制方法 - Google Patents

刷新操作控制电路、半导体存储器件和刷新操作控制方法 Download PDF

Info

Publication number
CN102467957A
CN102467957A CN2011100293140A CN201110029314A CN102467957A CN 102467957 A CN102467957 A CN 102467957A CN 2011100293140 A CN2011100293140 A CN 2011100293140A CN 201110029314 A CN201110029314 A CN 201110029314A CN 102467957 A CN102467957 A CN 102467957A
Authority
CN
China
Prior art keywords
signal
preactivate
activated
line
refresh
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011100293140A
Other languages
English (en)
Other versions
CN102467957B (zh
Inventor
权奇昌
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN102467957A publication Critical patent/CN102467957A/zh
Application granted granted Critical
Publication of CN102467957B publication Critical patent/CN102467957B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40622—Partial refresh of memory arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40611—External triggering or timing of internal or partially internal refresh operations, e.g. auto-refresh or CAS-before-RAS triggered refresh
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/408—Address circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

本发明公开一种半导体存储器件，包括：存储体，所述存储体包括第一单元区和第二单元区；激活信号发生单元，所述激活信号发生单元被配置为响应于刷新命令而产生具有互不相同的激活时间段的第一行激活信号和第二行激活信号；以及地址计数单元，所述地址计数单元被配置为对刷新命令进行计数，并产生行地址，其中，当第一行激活信号被激活时，第一单元区中由所述行地址指定的字线被激活，并且当第二行激活信号被激活时，第二单元区中由所述行地址指定的字线被激活。

Description

刷新操作控制电路、半导体存储器件和刷新操作控制方法
相关申请的交叉引用
本申请要求2010年10月29日提交的韩国专利申请No.10-2010-0107186的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及半导体存储器件。
背景技术
动态随机存储存储器(DRAM)包括多个存储器单元(memory cell)单位，其中的每个可以被配置为具有一个晶体管和一个电容，并且数据储存在电容中。但是，储存在形成于衬底上的电容中的数据可能会由于经由半导体衬底的自然泄漏而丢失。由此，DRAM执行对储存在存储器单元中的数据进行刷新的刷新操作。如果不能稳定地执行对储存在存储器单元中的数据的刷新操作，则可能损坏数据或者可能降低DRAM在读取操作方面的特性。此外，DRAM可能会发生故障。随着DRAM的集成度增加，在刷新操作中要被刷新的存储器单元的数量增加，并且可能并不能经由一个字线来刷新整个存储器单元。因此，存储体(bank)被分成了多个单元区，并且对所述多个单元区执行刷新操作。
随着半导体存储器件的高集成度的发展，设置在单个半导体存储器件中的存储器单元和信号线的数量迅速增加。为了在有限的空间内集成越来越多的存储器单元和信号线，已经降低了半导体存储器件的内部电路的临界尺寸(critical dimension)，并且逐步地降低了存储器单元的尺寸。出于这些原因，半导体存储器件的存储器单元更有可能存在缺陷。因此，在半导体存储器件内提供了用于修复有缺陷的存储器单元的冗余器件，使得尽管有这样的有缺陷的存储器单元也可以制造具有高成品率的半导体存储器件。冗余器件包括冗余存储器单元以及用于对与有缺陷的存储器单元相对应的修复地址进行编程的熔丝。
在完成半导体存储器件的制造工艺之后执行各种测试。在可以对被确定为有缺陷的存储器单元进行修复的情况下，通过用冗余存储器单元来替换有缺陷的存储器单元而对存储器单元的缺陷进行修复。也就是，在内部电路中执行编程以用冗余存储器单元的地址来替换有缺陷的存储器单元的地址。相应地，当输入与有缺陷的存储器单元相对应的地址即修复地址时，用冗余存储器单元来替换有缺陷的存储器单元。由此，半导体存储装置执行正常的操作。
下文举例来描述对被分成两个单元区的存储体进行刷新的方法，并且将描述当字线被替换时可能由刷新操作产生的问题。
图1是示出刷新操作以及与刷新操作有关的问题的方框图。
参见图1，半导体存储器件包括被分成第一单元区110和第二单元区120的存储体100。在存储体100中，第一单元区110和第二单元区120分别与上存储体和下存储体相对应。在图1中，第一信号A是激活上存储体110的字线的行激活信号，第二信号B是激活下存储体120的字线的行激活信号。
如第一操作图101所示，当输入刷新命令时，与由地址计数单元(未示出)计数的行地址相对应的字线111和121在上存储体110he下存储体120内同时被激活。也就是，当输入一次刷新命令时，上存储体110的一个字线111以及下存储体120的一个字线121被同时激活，并且与激活的字线111和121耦合的多个存储器单元被刷新。第一线111是由第一信号A激活的字线，第二线121是由第二信号B激活的字线。
上存储体110和下存储体120包括用于替换具有缺陷的字线的多个冗余字线。但是，在存储体被分成上存储体110和下存储体120并且同时对上存储体110和下存储体120执行刷新操作的情况下，上存储体110不能使用下存储体120的冗余字线，下存储体120不能使用上存储体110的冗余字线。以下将描述原因。
假设在第二操作图102中在上存储体110的一个字线111A中产生缺陷，并且由此用冗余字线121A来替换字线111A。箭头103表示在上存储体110的一个字线111A中产生缺陷并且用下存储体120的字线121A来替换字线111A。
如果输入与上存储体110的有缺陷的字线111A相对应的行地址，则由第一信号A来激活下存储体120的冗余字线121A，而由信号B来激活与行地址相对应的下存储体120的另一字线121B。也就是，如果用下存储体120的冗余字线121A来替换上存储体110的有缺陷的字线111A，则在刷新操作期间两个字线121A和121B可能同时被激活。由此，储存在与激活的字线121A和121B耦合的存储器单元中的数据被同时加载到同一位线上。换言之，两个数据被加载到一个位线上。结果是，当两个数据互不相同时，可能会产生错误。
发明内容
本发明的示例性实施例涉及一种半导体存储器件，其能够防止在刷新操作期间在同一单元区内两个或更多个字线的同时激活。
根据本发明的示例性实施例，一种半导体存储器件包括：存储体，所述存储体包括第一单元区和第二单元区；激活信号发生单元，所述激活信号发生单元被配置为响应于刷新命令而产生具有互不相同的激活时间段的第一行激活信号和第二行激活信号；以及地址计数单元，所述地址计数单元被配置为对刷新命令进行计数，并产生行地址，其中，当第一行激活信号被激活时，第一单元区中由所述行地址指定的字线被激活，并且当第二行激活信号被激活时，第二单元区中由行地址指定的字线被激活。
激活信号发生单元可以包括：预激活信号发生单元，所述预激活信号发生单元被配置为响应于刷新命令而将预激活信号激活两次；以及使能单元，所述使能单元被配置为当代表刷新时间段的刷新信号被激活时，在第一激活时间段传送预激活信号作为第一行地址信号，并且在第二激活时间段传送预激活信号作为第二行激活信号。
半导体存储器件还可以包括预充电信号发生单元，所述预充电信号发生单元被配置为在预激活信号被激活之后对信号预充电。
根据本发明的另一个示例性实施例，一种刷新操作控制电路包括：激活信号发生单元，所述激活信号发生单元被配置为响应于刷新命令来激活预激活信号，并利用预激活信号来产生具有互不相同的激活时间段的第一行激活信号和第二行激活信号；以及预充电信号发生单元，所述预充电信号发生单元被配置为在预激活信号被激活一次之后将用于控制预激活信号的激活的预充电信号激活。
激活信号发生单元可以包括：预激活信号发生单元，所述预激活信号发生单元被配置为响应于刷新命令和预充电信号而将预激活信号激活两次；以及使能单元，所述使能单元被配置为当代表刷新时间段的刷新信号被激活时，在第一激活时间段传送预激活信号作为第一行地址信号，并且在第二激活时间段传送预激活信号作为第二行激活信号。
根据本发明的再一个实施例，一种包括具有第一单元区和第二单元区的存储体的半导体存储器件的刷新操作控制方法包括：当输入刷新命令时激活第一行激活信号；响应于所述第一行激活信号来激活所述第一单元区的字线之中由行地址指定的字线，以对所述字线的存储器单元进行刷新；将第一行激活信号去激活并在从第一行激活信号的去激活起经过预定的时间之后，激活第二行激活信号；激活第二单元区的字线之中由行地址所指定的字线，响应于第二行激活信号而对字线的存储器单元进行刷新。
附图说明
图1是示出刷新操作以及在刷新操作期间产生的问题的图。
图2是根据本发明的一个示例性实施例的半导体存储器件的图。
图3是根据本发明的一个示例性实施例的预激活信号发生单元的图。
图4是根据本发明的一个示例性实施例的使能单元的图。
图5是示出根据本发明的一个示例性实施例的半导体存储器件的刷新操作的波形图。
具体实施方式
下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当被理解为限于本文所提出的实施例。确切地说，提供这些实施例是为了使得本说明书将是清楚且完整的，并且将会向本领域技术人员完全地传达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部分。
图2是根据本发明的一个示例性实施例的半导体存储器件的图。
参见图2，半导体存储器件包括存储体210、激活信号发生单元220、地址计数单元230、以及预充电信号发生单元240。存储体210包括第一单元区211和第二单元区212。激活信号发生单元220被配置为响应于刷新命令AREFP而产生具有互不相同的激活时间段的第一行激活信号RACT1和第二行激活信号RACT2。地址计数单元230被配置为对刷新命令AREFP计数，并产生行地址RADD。预充电信号发生单元240被配置为在预激活信号PRE_RACT被激活之后激活预充电信号PRECH。
这里，两个信号具有不同的激活时间段是指两个信号的激活时间段互不重叠。例如，所说第一行激活信号RACT1和第二行激活信号RACT2具有不同的激活时间段是指第一行激活信号RACT1的激活时间段与第二行激活信号RACT2的激活时间段不重叠。
在第一单元区211中，当第一行激活信号RACT1被激活时，行地址RADD所指定的字线被激活。在第二单元区212中，当第二行激活信号RACT2被激活时，行地址RADD所指定的字线被激活。刷新命令AREFP可以在从芯片的外部输入自动刷新命令时被激活。预充电信号发生单元240通过将预激活信号PRE_RACT延迟一定的延迟量来激活预充电信号PRECH。
以下将结合图2来描述半导体存储器件的配置和操作。
首先描述存储体210的配置和操作。
存储体210包括第一单元区211和第二单元区212。第一单元区211包括第一行译码器211A和第一单元阵列211B。第一行译码器211A被配置为响应于行地址RADD来指定由第一行激活信号RACT1所激活的字线。第一单元阵列211B包括多个字线。第二单元区212包括第二行译码器212A和第二单元阵列212B。第二行译码器212A被配置为响应于行地址RADD来指定由第二行激活信号RACT2所激活的字线。第二单元阵列212B包括多个字线。第一单元阵列211B和第二单元阵列212B可以被配置为具有一个或更多个子单元阵列。第一行译码器211A和第二行译码器212A可以被配置为具有一个或更多个子译码器。第一单元区211和第二单元区212分别与上存储体和下存储体相对应。
接下来描述激活信号发生单元220的配置和操作。
激活信号发生单元220包括预激活信号发生单元221和使能单元222。预激活信号发生单元221被配置为响应于刷新命令AREFP而将预激活信号PRE_RACT激活两次。使能单元222被配置为当代表刷新时间段的刷新信号REF被激活时，传送第一次被激活的预激活信号PRE_RACT作为第一行激活信号RACT1，以及传送第二次被激活的预激活信号PRE_RACT作为第二行激活信号RACT2。
在激活时间段，预激活信号发生单元221响应于激活命令RACTP来激活预激活信号PRE_RACT。当刷新信号REF被去激活时，使能单元222根据上/下地址UP/DN ADD来传送预激活信号PRE_RACT作为第一行激活信号RACT1或第二行激活信号RACT2。
以下将结合图3来描述预激活信号PRE_RACT响应于刷新命令AREFP或激活命令RACTP的输入而被激活、以及传送激活的预激活信号PRE_RACT作为第一行激活信号RACT1和第二行激活信号RACT2的过程。
接下来描述地址计数单元230的操作。
地址计数单元230被配置为每当刷新命令AREFP被激活时顺序地增加行地址RADD的值。替代地，地址计数单元230可以被配置为每当刷新命令AREFP被激活时顺序地减少行地址RADD的值。因此，每当施加刷新命令AREFP时，第一单元区211和第二单元区212的字线顺序地被激活，并且与激活的字线耦合的多个存储器单元被刷新。
最后描述预充电信号发生单元240的操作。
当预激活信号PRE_RACT被激活时，预充电信号发生单元240在经过了预定的时间之后激活预充电信号PRECH。当预充电信号PRECH被激活时，预激活信号发生单元221将第一次激活的预激活信号PRE_RACT去激活，然后再次将其激活。当预激活信号PRE_RACT第二次被激活时，预充电信号发生单元240在经过了预定的时间之后再次激活预充电信号PRECH。当预充电信号PRECH被激活时，预激活信号发生单元221将第二次激活的预激活信号PRE_RACT去激活。
以下将结合图2详细描述根据本发明的一个示例性实施例的半导体存储器件的刷新操作。
当施加刷新命令AREFP时，第一行激活信号RACT1和第二行激活信号RACT2被顺序地激活。第一单元区211的字线(由行地址RADD所指定的字线)响应于第一行激活信号RACT1而被激活，并且与激活的字线耦合的多个存储器单元被刷新。另外，第二单元区212的字线(由行地址RADD所指定的字线)响应于第二行激活信号RACT2而被激活，并且与激活的字线耦合的多个存储器单元被刷新。此时，由于第一行激活信号RACT1和第二行激活信号RACT2具有互不相同的激活时间段，因此不会产生现有技术中的故障。也就是，即使用第二单元区212的冗余字线来替换第一单元区211的有缺陷的字线，但由于第一行激活信号RACT1和第二行激活信号RACT2具有相互不同的激活时间段，因此在第二单元区212中两个字线不会同时被激活。
在根据本发明的一个示例性实施例的半导体存储器件中，虽然与两个字线耦合的存储器单元是在输入一次刷新命令AREFP时被刷新的，但第一单元区211和第二单元区212是在不同的时间段中被激活的。这样，根据本发明的一个示例性实施例的半导体存储器件能够解决现有技术中的问题，并快速地执行刷新操作。也就是，在修复操作中，可以用第二单元区212的冗余字线来替换第一单元区211的有缺陷的字线(反之亦然)，由此提高修复操作的灵活性及刷新操作的速度。
下文将结合图2描述根据本发明的一个示例性实施例的半导体存储器件的激活操作。
在除刷新操作外的通常的激活操作(例如读取操作或写入操作)中，输入激活命令RACTP而不输入刷新命令AREFP。当存储体选择信号BA被激活时，激活信号发生单元220响应于激活命令RACTP而根据上/下地址UP/DN ADD来激活第一行激活信号RACT1和第二行激活信号RACT2中的一个。在此情况下，经由外部地址输入端子EXT而从外部输入行地址RADD。也就是，经由端子EXT而输入包括要激活的字线的信息的地址。存储体选择信号BA是通过对存储体地址译码而产生的信号。
图3是根据本发明的一个示例性实施例的预激活信号发生单元221的图。存储体选择信号BA确定是否对存储体210所包括的存储器单元执行激活操作。
参见图3，预激活信号发生单元包括第一预激活信号发生电路310、第二预激活信号发生电路320、下一命令发生电路330、以及内部地址发生电路340。第一预激活信号发生电路310在输入刷新命令AREFP和下一刷新命令NEXT_AREFP时激活预激活信号PRE_RACT。在存储体选择信号BA被激活的情况下，第二预激活信号发生电路320在输入激活命令RACTP时激活预激活信号PRE_RACT。下一命令发生电路330通过将预充电信号PRECH延迟预定的时间来激活下一刷新命令NEXT_AREFP。内部地址发生电路340响应于刷新命令AREFP或预充电信号PRECH而产生内部上/下地址UP/DN IADD。
首先描述在刷新时间段中激活预激活信号PRE_RACT的过程。
当输入刷新命令AREFP时，第一预激活信号发生电路310的第一NMOS晶体管311导通。当输入刷新命令AREFP时，内部地址发生电路340输出具有逻辑高电平的内部上/下地址UP/DN IADD。具有逻辑高电平的内部上/下地址UP/DN IADD使第二NMOS晶体管312导通而将内部节点A下拉驱动。内部节点A的电压被反相，并且预激活信号PRE_RACT被激活为逻辑高电平。在从预激活信号PRE_RACT的激活起经过了一定时间之后，预充电信号发生单元240激活预充电信号PRECH。
当预充电信号PRECH被激活时，第一预激活信号发生电路310的第一PMOS晶体管315导通而将内部节点A上拉驱动。内部节点A的电压反相，并且预激活信号PRE_RACT被去激活至低逻辑电平。
下一命令发生电路330包括使能信号发生单元331和命令发生单元332。当输入刷新命令AREFP时，使能信号发生单元331激活使能信号EN。当使能信号EN被激活时，命令发生单元332通过将预充电信号PRECH延迟预定的时间来激活下一刷新命令NEXT_AREFP。此时，预充电信号PRECH的激活时间段与命令发生单元332的延迟值之和大于对第一行激活信号RACT1激活的字线预充电所花费的时间。命令发生单元332与由使能信号EN来确定激活的一般的延迟电路相对应。
当输入下一刷新命令NEXT_AREFP时，第一预激活信号发生电路310的第三NMOS晶体管313导通。当预充电信号PRECH被激活时，内部地址发生电路340输出具有逻辑低电平的内部上/下地址UP/DN IADD。具有逻辑低电平的内部上/下地址UP/DN IADD使第四NMOS晶体管314导通而将内部节点A下拉驱动。内部节点A的电压被反相，并且预激活信号PRE_RACT被激活为逻辑高电平。在从预激活信号PRE_RACT的激活起经过了一定时间之后，预充电信号发生单元240激活预充电信号PRECH。
当下一刷新命令NEXT_AREFP被激活时，使能信号发生单元331将使能信号EN去激活。因此，即使预充电信号PRECH再次被激活，下一刷新命令NEXT_AREFP也不会被激活。也就是，当输入一次刷新命令AREFP时，预激活信号PRE_RACT仅可以被激活两次。
此外，内部地址发生电路340在预充电信号PRECH被第一次激活时将内部上/下地址UP/DN IADD变为逻辑低电平，并且之后在预充电信号PRECH再次被激活时将内部上/下地址UP/DN IADD保持在逻辑低电平。
在激活操作中，预激活信号发生单元221的操作如下。在激活时间段中，由第二预激活信号发生电路320来产生预激活信号PRE_RACT。当存储体选择信号BA选择了存储体210时，第六NMOS晶体管322导通。当输入激活命令RACTP时，第五NMOS晶体管321导通并且将内部节点B下拉驱动。内部节点B的电压被反相，并且预激活信号PRE_RACT被激活。
在激活时间段中，由预充电命令PRECHP将预激活信号PRE_RACT去激活。当输入预充电命令PRECHP时，第二PMOS晶体管323导通而将内部节点B上拉驱动。内部节点B的电压被反相，并且预激活信号PRE_RACT被去激活。
图4是根据本发明的一个示例性实施例的使能单元222的图。
参见图4，使能单元222包括上/下使能信号发生电路410和使能电路420。当刷新信号REF被激活时(即在刷新时间段期间)，上/下使能信号发生电路410响应于内部上/下地址UP/DN IADD而产生第一使能信号EN1和第二使能信号EN2。另外，当刷新信号REF被去激活时(即在激活时间段期间)，上/下使能信号发生电路410响应于上/下地址UP/DN ADD而产生第一使能信号EN1和第二使能信号EN2。
图4的上/下使能信号发生电路410在上/下地址UP/DN ADD或内部上/下地址UP/DN IADD为逻辑高电平时激活第一使能信号EN1，并在上/下地址UP/DN ADD或内部上/下地址UP/DN IADD为逻辑低电平时激活第二使能信号EN2。
利用上/下地址UP/DN ADD产生第一使能信号EN1和第二使能信号EN2是通过第一传输门门411来实现的，而利用内部上/下地址UP/DN IADD产生第一使能信号EN1和第二使能信号EN2是通过第二传输门412来实现的。
使能电路420响应于第一使能信号EN1和第二使能信号EN2而传送预激活信号PRE_RACT作为第一行激活信号RACT1或第二行激活信号RACT2。当第一使能信号EN1被激活时，预激活信号PRE_RACT被传送作为第一行激活信号RACT1。当第二使能信号EN2被激活时，预激活信号PRE_RACT被传送作为第二行激活信号RACT2。
根据本发明的一个示例性实施例的刷新操作控制器件可以包括激活信号发生单元220和预充电信号发生单元240。激活信号发生单元220响应于刷新命令AREFP而产生具有互不相同的激活时间段的第一行激活信号RACT1和第二行激活信号RACT2。预充电信号发生单元240在预激活信号PRE_RACT被激活之后激活预充电信号PRECH。刷新操作控制器件的详细的配置和操作与结合图2、图3和图4所描述的相同。
图5是示出根据本发明的一个示例性实施例的半导体存储器件的刷新操作的波形图。
当输入刷新命令AREFP时，下一命令发生电路330的使能信号发生单元331激活使能信号EN。内部地址发生电路340将内部上/下地址UP/DNIADD变为逻辑高电平。另外，预激活信号PRE_RACT由第一预激活信号发生电路310第一次激活。由于内部上/下地址UP/DN IADD为逻辑高电平，因此激活的预激活信号PRE_RACT被传送作为第一行激活信号RACT1。
预充电信号发生单元240响应于激活的预激活信号PRE_RACT来激活预充电信号PRECH。当预充电信号PRECH被激活时，预激活信号PRE_RACT被第一预激活信号发生电路310去激活。另外，内部地址发生电路340响应于预充电信号PRECH而将内部上/下地址UP/DN IADD变为逻辑低电平。命令发生单元332通过将预充电信号PRECH延迟预定的时间来激活下一刷新命令NEXT_AREFP。
当下一刷新命令NEXT_AREFP被激活时，下一命令发生电路330的使能信号发生单元331将使能信号EN去激活。另外，预激活信号PRE_RACT被第一预激活信号发生电路310第二次激活。由于内部上/下地址UP/DNIADD为逻辑低电平，因此激活的预激活信号PRE_RACT被传送作为第二行激活信号RACT2。
预充电信号发生单元240响应于激活的预激活信号PRE_RACT来激活预充电信号PRECH。当预充电信号PRECH被激活时，预激活信号PRE_RACT被第一预激活信号发生电路310去激活。内部上/下地址UP/DNIADD保持在逻辑低电平。但是，由于下一命令发生电路330的使能信号发生单元331将使能信号EN去激活，因此命令发生单元332不会再次激活下一刷新命令NEXT_AREFP。
通过以上的操作，当输入刷新命令AREFP时，第一行激活信号RACT1和第二行激活信号RACT2顺序地被激活。
下文将结合图2至图5来描述根据本发明的一个示例性实施例的刷新操作控制方法。
在包括具有第一单元区211和第二单元区212的存储体210的半导体存储器件的刷新操作控制方法中，当输入刷新命令AREFP时，第一行激活信号RACT1被激活，并且第一单元区211的字线之中由行地址RADD所指定的字线被激活并刷新。然后，将第一行激活信号RACT1去激活。在从第一行激活信号RACT1的去激活起经过了预定时间之后，产生下一刷新命令NEXT_AREFP。当输入下一刷新命令NEXT_AREFP时，第二行激活信号RACT2被激活，并且第二单元区212的字线之中的由行地址RADD所指定的字线被激活并刷新。
当输入刷新命令时，预激活信号PRE_RACT被激活两次。预激活信号PRE_RACT的第一次激活被传送作为第一行激活信号RACT1，预激活信号PRE_RACT的第二次激活被传送作为第二行激活信号RACT2。
预激活信号响应于由预激活信号PRE_RACT延迟了预定的延迟量而被激活的预充电信号PRECH而被去激活。行地址RADD是每当输入刷新命令AREFP时所计数的计数值。
根据本发明的示例性实施例的半导体存储器件通过在刷新操作中将字线的激活时间点分开而防止在一个单元区中两个字线同时被激活。
虽然本发明对具体的实施例进行了描述，但本领域的技术人员应该理解的是，在不脱离所附权利要求所限定的发明的主旨和范围的情况下可以进行各种修改和变化。

Claims (20)

1.一种半导体存储器件，包括：
存储体，所述存储体包括第一单元区和第二单元区；
激活信号发生单元，所述激活信号发生单元被配置为响应于刷新命令而产生具有互不相同的激活时间段的第一行激活信号和第二行激活信号；以及
地址计数单元，所述地址计数单元被配置为对所述刷新命令进行计数，并产生行地址，
其中，当所述第一行激活信号被激活时，所述第一单元区中由所述行地址指定的字线被激活，并且当所述第二行激活信号被激活时，所述第二单元区中由所述行地址指定的字线被激活。
2.如权利要求1所述的半导体存储器件，其中，所述地址计数单元每当所述刷新命令被激活时顺序地增加所述行地址的值，或者每当所述刷新命令被激活时顺序地减小所述行地址的值。
3.如权利要求1所述的半导体存储器件，其中，当存储体选择信号被激活时，所述激活信号发生单元根据上/下地址来激活所述第一行激活信号和所述第二行激活信号中的一个。
4.如权利要求1所述的半导体存储器件，其中，所述激活信号发生单元包括：
预激活信号发生单元，所述预激活信号发生单元被配置为响应于所述刷新命令而将预激活信号激活两次；以及
使能单元，所述使能单元被配置为当代表刷新时间段的刷新信号被激活时，在第一激活时间段传送所述预激活信号作为所述第一行激活信号，并且在第二激活时间段传送所述预激活信号作为所述第二行激活信号。
5.如权利要求4所述的半导体存储器件，其中，所述预激活信号发生单元响应于激活命令来激活所述预激活信号，并且所述使能单元在所述刷新信号被去激活时根据上/下地址来传送所述预激活信号作为所述第一行激活信号和所述第二行激活信号中的一个。
6.如权利要求3所述的半导体存储器件，其中，当所述激活命令被激活时，从所述半导体存储器件的外部输入地址作为所述行地址。
7.如权利要求4所述的半导体存储器件，还包括预充电信号发生单元，所述预充电信号发生单元被配置为在所述预充电信号被激活之后激活预充电信号。
8.如权利要求7所述的半导体存储器件，其中，所述预充电信号发生单元被配置为通过将所述预激活信号延迟预定的延迟值来激活所述预充电信号。
9.如权利要求7所述的半导体存储器件，其中，所述预激活信号发生单元被配置为当所述预充电信号被激活时将所述预激活信号去激活。
10.如权利要求1所述的半导体存储器件，其中，所述第一单元区包括：
第一单元阵列，所述第一单元阵列包括多个字线；以及
第一行译码器，所述第一行译码器被配置为响应于所述行地址来指定所述多个字线中由所述第一行激活信号激活的一个，并且
所述第二单元区包括：
第二单元阵列，所述第二单元阵列包括多个字线；以及
第二行译码器，所述第二行译码器被配置为响应于所述行地址来指定所述多个字线中由所述第二行激活信号激活的一个。
11.如权利要求1所述的半导体存储器件，其中，当自动刷新命令被激活时，所述刷新命令被激活。
12.一种刷新操作控制电路，包括：
激活信号发生单元，所述激活信号发生单元被配置为响应于刷新命令来激活预激活信号，并使用所述预激活信号来产生具有互不相同的激活时间段的第一行激活信号和第二行激活信号；以及
预充电信号发生单元，所述预充电信号发生单元被配置为在所述预激活信号被激活一次之后将用于控制所述预激活信号的激活的预充电信号激活。
13.如权利要求12所述的刷新操作控制电路，其中，所述预充电信号发生单元被配置为通过将所述预激活信号延迟预定的延迟值来激活所述预充电信号。
14.如权利要求12所述的刷新操作控制电路，其中，所述激活信号发生单元包括：
预激活信号发生单元，所述预激活信号发生单元被配置为响应于所述刷新命令和所述预充电命令而将所述预激活信号激活两次；以及
使能单元，所述使能单元被配置为当代表刷新时间段的刷新信号被激活时，在第一激活时间段传送所述预激活信号作为所述第一行激活信号，并且在第二激活时间段传送所述预激活信号作为所述第二行激活信号。
15.如权利要求14所述的刷新操作控制电路，其中，所述预激活信号发生单元被配置为当所述预充电信号被激活时将所述预激活信号去激活。
16.一种包括具有第一单元区和第二单元区的存储体的半导体存储器件的刷新操作控制方法，包括以下步骤：
当输入刷新命令时激活第一行激活信号；
响应于所述第一行激活信号来激活所述第一单元区的字线中由行地址指定的字线，以对所述字线的存储器单元进行刷新；
将所述第一行激活信号去激活，并在从所述第一行激活信号的去激活起经过预定的时间之后激活第二行激活信号；
响应于所述第二行激活信号来激活所述第二单元区的字线中由所述行地址指定的字线，以对所述字线的存储器单元进行刷新。
17.如权利要求16所述的刷新操作控制方法，其中，激活第二行激活信号的步骤包括：
根据所述第一行激活信号的去激活来产生下一刷新命令，以及
响应于所述下一刷新命令来激活所述第二行激活信号。
18.如权利要求16所述的刷新操作控制方法，其中，激活第一行激活信号的步骤和激活第二行激活信号的步骤包括以下步骤：将预激活信号激活，在输入所述刷新命令之后将所述预激活信号激活两次。
19.如权利要求18所述的刷新操作控制方法，其中，所述预激活信号是响应于通过将所述预激活信号延迟预定的延迟量而被激活的预充电信号而被去激活的。
20.如权利要求16所述的刷新操作控制方法，其中，所述行地址是每当输入所述刷新命令时计数的值。
CN201110029314.0A 2010-10-29 2011-01-27 刷新操作控制电路、半导体存储器件和刷新操作控制方法 Active CN102467957B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020100107186A KR101212738B1 (ko) 2010-10-29 2010-10-29 리프레쉬 제어회로 및 이를 포함하는 반도체 메모리 장치 및 리프레쉬 제어방법
KR10-2010-0107186 2010-10-29

Publications (2)

Publication Number Publication Date
CN102467957A true CN102467957A (zh) 2012-05-23
CN102467957B CN102467957B (zh) 2016-04-27

Family

ID=45996644

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110029314.0A Active CN102467957B (zh) 2010-10-29 2011-01-27 刷新操作控制电路、半导体存储器件和刷新操作控制方法

Country Status (3)

Country Link
US (1) US8379471B2 (zh)
KR (1) KR101212738B1 (zh)
CN (1) CN102467957B (zh)

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104103320A (zh) * 2013-04-04 2014-10-15 爱思开海力士有限公司 存储器件以及存储器件和存储系统的操作方法
CN104282329A (zh) * 2013-07-10 2015-01-14 爱思开海力士有限公司 电熔丝的启动方法、半导体器件以及包括其的半导体系统
CN104299642A (zh) * 2013-07-16 2015-01-21 爱思开海力士有限公司 半导体器件和具有半导体器件的半导体系统
CN104347109A (zh) * 2013-08-09 2015-02-11 爱思开海力士有限公司 存储器件、存储系统及其操作方法
CN104464790A (zh) * 2013-09-25 2015-03-25 爱思开海力士有限公司 存储器和包括存储器的存储系统
CN104733035A (zh) * 2013-12-18 2015-06-24 爱思开海力士有限公司 存储器和包括存储器的存储系统
CN105280218A (zh) * 2014-06-30 2016-01-27 爱思开海力士有限公司 半导体存储器件及其操作方法
CN105304119A (zh) * 2014-07-28 2016-02-03 爱思开海力士有限公司 刷新电路
CN106057232A (zh) * 2015-04-06 2016-10-26 爱思开海力士有限公司 半导体存储器件
CN106158005A (zh) * 2014-09-24 2016-11-23 爱思开海力士有限公司 半导体存储器件和包括半导体存储器件的存储系统
CN107025927A (zh) * 2016-01-25 2017-08-08 三星电子株式会社 执行锤刷新操作的存储器设备和包括其的存储器系统
CN107256717A (zh) * 2012-06-30 2017-10-17 英特尔公司 行锤击刷新命令
CN107767916A (zh) * 2016-08-23 2018-03-06 爱思开海力士有限公司 存储器件及包括其的系统
CN108255751A (zh) * 2016-12-29 2018-07-06 三星电子株式会社 用于控制刷新操作的存储器装置及包括其的自刷新控制器
CN108281162A (zh) * 2017-01-06 2018-07-13 爱思开海力士有限公司 半导体器件
CN110622246A (zh) * 2017-05-23 2019-12-27 美光科技公司 用于预充电及刷新控制的方法及设备
CN110706733A (zh) * 2019-08-13 2020-01-17 浙江工商大学 一种dram内存行扰动错误解决方法
CN111951859A (zh) * 2019-05-17 2020-11-17 爱思开海力士有限公司 存储器装置和操作该存储器装置的方法
CN112750492A (zh) * 2019-10-30 2021-05-04 爱思开海力士有限公司 半导体器件

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140063240A (ko) 2012-11-16 2014-05-27 삼성전자주식회사 반도체 메모리 장치 및 그것의 리프레쉬 레버리징 구동방법
KR20140082173A (ko) * 2012-12-24 2014-07-02 에스케이하이닉스 주식회사 어드레스 카운팅 회로 및 이를 이용한 반도체 장치
US9588773B2 (en) * 2013-01-07 2017-03-07 Wave Computing, Inc. Software based application specific integrated circuit
KR102088343B1 (ko) * 2014-02-05 2020-03-12 삼성전자주식회사 반도체 메모리 장치
KR20160016126A (ko) * 2014-08-04 2016-02-15 에스케이하이닉스 주식회사 뱅크 제어 회로 및 이를 포함하는 반도체 메모리 장치
KR20160107979A (ko) * 2015-03-06 2016-09-19 에스케이하이닉스 주식회사 메모리 장치
KR102384769B1 (ko) * 2015-08-21 2022-04-11 에스케이하이닉스 주식회사 반도체 장치
US10002042B2 (en) * 2015-10-22 2018-06-19 Sandisk Technologies Llc Systems and methods of detecting errors during read operations and skipping word line portions
EP4187539B1 (en) * 2017-07-30 2024-06-05 NeuroBlade Ltd. A memory-based distributed processor architecture
US10497420B1 (en) * 2018-05-08 2019-12-03 Micron Technology, Inc. Memory with internal refresh rate control
KR102469113B1 (ko) * 2018-09-18 2022-11-22 에스케이하이닉스 주식회사 메모리 및 메모리의 리프레시 동작 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080175081A1 (en) * 2007-01-23 2008-07-24 Samsung Electronics Co., Ltd. Semiconductor memory device and operation control method thereof
US20090109773A1 (en) * 2007-10-30 2009-04-30 Elpida Memory, Inc. Semiconductor device and refresh method
US20090161457A1 (en) * 2007-12-25 2009-06-25 Elpida Memory, Inc. Semiconductor storage device having redundancy area
CN101743597A (zh) * 2007-05-21 2010-06-16 美光科技公司 用以选择存储器区域的方法、电路及系统

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002008370A (ja) * 2000-06-21 2002-01-11 Mitsubishi Electric Corp 半導体記憶装置
US6477108B2 (en) * 2000-09-01 2002-11-05 Mitsubishi Denki Kabushiki Kaisha Semiconductor device including memory with reduced current consumption
JP2002373489A (ja) * 2001-06-15 2002-12-26 Mitsubishi Electric Corp 半導体記憶装置
KR100425470B1 (ko) 2001-11-06 2004-03-30 삼성전자주식회사 Ｄｒａｍ 장치에서 리프레쉬 동작시의 잡음 피크를감소시키기 위한 부분 리프레쉬 방법 및 부분 리프레쉬 회로
KR100540488B1 (ko) 2003-10-31 2006-01-11 주식회사 하이닉스반도체 로우 경로 제어회로를 갖는 반도체 메모리 소자 및 그의구동방법
KR100618860B1 (ko) 2004-09-09 2006-08-31 삼성전자주식회사 메모리 장치의 리프레쉬시 센싱 노이즈를 감소시킬 수있는 어드레스 코딩 방법 및 이를 구현한 어드레스 디코더
JP5157207B2 (ja) 2007-03-16 2013-03-06 富士通セミコンダクター株式会社 半導体メモリ、メモリコントローラ、システムおよび半導体メモリの動作方法
JP2010108561A (ja) * 2008-10-31 2010-05-13 Elpida Memory Inc 半導体装置及びリフレッシュ方法
JP2011018417A (ja) * 2009-07-10 2011-01-27 Renesas Electronics Corp 半導体記憶装置及び半導体記憶装置のリフレッシュ制御方法
JP2011065732A (ja) * 2009-09-18 2011-03-31 Elpida Memory Inc 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080175081A1 (en) * 2007-01-23 2008-07-24 Samsung Electronics Co., Ltd. Semiconductor memory device and operation control method thereof
CN101743597A (zh) * 2007-05-21 2010-06-16 美光科技公司 用以选择存储器区域的方法、电路及系统
US20090109773A1 (en) * 2007-10-30 2009-04-30 Elpida Memory, Inc. Semiconductor device and refresh method
US20090161457A1 (en) * 2007-12-25 2009-06-25 Elpida Memory, Inc. Semiconductor storage device having redundancy area

Cited By (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107256717A (zh) * 2012-06-30 2017-10-17 英特尔公司 行锤击刷新命令
CN107256717B (zh) * 2012-06-30 2021-11-30 英特尔公司 行锤击刷新命令
CN104103320B (zh) * 2013-04-04 2019-04-30 爱思开海力士有限公司 存储器件以及存储器件和存储系统的操作方法
CN104103320A (zh) * 2013-04-04 2014-10-15 爱思开海力士有限公司 存储器件以及存储器件和存储系统的操作方法
CN104282329A (zh) * 2013-07-10 2015-01-14 爱思开海力士有限公司 电熔丝的启动方法、半导体器件以及包括其的半导体系统
CN104282329B (zh) * 2013-07-10 2019-03-26 爱思开海力士有限公司 电熔丝的启动方法、半导体器件以及包括其的半导体系统
CN104299642A (zh) * 2013-07-16 2015-01-21 爱思开海力士有限公司 半导体器件和具有半导体器件的半导体系统
CN104299642B (zh) * 2013-07-16 2019-01-15 爱思开海力士有限公司 半导体器件和具有半导体器件的半导体系统
CN104347109A (zh) * 2013-08-09 2015-02-11 爱思开海力士有限公司 存储器件、存储系统及其操作方法
CN104347109B (zh) * 2013-08-09 2019-06-28 爱思开海力士有限公司 存储器件、存储系统及其操作方法
CN104464790A (zh) * 2013-09-25 2015-03-25 爱思开海力士有限公司 存储器和包括存储器的存储系统
CN104464790B (zh) * 2013-09-25 2018-10-09 爱思开海力士有限公司 存储器和包括存储器的存储系统
CN104733035A (zh) * 2013-12-18 2015-06-24 爱思开海力士有限公司 存储器和包括存储器的存储系统
CN104733035B (zh) * 2013-12-18 2019-03-01 爱思开海力士有限公司 存储器和包括存储器的存储系统
CN105280218B (zh) * 2014-06-30 2020-08-11 爱思开海力士有限公司 半导体存储器件及其操作方法
CN105280218A (zh) * 2014-06-30 2016-01-27 爱思开海力士有限公司 半导体存储器件及其操作方法
CN105304119B (zh) * 2014-07-28 2020-08-14 爱思开海力士有限公司 刷新电路
CN105304119A (zh) * 2014-07-28 2016-02-03 爱思开海力士有限公司 刷新电路
CN106158005A (zh) * 2014-09-24 2016-11-23 爱思开海力士有限公司 半导体存储器件和包括半导体存储器件的存储系统
CN106158005B (zh) * 2014-09-24 2020-09-04 爱思开海力士有限公司 半导体存储器件和包括半导体存储器件的存储系统
CN106057232A (zh) * 2015-04-06 2016-10-26 爱思开海力士有限公司 半导体存储器件
CN106057232B (zh) * 2015-04-06 2020-12-08 爱思开海力士有限公司 半导体存储器件
CN107025927A (zh) * 2016-01-25 2017-08-08 三星电子株式会社 执行锤刷新操作的存储器设备和包括其的存储器系统
CN107025927B (zh) * 2016-01-25 2020-09-22 三星电子株式会社 执行锤刷新操作的存储器设备和包括其的存储器系统
CN107767916A (zh) * 2016-08-23 2018-03-06 爱思开海力士有限公司 存储器件及包括其的系统
CN107767916B (zh) * 2016-08-23 2021-02-02 爱思开海力士有限公司 存储器件及包括其的系统
CN108255751A (zh) * 2016-12-29 2018-07-06 三星电子株式会社 用于控制刷新操作的存储器装置及包括其的自刷新控制器
CN108255751B (zh) * 2016-12-29 2023-08-08 三星电子株式会社 用于控制刷新操作的存储器装置及包括其的自刷新控制器
CN108281162A (zh) * 2017-01-06 2018-07-13 爱思开海力士有限公司 半导体器件
CN110622246A (zh) * 2017-05-23 2019-12-27 美光科技公司 用于预充电及刷新控制的方法及设备
CN110622246B (zh) * 2017-05-23 2023-07-18 美光科技公司 用于预充电及刷新控制的方法及设备
CN111951859A (zh) * 2019-05-17 2020-11-17 爱思开海力士有限公司 存储器装置和操作该存储器装置的方法
CN111951859B (zh) * 2019-05-17 2024-01-05 爱思开海力士有限公司 存储器装置和操作该存储器装置的方法
CN110706733A (zh) * 2019-08-13 2020-01-17 浙江工商大学 一种dram内存行扰动错误解决方法
CN112750492A (zh) * 2019-10-30 2021-05-04 爱思开海力士有限公司 半导体器件
CN112750492B (zh) * 2019-10-30 2024-04-30 爱思开海力士有限公司 半导体器件

Also Published As

Publication number Publication date
CN102467957B (zh) 2016-04-27
US8379471B2 (en) 2013-02-19
US20120106277A1 (en) 2012-05-03
KR101212738B1 (ko) 2012-12-14
KR20120045568A (ko) 2012-05-09

Similar Documents

Publication Publication Date Title
CN102467957A (zh) 刷新操作控制电路、半导体存储器件和刷新操作控制方法
TWI611420B (zh) 記憶體及包含其之記憶體系統
US10032503B2 (en) Semiconductor memory device performing refresh operation based on weak cell information stored in memory array region and operating method thereof
US9437275B2 (en) Memory system and method for operating the same
TWI534801B (zh) 用於選擇性列刷新之裝置及方法
US9165612B2 (en) Memory and memory system including the same
TW201823968A (zh) Dram電路、冗餘重寫電路及重寫方法
US10916327B1 (en) Apparatuses and methods for fuse latch and match circuits
JP4261515B2 (ja) 半導体メモリのバーンイン試験方法
US10755799B1 (en) Apparatuses and methods for fuse latch redundancy
KR100668510B1 (ko) 반도체 메모리 장치
WO2020154647A1 (en) Apparatuses and methods for soft post/package repair
CN104252878A (zh) 存储器和包括存储器的存储系统
US9818491B2 (en) Memory device and operating method thereof
KR102517700B1 (ko) 반도체 메모리 장치 및 그의 동작 방법
US7099208B2 (en) Semiconductor memory automatically carrying out refresh operation
EP1669999B1 (en) Semiconductor memory
US9437274B1 (en) Memory device
US20120195149A1 (en) Circuits and methods for providing refresh addresses and alternate refresh addresses to be refreshed
CN105321579A (zh) 存储器件及包括存储器件的存储系统
CN110890118A (zh) 半导体存储器装置和具有其的存储器系统
US7002875B2 (en) Semiconductor memory
US20120269018A1 (en) Memory system having memory and memory controller and operation method thereof
CN110010188B (zh) 存储器件及其操作方法
US10998039B1 (en) Apparatuses, systems, and methods for latch reset logic

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant