KR100618860B1 - 메모리 장치의 리프레쉬시 센싱 노이즈를 감소시킬 수있는 어드레스 코딩 방법 및 이를 구현한 어드레스 디코더 - Google Patents

메모리 장치의 리프레쉬시 센싱 노이즈를 감소시킬 수있는 어드레스 코딩 방법 및 이를 구현한 어드레스 디코더 Download PDF

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Abstract

본 발명은 메모리 장치의 리프레쉬시 센싱 노이즈를 감소시킬 수 있는 어드레스 코딩 방법 및 이를 구현한 어드레스 디코더에 관하여 개시된다. 본 발명의 어드레스 코딩 방법은 다수개의 뱅크들을 갖고 뱅크들이 적어도 둘 이상의 메모리 블락들에 공유되는 구조를 갖는 메모리 장치에 있어서, 메모리 장치의 리프레쉬 동작시 인접한 뱅크들이 서로 다른 메모리 블락에서 활성화되는 단계와 메모리 장치의 노멀 동작시 인접한 뱅크들이 같은 메모리 블락에서 활성화되는 단계를 포함한다. 이에 따라, 리프레쉬 동작 동안 전력 소모가 메모리 장치 전체로 균일하게 분포되기 때문에 센싱 노이즈가 작아진다.
리프레쉬, 센싱 노이즈, 어드레스 코딩 방법, 어드레스 디코더

Description

메모리 장치의 리프레쉬시 센싱 노이즈를 감소시킬 수 있는 어드레스 코딩 방법 및 이를 구현한 어드레스 디코더{Address coding method and address decoder for reducing sensing noise during refresh operation of memory device}
도 1은 전형적인 멀티 뱅크 구조의 메모리 블락들을 갖는 메모리 장치를 설명하는 도면이다.
도 2는 도 1의 메모리 장치에 채용된 종래의 로우 어드레스 코딩 방법을 설명하는 도면이다.
도 3은 리프레쉬 동작시 도 1의 메모리 장치에서 활성화되는 뱅크들을 설명하는 도면이다.
도 4a 및 도 4b는 본 발명의 일실시예에 따른 로우 어드레스 코딩 방법을 채용한 메모리 장치를 설명하는 도면이다.
도 5는 리프레쉬 동작시 도 4의 메모리 장치에서 활성화되는 뱅크들을 설명하는 도면이다.
도 6은 본 발명의 일실시예에 따른 로우 디코더를 설명하는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리프레쉬시 센싱 노이즈를 감소시킬 수 있는 어드레스 코딩 방법 및 이를 구현한 어드레스 디코더에 관한 것이다.
DRAM에 있어서, 메모리 셀 데이터의 리프레쉬(refreshment)는 불가결(indispensable)한 것으로, 소정의 시간 안에 모든 메모리 셀들을 리프레쉬하는 것이 필수적이다. 만약 리프레쉬가 적절하게 실행되지 않으면 메모리 셀들의 전하 누설로 인하여 데이터의 독출이 불가능해진다.
DRAM 용량이 커짐에 따라 리프레쉬에 소요되는 시간이 점점 길어지고 있다. 리프레쉬를 위한 긴 시간에 따라 DRAM 시스템의 성능에 미칠 영향들이 특히 고려되어야 한다. 더욱 특별히, 전형적으로 DRAM의 리프레쉬 동작이 메모리 콘트롤러 또는 이와 유사한 콘트롤러에 의해 제어되기 때문에, 리프레쉬 요청을 하기 위하여 메모리 콘트롤러에 의해 소요되는 시간이 증가되어 원래 동작을 위한 시간을 압도해버린다.
이러한 문제를 해결하기 위하여, 대용량 DRAM에서는 "멀티 뱅크"와 "프리패치" 개념을 채용하고 있다. 멀티 뱅크 시스템에서는 서로 다른 로우 어드레스(Row Address)를 갖는 다수개의 뱅크들이 부분적으로 오버랩(overlap)되는 인터리브 동작(interleave operation)에 의해 억세스 시간을 상당히 감소시킬 수 있다.
한편, DRAM의 동작 속도가 증가하면서 내부 데이터 경로 상의 데이터 전송 속도와 DRAM과 외부 인터페이스 사이의 데이터 전송 속도 사이의 차이가 더욱 더 커진다. 예를 들어, DRAM이 1.6Gbps로 동작한다는 말은 주로 외부 인터페이스를 설 명하는 말인 데, 외부 인터페이스는 단순히 데이터를 잃어버리지 않고 정확하게 전달하는 일을 말한다. 이에 대하여, 내부 데이터 경로는 여러 가지 연산 작용, 증폭 작용, 코딩 작용 등과 같은 복잡한 동작과 부합해야 하기 때문에, 1.6Gbps(또는 1.6GHz) 정도로 빠르게 동작할 수가 없다. 그래서 DRAM 내부적으로 동작 속도를 늦추고 병렬로 많은 데이터를 처리하는 프리패치 방식을 이용하는 데, 예컨대 내부적으로 8개의 데이터를 병렬로 처리하고 이를 직렬로 나열하여 하나의 데이터로 출력한다. 이에 따라, DRAM 내부적으로는 200MHz로 동작하고 외부 인터페이스는 1.6GHz로 동작하게 된다.
최근의 DRAM에서, 뱅크 수와 프리패치 수가 커지면서 일어나는 경향이 하나의 뱅크를 동일한 메모리 블락에 두지 않고 여러 개의 메모리 블락에 나누어두게 된다. 여기에서, 뱅크는 자기의 고유한 로우 컨트롤 블락(row control block)을 가지고 있고, 메모리 블락은 자기의 고유한 데이터 경로를 가지고 있다. 도 1은 전형적인 멀티 뱅크 구조의 메모리 블락들을 갖는 메모리 장치(100)를 설명하는 도면이다. 이를 참조하면, 각 뱅크들(BANK0-BANK3, BANK4-BANK7)이 상단부/하단부 메모리 블락들(110-120, 130-140)에 나뉘어져 있다. 구체적으로, 제1 내지 제4 뱅크들(BANK0-BANK3)이 제1 및 제2 메모리 블락들(110, 120)에 나뉘어져 있고, 제5 내지 제8 뱅크들(BANK4-BANK7)이 제3 및 제4 메모리 블락들(130, 140)에 나뉘어져 있다.
각 뱅크들(BANK0-BANK7)이 상단부/하단부 메모리 블락들(110-120, 130-140) 중 어느 메모리 블락에 속하는 지를 정하는 로우 어드레스 신호의 MSB를 RA12라고 가정하자. 그러면, 도 2에 도시된 바와 같이, 상단부의 제1 및 제3 메모리 블락들 (110, 130)에 속하는 뱅크들(BANK0-BANK7)은 RA12("12"로 표시)로 어드레싱되고 하단부의 제2 및 제4 메모리 블락들(120, 140)에 속하는 뱅크들(BANK0-BANK7)은
Figure 112004040916817-pat00001
("
Figure 112004040916817-pat00002
" 로 표시)로 어드레싱된다. 각 뱅크들(BANK0-BANK7)은 서로 다른 로우 어드레스 신호에 의해 활성화되기 때문에, 독출 동작과 기입 동작의 노멀 동작에서는 하나의 뱅크만이 활성화된다. 왜냐하면, 서로 다른 로우 어드레스 신호를 한번에 입력할 수가 없기 때문이다.
그런데, 메모리 장치(100)의 리프레쉬 동작 중에는 리프레쉬에 요구되는 시간을 줄이기 위하여 모든 뱅크들(BANK0-BANK7)을 활성화시켜 메모리 셀 데이터들을 리프레쉬시킨다. 이에 따라, 도 3에서 처럼, 예컨대 상단부의 제1 및 제3 메모리 블락들(110, 130)에 속하는 뱅크들이 활성화되어 소정의 워드라인들(300-307)이 인에이블된다. 이러한 방법으로 리프레쉬 동작이 이루어지면 리프레쉬 동안 전력 소모가 균일하게 분포되지 않아 센싱 노이즈가 커지는 문제점이 있다.
본 발명의 목적은 리프레쉬 동작에 따른 센싱 노이즈를 줄일 수 있는 어드레스 코딩 방법을 제공하는 데 있다.
본 발명의 다른 목적은 상기 어드레스 코딩 방법을 구현하는 메모리 장치의 어드레스 디코더를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 어드레스 코딩 방법은 다수개의 뱅크들을 갖고 뱅크들이 적어도 둘 이상의 메모리 블락들에 공유되는 구조를 갖는 메모리 장치에 있어서, 메모리 장치의 리프레쉬 동작시 인접한 뱅크들이 서로 다른 메모리 블락에서 활성화되는 단계; 및 메모리 장치의 노멀 동작시 인접한 뱅크들이 같은 메모리 블락에서 활성화되는 단계를 포함한다.
상기 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 어드레스 코딩 방법은 다수개의 뱅크들을 갖고 뱅크들이 상단부 및 하단부 메모리 블락들에 공유되는 구조를 갖는 메모리 장치에 있어서, 메모리 장치의 리프레쉬 동작시 뱅크들이 상단부 또는 하단부 메모리 블락 어디에 속하는 지를 정하는 어드레스 신호를 인접한 뱅크들끼리 서로 반대로 코딩하는 단계; 및 메모리 장치의 노멀 동작시 뱅크들이 상단부 또는 하단부 메모리 블락 어디에 속하는 지를 정하는 어드레스 신호를 인접한 뱅크들끼리 서로 동일하게 코딩하는 단계를 포함한다.
상기 다른 목적을 달성하기 위하여, 본 발명은 다수개의 뱅크들이 상단부 및 하단부 메모리 블락들에 공유되는 구조를 갖는 메모리 장치의 어드레스 디코더에 있어서, 뱅크들이 상단부 또는 하단부 메모리 블락 어디에 속하는 지를 정하는 외부 어드레스 신호와 내부 어드레스 신호를 리프레쉬 신호에 응답하여 선택하는 먹스부들; 및 뱅크들 각각과 연결되고 메모리 장치로 입력되는 로우 어드레스 신호들과 함께 먹스부들에서 출력되는 외부 어드레스 신호 또는 내부 어드레스 신호를 수신하고 디코딩하여 해당 뱅크들 내 워드라인을 활성화시키는 뱅크 디코더들을 구비하고, 메모리 장치의 리프레쉬 동작시 먹스부들은 내부 어드레스 신호와 내부 어드레스 신호의 반전 신호를 교대로 인접한 뱅크 디코더들로 제공된다.
따라서, 본 발명에 의하면, 리프레쉬 동작 동안 전력 소모가 메모리 장치 전체로 균일하게 분포되기 때문에 센싱 노이즈가 작아진다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4a 및 도 4b는 본 발명의 일실시예에 따른 로우 어드레스 코딩 방법을 채용한 메모리 장치를 설명하는 도면이다. 도 4a는 독출 동작 또는 기입 동작 등의 노멀 동작시의 로우 어드레스 코딩 방법을 설명하고, 도 4b는 리프레쉬 동작시의 로우 어드레스 코딩 방법을 설명한다.
도 4a는 앞서 설명한 도 2처럼 각 뱅크들(BANK0-BANK7)이 상단부/하단부 메모리 블락들(410-420, 430-440) 중 어느 메모리 블락에 속하는 지를 정하는 로우 어드레스 신호의 MSB를 RA12라고 가정했을 때, 상단부의 제1 및 제3 메모리 블락들(410, 430)에 속하는 뱅크들(BANK0-BANK7)은 RA12("12"로 표시)로 어드레싱되고 하단부의 제2 및 제4 메모리 블락들(420, 440)에 속하는 뱅크들(BANK0-BANK7)은
Figure 112004040916817-pat00003
("
Figure 112004040916817-pat00004
" 로 표시)로 어드레싱되도록 로우 어드레스 코딩되어 있다. 이에 따라, 노멀 동작시 RA12 어드레스 신호에 응답하는 제1 메모리 블락(410)에 속하는 제1 내지 제4 뱅크들(BANK0-BANK3)은 제1 데이터 경로(412)를 통하여 메모리 셀 데이터의 입출력이 이루어지고,
Figure 112004040916817-pat00005
어드레스 신호에 응답하는 제2 메모리 블락(420)에 속하는 제1 내지 제4 뱅크들(BANK0-BANK3)은 제2 데이터 경로(422)를 통하여 메모리 셀 데이터의 입출력이 이루어진다.
도 4b는 리프레쉬 동작시의 로우 어드레스 코딩 방법을 설명하는 것으로, 제1 메모리 블락(410)에 속하는 인접한 뱅크들(BANK0-BANK3)이 RA12-
Figure 112004040916817-pat00006
-RA12-
Figure 112004040916817-pat00007
로 서로 반대로 어드레싱되어 있고, 제2 메모리 블락(420)에 속하는 인접한 뱅크들(BANK0-BANK3)이
Figure 112004040916817-pat00008
-RA12-
Figure 112004040916817-pat00009
-RA12로 서로 반대로 어드레싱되어 있다. 마찬가지로, 제3 메모리 블락(430)에 속하는 인접한 뱅크들(BANK4-BANK7)이 RA12-
Figure 112004040916817-pat00010
-RA12-
Figure 112004040916817-pat00011
로 서로 반대로 어드레싱되어 있고, 제4 메모리 블락(440)에 속하는 인접한 뱅크들(BANK4-BANK7)이
Figure 112004040916817-pat00012
-RA12-
Figure 112004040916817-pat00013
-RA12로 서로 반대로 어드레싱되어 있다.
이 메모리 장치(400)의 리프레쉬 동작을 살펴보면, RA12 신호에 응답하여 활성화되는 뱅크들(BANK0-BANK3, BANK4-BANK7)은 도 5에 도시된 바와 같이, 상단부의 제1 및 제3 메모리 블락들(410, 430)과 하단부의 제2 및 제4 메모리 블락(420, 440)에 균일하게 분포된다. 그리고, 도 5에는 도시되어 있지 않지만,
Figure 112004040916817-pat00014
신호에 응답하여 활성화되는 뱅크들(BANK0-BANK3, BANK4-BANK7)도 상단부의 제1 및 제3 메모리 블락들(410, 430)과 하단부의 제2 및 제4 메모리 블락(420, 440)에 균일하게 분포된다. 그리하여, 리프레쉬시 모든 뱅크들(BANK0-BANK7)을 활성화시키더라도 상단부의 제1 및 제3 메모리 블락들(410, 430)에 속하는 뱅크들(BANK0-BANK7)과 하단부의 제2 및 제4 메모리 블락들(420, 440)에 속하는 뱅크들(BANK0-BANK7) 내 소정의 워드라인들(500-507)이 인에이블되어 메모리 셀 데이터들을 리프레쉬시킨다. 이에 따라, 리프레쉬 동안 전력 소모가 메모리 장치(400) 전체로 균일하게 분포되기 때문에 센싱 노이즈가 작아진다.
도 6은 도 4a 및 도 4b에서 설명된 노멀 동작시의 로우 어드레싱 코딩 방법과 리프레쉬 동작시의 로우 어드레스 코딩 방법을 구현하는 로우 디코더를 설명하는 도면이다. 이를 참조하면, 로우 디코더는 제1 내지 제8 뱅크 디코더들(600-607)과 제1 내지 제8 먹스부들(610-617), 그리고 인버터(620)를 포함한다. 제1 내지 제8 뱅크 디코더(600-607) 각각은 로우 어드레스 신호들(RAi, i=0,1,…,11)과 제1 내지 제8 먹스부(610-617) 출력에 응답하여 해당 뱅크의 워드라인을 활성화시킨다. 제1 내지 제8 먹스부(610-617) 각각은 리프레쉬 신호(REF)에 응답하여 외부 RA12 신호(RA12) 또는 내부 RA12 신호(Int_12, Int_
Figure 112004040916817-pat00015
)를 선택하고 이를 제1 내지 제8 뱅크 디코더들(600-607)로 전달한다. 인버터(620)는 Int_12 신호를 입력하여 Int_
Figure 112004040916817-pat00016
신호를 출력한다.
구체적으로, 리프레쉬 신호(REF)가 비활성화이면, 제1 내지 제8 먹스부(610-617)는 외부 RA12 신호(RA12)를 제1 내지 제8 뱅크 디코더(600-607)로 전달한다. 제1 내지 제8 뱅크 디코더(600-607)는 로우 어드레스 신호들(RAi, i=0,1,…,11)과 RA12 신호를 입력하고 디코딩하여 해당 뱅크의 워드라인(W/L)을 활성화시켜 노멀 동작을 수행하게끔 한다. 이에 따라, 노멀 동작시 도 4a와 같은 로우 어드레스 코딩이 구현된다.
이에 반하여, 리프레쉬 신호(REF)가 활성화이면, 제1 내지 제8 먹스부(610-617)는 내부 RA12 신호(Int_12, Int_
Figure 112004040916817-pat00017
)를 제1 내지 제8 뱅크 디코더(600-607)로 전달하는 데, Int_12 신호는 제1,3,5,7 뱅크 디코더(600, 602, 604, 606)로 전달되고 Int_
Figure 112004040916817-pat00018
신호는 제2,4,6,8 뱅크 디코더들(601, 603, 605, 607)로 전달된다. 제1,3,5,7 뱅크 디코더(600, 602, 604, 606)는 Int_12 신호와 로우 어드레스 신호들(RAi, i=0,1,…,11)에 응답하여 해당 뱅크의 워드라인(W/L)을 활성화시키고, 제2,4,6,8 뱅크 디코더들(601, 603, 605, 607)은 Int_
Figure 112004040916817-pat00019
신호와 로우 어드레스 신호들(RAi, i=0,1,…,11)에 응답하여 해당 뱅크의 워드라인(W/L)을 활성화시킨다. 이에 따라, 리프레쉬 동작시 도 4b와 같은 로우 어드레스 코딩이 구현된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명에 의하면, 리프레쉬 동작 동안 전력 소모가 메모리 장치 전 체로 균일하게 분포되기 때문에 센싱 노이즈가 작아진다.

Claims (6)

  1. 다수개의 뱅크들을 갖고, 상기 뱅크들이 적어도 둘 이상의 메모리 블락들에 공유되는 구조를 갖는 메모리 장치에 있어서,
    상기 메모리 장치의 리프레쉬 동작시, 상기 인접한 뱅크들이 상기 서로 다른 메모리 블락에서 활성화되는 단계; 및
    상기 메모리 장치의 노멀 동작시, 상기 인접한 뱅크들이 상기 같은 메모리 블락에서 활성화되는 단계를 구비하는 것을 특징으로 하는 어드레스 코딩 방법.
  2. 제1항에 있어서, 상기 메모리 블락들 각각은
    자신의 고유한 데이터 경로를 갖는 것을 특징으로 하는 어드레스 코딩 방법.
  3. 다수개의 뱅크들을 갖고, 상기 뱅크들이 상단부 및 하단부 메모리 블락들에 공유되는 구조를 갖는 메모리 장치에 있어서,
    상기 메모리 장치의 리프레쉬 동작시, 상기 뱅크들이 상기 상단부 또는 하단부 메모리 블락 어디에 속하는 지를 정하는 어드레스 신호를 상기 인접한 뱅크들끼리 서로 반대로 코딩하는 단계; 및
    상기 메모리 장치의 노멀 동작시, 상기 뱅크들이 상기 상단부 또는 하단부 메모리 블락 어디에 속하는 지를 정하는 상기 어드레스 신호를 상기 인접한 뱅크들 끼리 서로 동일하게 코딩하는 단계를 구비하는 것을 특징으로 하는 어드레스 코딩 방법.
  4. 다수개의 뱅크들이 상단부 및 하단부 메모리 블락들에 공유되는 구조를 갖는 메모리 장치의 어드레스 디코더에 있어서
    상기 뱅크들이 상기 상단부 또는 하단부 메모리 블락 어디에 속하는 지를 정하는 외부 어드레스 신호와 내부 어드레스 신호를 리프레쉬 신호에 응답하여 선택하는 먹스부들; 및
    상기 뱅크들 각각과 연결되고, 상기 메모리 장치로 입력되는 로우 어드레스 신호들과 함께 상기 먹스부들에서 출력되는 상기 외부 어드레스 신호 또는 상기 내부 어드레스 신호를 수신하고 디코딩하여 상기 해당 뱅크들 내 워드라인을 활성화시키는 뱅크 디코더들을 구비하고,
    상기 메모리 장치의 리프레쉬 동작시, 상기 먹스부들은 상기 내부 어드레스 신호와 상기 내부 어드레스 신호의 반전 신호가 교대로 인접한 상기 뱅크 디코더들로 제공되는 것을 특징으로 하는 메모리 장치의 어드레스 디코더.
  5. 삭제
  6. 제4항에 있어서, 상기 메모리 블락들 각각은
    자신의 고유한 데이터 경로를 갖는 것을 특징으로 하는 메모리 장치의 어드레스 디코더.
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