JP2004500673A - ローカルデータドライバと、プログラム可能な数のデータ読取り及びデータ書込みラインとを有する埋込み型ｄｒａｍアーキテクチャ - Google Patents

ローカルデータドライバと、プログラム可能な数のデータ読取り及びデータ書込みラインとを有する埋込み型ｄｒａｍアーキテクチャ Download PDF

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Abstract

ＤＲＡＭアーキテクチャはメモリセルを所定数のアレイに構成する。各アレイにはそれ自体の行デコーダ及びセンス増幅器がある。論理回路ドライバ、データ読取り及びデータ書込みラインを含むデータ経路回路が第１方向でアレイの各々と関連する。アレイとデータ経路回路間のそれぞれの接続には従来技術で使用した入出力ラインよりかなり短かな入出力ラインが使用されている。構成要素としてデータ経路回路及びメモリアレイのこの特有の装置を使用して、第１方向に垂直の第２方向に半導体装置の上に追加データ経路及びメモリアレイを単に載置することにより増大容量を有するＤＲＡＭアーキテクチャを構成することができる。

Description

【０００１】
発明の背景
【発明の属する技術分野】
この発明は半導体メモリ装置に関し、さらに詳細には広帯域幅、高速読取り、読取りアクセス、及びプログラム可能な数のデータ読取り及びデータ書込みラインを有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関するものである。
【０００２】
【関連技術の説明】
ＤＲＡＭには個別メモリセルのアレイが含まれる。代表的には、各ＤＲＡＭメモリセルは電荷を保持するコンデンサ及びコンデンサ電荷にアクセスするアクセストランジスタを有する。電荷はデータビットを表わし、高電圧または低電圧（例えば、それぞれ論理「１」または論理「０」を表す）のいずれかである。データは書込み動作中メモリに格納されまたは読取り動作中メモリから読取られる。
【０００３】
現在のＤＲＡＭでのリフレッシュ、読取り及び書込み動作は代表的には、１つの行のすべてのセルに対して同時に行われる。データは、ワードラインと呼ばれる行を活動化することによりメモリから読取られ、ワードラインはその行に対応するすべてのメモリセルをアレイの列を特定するデジットまたはビットラインに結合する。特定ワードライン及びビットラインが活動化されると、センス増幅器が活動化ワードラインに接続されたメモリセルの内容に応答する活動化ビットラインの電位差を測定することによりアドレス指定されたセルのデータを検出しかつ振幅する。ＤＲＡＭセンス増幅器の動作は例えば、いずれもマイクロンテクノロジィ社にすべて権利が与えられており、かつ本明細書に取り入れている米国特許番号第５，６２７，７８５号、第５，２８０，２０５号及び第５，０４２，０１１号に記載されている。
【０００４】
組込み型ＤＲＡＭには著しい量のＤＲＡＭ及び論理装置（例えば、プロセッサ）両方を含む複合半導体回路が存在する。これにより論理装置とメモリセル間の最小の伝搬距離を有する小型設計が結果的にもたらされる。組込み型ＤＲＡＭはより簡単なシステムレベル設計、より少ないピンを有するより少ない数のパッケージ、部品点数の低減、及び低消費電力の利点も提供する。外部回路におけるこの低減によりＤＲＡＭ及び全論理処理装置またはアプリケーションの効率が増大される。例えば、ＤＲＡＭを動作させるのに必要な回路が減されるため、ＤＲＡＭの帯域幅及び、入力及び出力ピン数を増大させることができる。論理及び制御信号、ならびに入出力データがより短かな距離を進むため速度も高められる。
【０００５】
図１はプロセッサ５２及び組込み型ＤＲＡＭ５４を有する半導体回路５０の一例を示す。図１には１つのプロセッサ５２が図示されているが、回路５０は協働プロセッサまたはその他の論理装置も使用できるようになっている。同様に、回路５０は組込み型ＤＲＡＭ５４のの代わりに同期型グラフィックランダムアクセスメモリ（ＳＧＲＡＭ）も使用できるようになっている。ＳＧＲＡＭは特にビデオアプリケーション用に設計されているが、一般に、通常の組込み型ＤＲＡＭ５４と同様の方法で動作する。
【０００６】
図２は通常の組込み型ＤＲＡＭ５４のアーキテクチャの一部である。組込み型ＤＲＡＭ５４にはメモリセルのいくつかのアレイ６０、データ経路回路５６、センス増幅器回路６４及びデコーダ回路６６ａ，６６ｂ，６６ｃ（一括して、行デコーダ６６と称される）が含まれる。行デコーダ回路６６は制御論理回路によって供給されるアドレスに基づいてアレイ６０内のメモリ行を活動化するため使用される。中間デコーダ回路６６ｂはそれに隣接する２つのアレイ６０の行を活動化するため使用され、一方、２つの外側行デコーダ６６ａ及び６６ｃはそれらが隣接する単一アレイ６０の行を活動化するため使用される。制御論理回路によってもたらされる列選択信号もアレイ６０内のメモリの特定列を活動化するため使用される。データ経路回路５６及びアレイ６０は（センス増幅器回路６４を通して）多数の入出力ライン６２によって（図２には少数の入出力ラインのみを図示しているが）接続される。従って、データはアレイ６０とデータ経路回路５６間を入出力ライン６２に沿って進む。
【０００７】
通常のデータ経路回路５６には一般に、読取り及び書込みドライバ、及びデータ読取り及びデータ書込みラインが含まれる。データ読取りラインによりデータ経路回路５６がアレイ６０からの読取りデータを論理装置（例えば、図１のプロセッサ）へ出力することが可能になる。データ書込みラインによりデータ経路回路５６が論理装置からのデータを入力してデータをアレイ６０に書込むことが可能になる。データ読取り及びデータ書込みラインが通常、入／出力ピンまたはバッファに接続されるため、それらは入／出力ラインと呼ばれることもあり、データ経路回路５６とアレイ６０間の経路をもたらす入出力ライン６４と取り違えられることはない。
【０００８】
通常の組込み型ＤＲＡＭが過去において申し分なく機能してきたが、現行技術の進展はより広帯域幅を有する高速メモリが必要とされる。入出力ライン６２すべてに対して１回に１行だけしかアドレス指定できないのでアレイ６０、特に、データ経路回路５６から最も離れて配置されたメモリセルの個別メモリセルにアクセスするためより長時間が必要とされるため、図２に示すアーキテクチャは常に長い入出力ライン６２を使用しており速度はより遅いものになる。さらに、ＤＲＡＭ５４の帯域幅も多数の長い入出力ライン６２を使用することにより制約される。従って、今日の技術を取り込むには、組込み型ＤＲＡＭの帯域幅を広くする一方、これらの回路の速度も速める要求及び必要性がある。
【０００９】
組込み型ＤＲＡＭ回路のメモリ試験は代表的には、生産及び組立て中製造業者によってかつコンピュータまたはプロセッサ制御システムの下流の製造業者によって行われ、ならびに最終利用者がコンピュータを初期化して回路が意図した通りに動作しているかどうかを判定することによっても行われる。１つの通常のメモリ試験方法はアドレス圧縮を利用することである。簡単にいえば、アドレス圧縮はある一定のアドレスを「ドントケア（「ドントケア」（ｄｏｎ’ｔ　ｃａｒｅ）」アドレス位置として取扱うことにより行われる。これらの位置は特定入力または出力ピンに相当し、かつ特別の比較回路とともに比較される。比較回路は各アドレス位置からのデータが同一かどうかを判定する。それらが同一でない場合、アドレス位置の少なくとも１つが不良である。
【００１０】
アドレス圧縮はＤＲＡＭ試験の速度を大幅に速める。残念なことには、通常の組込み型ＤＲＡＭの図２のアーキテクチャは一度に入出力ライン６２のセット当たりメモリセルの１行以上の活動化を妨げるため、アドレス圧縮は通常の組込み型ＤＲＡＭでは完全に利用できない。従って、組込み型ＤＲＡＭ回路試験を強化する必要がある。
【００１１】
組込み型ＤＲＡＭ回路は通常、所望のアプリケーションまたはプロセスに対して改造が加えられるため、メモリ回路アーキテクチャ（所望通りの多数の入／出力ラインのこの追加はプログラマブルデータ読取り及びデータ書込みライン、またはプログラマブル入力／出力と呼ばれる）の重要な再構成を行うことなく所望量のデータ読取りデータ書込みライン（出力及び入力バッファ及びピンに対応する入／出力ライン）を容易に追加する必要性がある。
【００１２】
発明の簡単な概要
この発明は従来技術の上記欠点を広い範囲で軽減する。この発明は特有の組込み型ＤＲＡＭアーキテクチャを使用して拡張帯域幅、高速読取り及び書込みアクセス及びプログラマブルデータ読取り及びデータ書込みラインを提供する。
【００１３】
この発明はアドレス圧縮を有する組込み型ＤＲＡＭ回路を試験する機構も提供する。
【００１４】
この発明のＤＲＡＭアーキテクチャは初めにメモリセルを所定数のアレイに構成することによりこれらの特徴及び利点及びその他を実現する。各アレイはそれ自体の行デコーダ及びセンス増幅器を有する。ローカルドライバ及びデータ読取り及びデータ書込みラインを含むデータ経路回路は第１方向のアレイの各々と関連する。アレイとデータ経路回路間のそれぞれの接続には従来技術で使用した入出力ラインよりかなり短かな入出力ラインが使用されている。構成要素としてデータ経路回路及びメモリアレイのこの特有の装置を使用して、第１方向に垂直の第２方向に半導体装置の上に追加データ経路及びメモリアレイを単に載置することにより増大容量を有するＤＲＡＭアーキテクチャを構成することができる。これによりＤＲＡＭ回路が所望のアプリケーションまたはプロセスに対して改造が容易に加えられるようになる（即ち、この発明はプログラマブルデータ読取り及びデータ書込みラインを有する）。さらに、より多くのデータ経路回路、従って、半導体装置へのより活動化されたデータ読取り及びデータ書込みラインを取り入れることにより帯域幅を容易に広げることができる。さらに、メモリセルとデータ経路回路内に含まれた論理回路間のより短かなラインのため、より高速な読取り及び書込みが可能になる。
【００１５】
このアーキテクチャはメモリセルのいくつかのアレイからのアドレス位置が１つの試験アドレスに対して平行してアクセスされるため、アドレス圧縮を有するＤＲＡＭ回路の試験機構も提供する。
【００１６】
好ましい実施の形態の詳細な説明
この発明の前述及びその他の目的、及び利点は添付図面を参照して以下に記載したこの発明の好ましい実施の形態の詳細な説明からより明らかになろう。
図３は本発明の第１実施の形態により構成されたＤＲＡＭアーキテクチャ１００の一部を示す。アーキテクチャ１００にはいくつかのメモリセルのアレイ１２０、データ経路回路１１０、センス増幅器１３０及び行デコーダ回路１４０が含まれる。各アレイ１２０は、２行のデコーダ回路１４０及び２個のセンス増幅器１３０を有する。ローカルドライバ及びデータ読取り及び書込みラインを含むデータ経路回路１１０はアレイ１２０の各々とＸ方向に関連する。アレイ１２０とデータ経路回路１１０の間のそれぞれの接続には、従来技術のアーキテクチャで使用される入出力ラインよりかなり短かい入出力ラインｌ０４が使用される。データ経路回路１１０、Ｘ方向におけるメモリアレイ１２０、及びそれらに関連した行デコーダ１４０、センス増幅器回路１３０及び入出力ライン１０４の特有の装置を構成要素（点線１０８で示す）として使用して、Ｙ方向に半導体装置の上に追加データ経路回路１１０及びメモリアレイ１２０を単に載置することにより増大容量を有するＤＲＡＭアーキテクチャが構成される。さらに、図３に示すように、データ経路回路１１０及びメモリ配置１２０の装置をＸ方向に複製してメモリ容量とＤＲＡＭアーキテクチャ１００の帯域幅を増大させることもできる。このように、ＤＲＡＭ回路が所望のアプリケーションまたはプロセスに対して改造が容易に加えられるようになる（即ち、この発明はプログラマブルデータ読取り及びデータ書込みラインを有する）。帯域幅はより多くのデータ経路回路１１０、及び従ってより多くのデータ読取り及びデータ書込みラインを半導体装置に組み込むことによって増大する。さらに、データ経路回路１１０内に含まれたアレイ１２０のメモリセルと論理回路間のより短い入出力ライン１０４のためより高速な読取り及び書込みが達成される。
【００１７】
メモリアレイ１２０には行及び列に配置されたメモリセルが含まれる。各行にはワードラインがあり、かつ各列にはデジットライン及び補数デジットライン（デジットライン対としても知られる）がある。当業界において知られているように、かつ図４及び５を　参照して詳細に説明されるように、行デコーダ１４０が行アドレスに応答してワードラインを活動化する。活動化ワードラインは、メモリセルのｍビット（ｍｂｉｔ）のコンデンサに蓄えられた電荷をデジットライン上に放出してセンス増幅器へ進ませるそのワードライン接続されたメモリセルのアクセストランジスタを活動化する。列アドレスに応答して列選択信号を送信してセンス増幅器回路１３０を入出力ライン１０４へ結合することにより、列デコーダ１０２は特定列または（複数の）列を選択する。読取り動作については、アレイ１２０のアクセスされたメモリセルに貯えられたデータがセンス増幅器回路１３０から入出力ライン１０４のデータ経路回路１１０へ出力されることになる。各入出力ライン１０４が実際には、一対の入出力ラインであって、各ラインがデータ及びその補数のビット（本明細書において以降、入出力対と称する）に対応する一対の入出力ラインであることに留意されたい。書込み動作については、データはデータ経路回路１１０から入出力ラインに入力され、センス増幅器回路１３０を通って進み、かつアレイ１２０のアクセスされたメモリセルに貯えられる。例えば、６４ｋ、２５６ｋ、５１２ｋ、または１０２４ｋがモジュールまたはアレイに使用されるが、アレイ１２０のサイズは、各々、１２８ｋ（即ち、一般に、ｍビット（ｍｂｉｔ）と呼ばれる１３１，０７２個の個別メモリセル）のモジュールを形成するＸ方向に２つのアレイ１２０を有する６４ｋであることが好ましい。さらに、キャッシュメモリも冗長行及び列を含むことができ、従って、その最小動作容量より多くのセルを有してよい。
【００１８】
センス増幅器回路１３０はメモリアレイ１２０のデジットライン対に接続される。図３は、センス増幅器回路１３０がＤＲＡＭアーキテクチャ１００内に配置される場合を表示するブロックとして示す。各センス増幅器回路１３０は十分な量の個別センス増幅器、各デジットライン対のためのものを含みメモリアレイ１２０内のメモリセルのデータ内容を適切に読取りかつ増幅することに留意されたい。以下に説明するように、（個別センス増幅器は書込み動作中はデータを増幅する必要はないため）センス増幅器回路１３０にはメモリアレイ１２０（メモリアレイ１２０）に書込まれるデータの適切な入力ドライバ回路も含まれる。
【００１９】
図４は個別データ経路回路１１０ａ及び１１０ｂの内容、及び個別読取り増幅器回路１３０ａ、１３０ｂ及び１３０ｃ、列デコーダ回路１４０ａ、１４０ｂ、１４０ｃ及び１４０ｄ、メモリアレイ１２０ａ及び１２０ｂ、及びデータ経路回路１１０ａ及び１１０ｂ間の様々な接続を示す。個別データ経路回路１１０ａ及び１１０ｂは同様の回路（ひとまとめに、データ経路回路１１０と称する）であるが、この検討の目的のため個別の参照番号が付けられていることに留意されたい。個別読取り増幅器回路１３０ａ、１３０ｂ及び１３０ｃは同様の回路（ひとまとめに、センス増幅器回路１３０と称する）であるが、この検討の目的のため個別の参照番号が付けられていることに留意されたい。個別の列デコーダ回路１４０ａ、１４０ｂ、１４０ｃ及び１４０ｄは同様の回路（ひとまとめに、行デコーダ回路１４０と称する）であるが、この検討の目的のため個別の参照番号が付けられていることに留意されたい。同様に、メモリアレイ１２０ａ及び１２０ｂ（ひとまとめに、メモリアレイ１２０と称する）は同様の回路である。
【００２０】
第１データ経路回路１１０ａにはデータ書込み回路１５０ａ、データ読取り回路１６０ａ及びセクション選択回路１８０ａが含まれる。データ読取り回路１６０ａには、対応するデータ読取りラインを各々有する多数の通常の読取りドライバ回路１６６ａ、多数の通常読取りパイプラインレジスタ１６４ａ及び多数の通常の読取りラッチ１６２ａが含まれる。データ読取り回路１６０ａには、読取りをラッチ１６２ａに接続された多数の読取り入出力トランジスタ１７０ａ（目的に便利なように１個のトランジスタｌ　７０ａのみ示す）及び読取りラッチ信号ＲＥＡＤＬＡＴＣＨも含まれる。読取り入出力トランジスタ１７０ａもセクション選択回路１８０ａの出力に接続される。データ読取りラインは論理装置（例えば、図１のプロセッサ）の出力バッファを通して出力ピンに接続される。読取りドライバ回路１６６ａ、パイプラインレジスタ１６４ａ及びラッチ１６２ａの数は変ってもよく、使用するアプリケーションに依存する。４個の読取りドライバ回路１６６ａ、パイプラインレジスタ１６４ａ及びラッチ１６２ａ、従って、データ読取り回路１６０ａに４個のデータ読取りラインがあることが好ましい。
【００２１】
データ書込み回路１５０ａには、対応するデータ書込みラインを各々有する多数の通常の書込みドライバ回路１５６ａ、多数の通常の及び多数の通常の書込みラッチ１５４ａ及び多数の通常の書込みバッファ１５２ａが含まれる。書込みドライバ回路１５６ａは書込みイネーブル信号ＥＮＡＢＬＥ　ＷＲＩＴＥに接続される。書込みドライバ回路１５６ａの出力はセクション選択回路１８０ａに接続される。書込みラッチ１５４ａはラッチ信号ＤＩＮ　ＬＡＴＣＨの中のデータに接続される。書込みバッファ１５２ａはトラップ信号ＤＩＮ　ＴＲＡＰの中のデータに接続される。データ書込みラインは論理装置（例えば、図１のプロセッサ５２）の入力バッファを通して入力ピンに接続される。書込みドライバ回路１５６ａ、ラッチ１５４ａ及びバッファ１５２ａの数は変ってもよく、使用するアプリケーションに依存する。４個の書込みドライバ回路１５６ａ、ラッチ１５４ａ及びバッファ１５２ａ、従って、データ書込み回路１５０ａに４個のデータ書込みラインがあることが好ましい。
【００２２】
セクション選択回路１８０ａは第１センス増幅器回路１３０ａから多数の入出力ライン１０４ａかつ第２センス増幅器回路１３０ｂから多数の入出力ライン１０４ｂに接続される。上述のように、各入出力ライン１０４は実際には、データ及びその補数のビットに対応する入出力ライン対である。従って、入出力ライン対の数はデータ読取り及びデータ書込みラインの数と一致する。セクション選択回路１８０ａもセクション選択信号ＳＥＣＴＩＯＮ　ＳＥＬＥＣＴに接続される。セクション選択信号ＳＥＣＴＩＯＮ　ＳＥＬＥＣＴは制御論理回路に接続され、かつ第１センス増幅器回路１３０ａまたは第２センス増幅器回路１３０ｂにいずれかを第１データ経路回路１１０ａに接続するため使用される。
【００２３】
第２データ経路回路１１０ｂにはデータ書込み回路１５０ｂ、データ読取り回路１６０ｂ及びセクション選択回路１８０ｂが含まれる。データ読取り回路１６０ｂには、対応するデータ読取りラインを各々有する多数の通常の読取りドライ２バ回路１６６ｂ、多数の通常読取りパイプラインレジスタ１６４ｂ及び多数の通常の読取りラッチ１６２ｂが含まれる。データ読取り回路１６０ｂには、読取りをラッチ１６２ｂに接続された多数の読取り入出力トランジスタ１７０ｂ（目的に便利なように１個のトランジスタｌ７０ｂのみ示す）及び読取りラッチ信号ＲＥＡＤＬＡＴＣＨも含まれる。読取り入出力トランジスタ１７０ｂもセクション選択回路１８０ｂの出力に接続される。データ読取りラインは論理装置（例えば、図１のプロセッサ）の出力バッファを通して出力ピンに接続される。読取りドライバ回路１６６ｂ、パイプラインレジスタ１６４ｂ及びラッチ１６２ｂの数は変ってもよく、使用するアプリケーションに依存する。４個の読取りドライバ回路１６６ｂ、パイプラインレジスタ１６４ｂ及びラッチ１６２ｂ、従って、データ読取り回路１６０ｂに４個のデータ読取りラインがあることが好ましい。
【００２４】
データ書込み回路１５０ｂには、対応するデータ書込みラインを各々有する多数の通常の書込みドライバ回路１５６ｂ、多数の通常の及び多数の通常の書込みラッチ１５４ｂ及び多数の通常の書込みバッファ１５２ｂが含まれる。書込みドライバ回路１５６ｂは書込みイネーブル信号ＥＮＡＢＬＥ　ＷＲＩＴＥに接続される。書込みドライバ回路１５６ｂの出力はセクション選択回路１８０ｂに接続される。書込みラッチ１５４ｂはラッチ信号ＤＩＮ　ＬＡＴＣＨの中のデータに接続される。書込みバッファ１５２ｂはトラップ信号ＤＩＮ　ＴＲＡＰの中のデータに接続される。データ書込みラインは論理装置（例えば、図１のプロセッサ５２）の入力バッファを通して入力ピンに接続される。書込みドライバ回路１５６ｂ、ラッチ１５４ｂ及びバッファ１５２ｂの数は変ってもよく、使用するアプリケーションに依存する。４個の書込みドライバ回路１５６ｂ、ラッチ１５４ｂ及びバッファ１５２ｂ、従って、データ書込み回路１５０ａに４個のデータ書込みラインが存在することが好ましい。
【００２５】
セクション選択回路１８０ｂは第１センス増幅器回路１３０ｃから多数の入出力ライン１０４ｃかつ第２センス増幅器回路１３０ｂから多数の入出力ライン１０４ｂに接続される。上述のように、各入出力ライン１０４は実際には、データ及びその補数のビットに対応する入出力ライン対である。従って、入出力ライン対の数はデータ読取り及びデータ書込みラインの数と一致する。セクション選択回路１８０ｂもセクション選択信号ＳＥＣＴＩＯＮ　ＳＥＬＥＣＴに接続される。セクション選択信号ＳＥＣＴＩＯＮ　ＳＥＬＥＣＴは制御論理回路に接続され、かつ第３センス増幅器回路１３０ｃまたは第２センス増幅器回路１３０ｂにいずれかを第２データ経路回路１１０ｂに接続するため使用される。
【００２６】
第１メモリアレイ１２０ａは第１センス増幅器回路１３０ａを通して第１データ経路回路１１０ａに接続され、かつ第２センス増幅器回路１３０ｂを通して第２データ経路回路１１０ｂに接続される。第１メモリアレイ１２０ａも２つの行デコーダ１４０ａ及び１４０ｂに接続される。２つの行デコーダ１４０ａ及び１４０ｂの何れの構成も可能であるが、第１行デコーダ１４０ａは偶数行デコーダであり（即ち、偶数番号を付けた行アドレスをデコードする）、一方で、第２行デコーダ１４０ｂは奇数行デコーダである（即ち、奇数番号を付けた行アドレスをデコードする）。第２メモリアレイ１２０ｂは第１センス増幅器回路１３０ａを通して第２データ経路回路１１０ｂに接続され、かつ第３センス増幅器回路１３０ｃを通して第２データ経路回路１１０ｂに接続される。第２メモリアレイ１２０ｂも２つの行デコーダ１４０ｃ及び１４０ｄに接続される。２つの行デコーダ１４０ｃ及び１４０ｄの何れの構成も可能であるが、第３行デコーダ１４０ｃは偶数行デコーダであり（即ち、偶数番号を付けた行アドレスをデコードする）、一方で、第４行デコーダ１４０ｄは奇数行デコーダである（即ち、奇数番号を付けた行アドレスをデコードする）。列デコーダ１０２はセンス増幅器回路１３０への多数の列選択信号を形成する。第１及び第２メモリアレイ１２０ａ及び１２０ｂは第２センス増幅器回路１３０ｂを共用するため、アレイ１２０ａ及び１２０ｂのうちの１つずつアクセスされる。従って、この発明はセクション選択信号ＳＥＣＴＩＯＮ　ＳＥＬＥＣＴを使用して共用されたセンス増幅器回路１３０ｂが１つのメモリアレイ１２０ａまたは１２０ｂだけによって必ずアクセスされるようにする。ここで、この発明の第１実施の形態により構成されたＤＲＡＭアーキテクチャ１００の動作に続ける。
【００２７】
説明するだけの目的で、４個の書込みドライバ回路１５６ａ、１５６ｂ、書込みラッチ１５４ａ及び１５４ｂ及びバッファ１５２ａ及び１５２ｂ、従って、データ書込み回路１５０ａ及び１５０ｂに４個のデータ書込みラインが存在する。４個の読取りドライバ回路１６６ａ、１６６ｂ、パイプレジスタ１６４ａ及び１６４ｂ及びラッチ１６２ａ及び１６２ｂ、従って、データ読取り回路１６０ａ及び１６０ｂに４個のデータ読取りラインが存在する。第１センス増幅器回路１３０ａは第１セクション選択回路１８０ａに接続された４組の入出力ライン対を有することになる。第２センス増幅器回路１３０ｂは第１セクション選択回路１８０ａに接続された４組の入出力ライン対を有し、かつ第２セクション選択回路１８０ｂに接続された同一の４組の入出力ライン対を有することになる。第３センス増幅器回路１３０ｃは第２セクション選択回路１８０ｂに接続された４組の入出力ライン対を有することになる。１回にただ１つのメモリアレイ１２０ａまたは１２０ｂがアクセスされるが、両データ経路回路１１０ａ、１１０ｂはアクセスされたメモリアレイ１２０ａまたは１２０ｂにより使用されることになる。即ち、利用可能なデータ経路回路１１０のすべてが入力または出力データのいずれかに使用されることになるが、他のことごとくのメモリアレイ１２０のみがアクセスされることになる。８ビットのデータが例えば、１つのデータ経路回路１１０ａへ進む４データビット及びもう１つのデータ経路回路１１０ｂへ進む４データビットで読取り動作中にアクセスされたメモリアレイ１２０ａから読出されることになる。同様に、８ビットのデータが例えば、１つのデータ経路回路１１０ａから受けとった４データビット及びもう１つのデータ経路回路１１０ｂから受けとった４データビットで書込み動作中にアクセスされたメモリアレイ１２０ａに書込まれることになる。
【００２８】
読取り動作中、第１または第２行デコーダ１４０ａ、１４０ｂのいずれかが制御論理回路によってもたらされた行アドレスに応答して第１メモリアレイ１２０ａのワードラインを活動化する（図４に示すように、第１行デコーダ１４０ａが偶数行アドレスを活動化し、一方で、第２行デコーダが奇数行アドレスを活動化する）。このとき、第２メモリアレイ１２０ｂはアクセスされていない。活動化ワードラインは、ｍビット（ｍｂｉｔ）コンデンサに貯蔵された電荷をデジットラインに放出して第１及び第２センス増幅器回路１３０ａ及び１３０ｂへ進ませて、そのワードラインに接続される第１メモリアレイ１２０ａのメモリアレイのアクセストランジスタを活動化する。４ビット（及びその補数）は第１センス増幅器回路１３０ａへ進み、かつ４ビット（及びその補数）は第２センス増幅器回路１３０ｂへ進む。８ビットのうちのいずれが第１センス増幅器回路１３０ａへ進むか、かついずれが第２センス増幅器回路１３０ｂへ進むかを判定することは特定のアプリケーションであり、何れか所望の方法で実行される。例えば、１つの方法は高位４ビットを第１センス増幅器回路１３０ａへ進ませ、一方で、下位４ビットを第２センス増幅器回路１３０ｂへ進ませることになる。
【００２９】
列デコーダ１０２は列アドレスに応答して２つの列選択信号を第１センス増幅器回路１３０ａへ送信することにより特定列を選択する。第１センス増幅器回路１３０ａからの４組の入出力ライン対が第１データ経路回路１１０ａへ進むようにセクション選択信号ＳＥＣＴＩＯＮ　ＳＥＬＥＣＴが設定され、かつ
第２センス増幅器回路１３０ｂからの４組の入出力ライン対が第２データ経路回路１１０ｂへ進むようにセクション選択信号ＳＥＣＴＩＯＮ　ＳＥＬＥＣＴが設定される。制御論理回路が読取りラッチ信号ＲＥＡＤ　ＬＡＴＣＨを使用し読取り入出力トランジスタ１７０ａ及び１７０ｂを活動化して入出力ライン対に読取りラッチ１７０ａ及び１７０ｂを入力させる。ラッチデータは読取りパイプラインレジスタ１６４ａ及び１６４ｂを通して読取りドライバ回路１６６ａ及び１６６ｂへ送信する。読取りドライバ回路１６６ａ及び１６６ｂはデータをデータ読取りラインに出力する。当業界において知られているように、データが読取りパイプラインレジスタ１６４ａ及び１６４ｂを入力すると、次に、パイプラインレジスタ１６４ａ及び１６４ｂに含まれるデータを損なうことなくデータはメモリアレイ１２０ａ及び１２０ｂから読取られる。好ましい実施の形態では、次の読取り動作処理第２メモリアレイ１２０ｂにアクセスすることになるが、望ましい場合は第１メモリアレイ１２０ａがアクセスされることに留意されなければならない。即ち、メモリアレイ１２０ａ及び１２０ｂはほかの方法、第１メモリアレイ１２０ａがアクセスされ、その後第２メモリアレイ１２０ｂがアクセスされるか、または同一アレイ１２０ａまたは１２０ｂが連続してアクセスされる方法でアクセスできることになっている。
【００３０】
書込み動作処理中、トラップ信号ＤＩＮ　ＴＲＡＰのデータが活動化されると、各データ書込みラインからのデータビットがデータ経路回路１１０ａ及び１１０ｂのデータ書込みバッファ１５２ａ及び１５２ｂに書込まれる。その後、データビットが書込みラッチ１５４ａ及び１５４ｂによってラッチされ、かつ書込みドライバ回路１５６ａ及び１５６ｂへ送信される。このとき、データビット（及びそれらの補数）が書込みドライバ回路１５６ａ及び１５６ｂによってセクション選択回路１８０及び１８０ｂへ向けて行デコーダ１４０ａ及び１４０ｂに送出される。
【００３１】
第１データ経路回路１１０ａからの４組の入出力ライン対が第１及び第２センス増幅器回路１３０ａ及び１３０ｂのいずれかへ送出されかつ第２データ経路回路１１０ｂからの４組の入出力ライン対が第２及び第３センス増幅器回路１３０ｂ及び１３０ｃのいずれかへ送出されるように、セクション選択信号ＳＥＣＴＩＯＮ　ＳＥＬＥＣＴが設定される。上述のように、データが第１メモリアレイ１２０ａに書込まれるようになっている場合は、セクション選択信号ＳＥＣＴＩＯＮ　ＳＥＬＥＣＴが必ず第１データ経路回路１１０ａからの４組の入出力ライン対が第１センス増幅器回路１３０ａへ送出させ、かつ第２データ経路回路１１０ｂからの４組の入出力ライン対が第２センス増幅器回路１３０ｂへ送出させる。逆に、データが第２メモリアレイ１２０ｂに書込まれるようになっている場合は、セクション選択信号ＳＥＣＴＩＯＮ　ＳＥＬＥＣＴが必ず第１データ経路回路１１０ａからの４組の入出力ライン対が第２センス増幅器回路１３０ｂへ送出させ、かつ第２データ経路回路１１０ｂからの４組の入出力ライン対が第３センス増幅器回路１３０ｃへ送出させる。列選択信号及び行デコーダ１４０がメモリアレイ１２０ａまたは１２０ｂ内の適切な場所を活動化し、このように、データビットがセンス増幅器回路から適切なメモリアレイ１２０ａ、１２０ｂに書込まれるようになる。
【００３２】
図５はセンス増幅器回路１３０の内容及びセンス増幅器回路１３０内の素子間の各種接続を示す。センス増幅器回路１３０には２つの絶縁ゲート回路１３４ａ、１３４ｂ、センス増幅器１３６及び列選択ゲート回路１３８が含まれる。
【００３３】
第１等価器回路１３２ａはデジットライン対ＤＩＧａ０及びＤＩＧａ０＿を通して第１メモリアレイ１２０ａに接続される。第１等価器回路１３２ａは、データが第２センス増幅器回路１３０ｂの中へ、またはそこから進みつつある時、デジットライン対ＤＩＧａ０及びＤＩＧａ０＿の適正電圧レベルを確かめるため使用される。第１絶縁ゲート回路１３４ａはデータが第２メモリアレイ１２０ｂとセンス増幅器１３６間を進もうとする時、センス増幅器１３６からのデジットライン対ＤＩＧａ０及びＤＩＧａ０＿を絶縁するため使用される。
【００３４】
第２等価器回路１３２ｂはデジットライン対ＤＩＧｂ０及びＤＩＧｂ０＿を通して第２メモリアレイ１２０ｂに接続される。第２等価器回路１３２ｂはデータが第２センス増幅器回路１３０ｂの中へ、またはそこから進みつつある時、デジットライン対ＤＩＧｂ０及びＤＩＧｂ０＿の適正電圧レベルを確かめるため使用される。第２絶縁ゲート回路１３４ｂはデータが第２メモリアレイ１２０ｂとセンス増幅器１３６間を進もうとする時、センス増幅器１３６からのデジットライン対ＤＩＧｂ０及びＤＩＧｂ０＿を絶縁するため使用される。
【００３５】
センス増幅器１３６は２つの絶縁ゲート回路１３４ａ及び１３４ｂに及び列選択ゲート回路１３８に接続される。読取り動作については、列選択信号が列選択ゲート回路１３８に適切なデジットライン対ＤＩＧａ０及びＤＩＧａ０＿またはＤＩＧｂ０及びＤＩＧｂ０＿からの信号を入出力ライン対ＩＯ０，ＩＯ０＿にダンプさせる。書込み動作については、列選択信号が列選択ゲート回路１３８に入出力ライン対ＩＯ０、ＩＯ０＿からの信号を適切なデジットライン対ＤＩＧａ０及びＤＩＧａ０＿またはＤＩＧｂ０及びＤＩＧｂ０＿にダンプさせる。
【００３６】
データ経路回路１１０、メモリアレイ１２０、行デコーダ１４０、及びセンス増幅器回路１３０の特有の装置を構成要素として使用して、増大容量を有するＤＲＡＭアーキテクチャが追加のこのような構成要素を半導体装置にＹ方向に簡単に載置することにより構成される。さらに、アプリケーションが保証すれば、同様に追加構成要素も半導体基板上にＸ方向に載置される。図６はこの発明により構成された組込み型ＤＲＡＭ回路３００の１つの実行可能なアーキテクチャの例を示す。この例では、４列のデータ経路回路１１０（Ｘ方向）であって、各列がＹ方向に配置された４個のデータ経路回路１１０を有するデータ経路回路が存在するように、１６個のデータ経路回路１１０及び１６個のメモリアレイ１２０（及び適切な数の行デコーダ１４０及びセンス増幅器回路１３０）が配置される。例えば、６４ｋのサイズを有するメモリアレイ１２０の各々及び各４本データ読取りライン及び４本のデータ書込みラインにあっては、組込み型ＤＲＡＭ回路３００には１Ｍｅｇ以上のメモリセル及び６４本のデータ読取りライン及び６４本のデータ書込みラインが含まれる。
【００３７】
本発明のアーキテクチャで、ｍビット（ｍｂｉｔ）及び入出力ラインが絶縁される。Ｍビット（Ｍｂｉｔ）は金属の第２層（メタル２）に存在する列選択ラインによって絶縁される。従って、第３及び第４金属層（即ち、メタル３及びメタル４）がＤＲＡＭメモリアレイ１２０全体に渡って引き回せる。従来技術のアーキテクチャは入出力ラインに金属の第２層（メタル２）を使用する。入出力ラインはノイズに感度のよいため、ＤＲＡＭメモリアレイ１２０全体に渡って引き回すことができない。
【００３８】
図７はこの発明により構成された組込み型ＤＲＡＭ回路３５０の別の模範的アーキテクチャを示す。この例では、４列のデータ経路回路１１０（Ｘ方向）であって、各列がＹ方向に配置された８個のデータ経路回路１１０を有するデータ経路回路が存在するように、３２個のデータ経路回路１１０及び３２個のメモリアレイ１２０（及び適切な数の行デコーダ１４０及びセンス増幅器回路１３０）が配置される。例えば、６４ｋのサイズを有するメモリアレイ１２０の各々及び４本データ読取りライン及び４本のデータ書込みラインを有する各データ経路回路１１０にあっては、組込み型ＤＲＡＭ回路３５０には２Ｍｅｇ以上のメモリセル及び１２８本のデータ読取りライン及び６４本のデータ書込みラインが含まれる。
【００３９】
図８はこの発明の第２実施の形態により構成された組込み型ＤＲＡＭ回路４００のアーキテクチャの例を示す。この実施の形態では、データ経路回路１１０に関連する２つのメモリアレイ１２０が存在する。この実施の形態では、各データ経路回路１１０が４本のデータ読取りライン及び４本のデータ書込みラインを有している場合、各アクセスされたメモリアレイ１２０はメモリアレイ１２０当たり４ビットの総数に対して２ビットのデータを１つのデータ経路回路１１０へ出力し、２ビットのデータを他のデータ経路回路１１０へ出力する（アクセスされたメモリアレイ１２０当たり８ビットが出力される場合の図３から７のアーキテクチャとは対照的に）。他の点では、組込み型ＤＲＡＭ回路４００の動作は図３から７を参照して上記に説明した回路と厳密に同一である。１つのメモリアレイ１２０のみをアクセスしかつアクセスされたアレイ１２０が８ビットのデータを出力するように回路４００を構成することも可能であることに留意されたい。この実施の形態では、２列のデータ経路回路１１０（Ｘ方向）であって、各列がＹ方向に配置された１６個のデータ経路回路１１０を有するデータ経路回路が存在するように、３２個のデータ経路回路１１０及び６４個のメモリアレイ１２０（及び適切な数の行デコーダ１４０及びセンス増幅器回路１３０）が配置される。例えば、６４ｋのサイズを有するメモリアレイ１２０の各々及び４本データ読取りライン及び４本のデータ書込みラインを有するデータ経路回路１１０にあっては、組込み型ＤＲＡＭ回路４００には４Ｍｅｇ以上のメモリセル及び１２８本のデータ読取りライン及び１２８本のデータ書込みラインが含まれる。
【００４０】
図９はこの発明の第３実施の形態により構成された組込み型ＳＧＲＡＭ回路４５０のアーキテクチャの例を示す。この実施の形態では、データ経路回路１１０に関連する４つのメモリアレイ１２０が存在する。この実施の形態では、各データ経路回路１１０が４本のデータ読取りライン及び４本のデータ書込みラインを有している場合、各アクセスされたメモリアレイ１２０はメモリアレイ１２０当たり２ビットの総数に対して１ビットのデータを１つのデータ経路回路１１０へ出力し、かつ１ビットのデータを他のデータ経路回路１１０へ出力する（アクセスされたメモリアレイ１２０当たり８ビットが出力される場合の図３から７のアーキテクチャとは対照的に）。他の点では、回路４５０の動作は図３から７を参照して上記に説明した回路と厳密に同一である。１つのメモリアレイ１２０のみをアクセスしかつアクセスされたアレイ１２０が８ビットのデータを出力するように回路４５０を構成することも可能であることに留意されたい。この実施の形態では、２列のデータ経路回路１１０（Ｘ方向）であって、各列がＹ方向に配置された１６個のデータ経路回路１１０を有するデータ経路回路が存在するように、３２個のデータ経路回路１１０及び１２８個のメモリアレイ１２０（及び適切な数の行デコーダ１４０及びセンス増幅器回路１３０）が配置される。例えば、６４ｋのサイズを有するメモリアレイ１２０の各々及び４本データ読取りライン及び４本のデータ書込みラインを有する各データ経路回路１１０にあっては、組込み型ＳＧＲＡＭ回路４５０には８Ｍｅｇ以上のメモリセル及び１２８本のデータ読取りライン及び１２８本のデータ書込みラインが含まれる。
【００４１】
図１０はグラフィックスアクセラレータを有する論理回路装置８２０を含むコンピュータシステム８００であって、プロセッサ８２２及びこの発明により構成された組込み型ＤＲＡＭ回路８２４を有するコンピュータシステム８００を示す。図１０はプロセッサ８２２及び、そのようなものにはグラフィックスアクセルがある、この発明により構成された組込み型ＤＲＡＭ回路８２４を有する論理回路装置８２０含むコンピュータシステム８００を示す。論理回路装置８２０のプロセッサ８２２はコンピュータシステム８００の論理回路機能を実行し、かつ論理回路装置８２０のＤＲＡＭ回路８２４は図５及び６を参照して説明したように動作する。コンピュータシステム８００にはバス８１６を通して論理回路装置８２０及び入出力装置８０４と通信する中央演算装置（ＣＰＵ）８０２も含まれる。第２入出力装置８０６が図示されているが、この発明を実施するため必ずしも必要ではない。当業界において知られているように、コンピュータシステムにはＲＡＭ８０８，リードオンリーメモリ（ＲＯＭ）８１０も含まれ，かつバス８１６を通してＣＰＵ８０２と通信もするフロッピーデイスクドライブ８１２及びコンパクトデイスク（ＣＤ）ドライブ８１４などの周辺機器も含まれてもよい。要求があれば、ＲＡＭ８０８もこの発明に取り入れてもよい。
【００４２】
次に、この発明の組込み型ＤＲＡＭの試験において使用可能な通常のアドレスアドレス圧縮試験方法の説明に続ける。試験は前述回路のいずれに対しても同一であるはずであるが、目的に便利なように、試験を図６のＤＲＡＭ回路３００を参照して説明する。アドレス圧縮はある一定のアドレスを「ドントケア（ｄｏｎ’ｔ　ｃａｒｅ）」アドレス位置として取扱うことにより行われる。ＤＲＡＭ回路３００は１６個のデータ経路回路１１０及び１６個のメモリアレイ１２０により構成されるため、１つの試験アドレスで８個のメモリアレイ１２０のメモリ位置をアクセスすることができる。特定データ読取りラインに対応するこれらの位置は特別な比較回路と比較される。比較回路は各アドレス位置からのデータが同一かどうかを判定する。それらが同一でない場合、アドレス位置の少なくとも１つが不良である。従来技術のＤＲＡＭ回路５４（図２）の配置構成のため、１回につき１つのアドレス位置しか試験できない。従って、この発明のＤＲＡＭ回路３００のメモリ試験は従来技術のＤＲＡＭ回路５４の８倍高速で実行することになる。
【００４３】
この発明が今回知られた好ましい実施の形態と共に詳細に説明されてきたが、この発明がこのような開示された実施の形態に制限されるものではないことが容易に理解されるべきである。さらに正確にいえば、この発明は変形されこれまで説明しなかったいかなる数の変化、代替物、置換、または等価装置も取り入れることができるが、この発明の精神及び範囲に見合ったものである。従って、この発明は前述の説明によって制限されるのではなく、文末に追加した特許請求の範囲の適用範囲によってのみ制限されるものである。
【図面の簡単な説明】
【図１】プロセッサ及び組込み型ＤＲＡＭ回路を有する半導体回路のブロック図である。
【図２】従来技術の組込み型ＤＲＡＭ回路のブロック図である。
【図３】この発明によって構成された組込み型ＤＲＡＭ回路のブロック図である。
【図４】図３のＤＲＡＭ回路を有する構成要素の回路図である。
【図５】図３のＤＲＡＭ回路を有する構成要素の回路図である。
【図６】この発明の第１実施の形態により構成された組込み型ＤＲＡＭ回路のブロック図である。
【図７】この発明の第１実施の形態により構成された組込み型ＤＲＡＭ回路のブロック図である。
【図８】この発明の第２実施の形態により構成された組込み型ＤＲＡＭ回路のブロック図である。
【図９】この発明の第３実施の形態により構成された組込み型ＤＲＡＭ回路のブロック図である。
【図１０】この発明により構成された組込み型ＤＲＡＭ回路を使用するコンピュータシステムのブロック図である。

Claims (70)

  1. 第１方向に互いに隣接して配置された第１の対のデータ経路回路と、
    前記第１の対のデータ経路回路の各々に接続されかつ前記第１の対のデータ経路回路に対して前記第１方向に配置されたメモリセルのブロックであって、前記ブロックの各々の前記メモリセルが行及び列を有するアレイの中に構成される少なくとも１つのブロックと
    を有するメモリ装置。
  2. 前記データ経路回路の各々が前記第１方向に前記メモリのブロックの２つに関連しかつ隣接して位置決めされ、前記メモリのブロックの両方が関連データ経路回路の同一側にある請求項１に記載のメモリ装置。
  3. 前記データ経路回路の各々が前記第２方向に前記メモリのブロックの少なくとも別の２つに関連する請求項２に記載のメモリ装置。
  4. 前記データ経路回路の各々が前記第１方向に前記メモリのブロックの４つに関連しかつ隣接して位置決めされ、前記メモリのブロックの４つすべてが関連データ経路回路の同一側にある請求項１に記載のメモリ装置。
  5. 前記データ経路回路の各々が第２方向に前記メモリのブロックの少なくとも別の４つと関連する請求項４に記載のメモリ装置。
  6. 前記第１方向に互いに隣接して配置された少なくとも１つの第２の対のデータ経路回路と、
    前記第１方向に前記第２の対のデータ経路回路の各々に接続されたメモリセルの少なくとも１つのブロックと
    をさらに有するメモリ装置であって、
    メモリセルの前記ブロックの各々が、
    前記ブロックのメモリセルの行にそれぞれ接続された複数のワードラインと、
    前記ブロックのメモリセルの列にそれぞれ接続された複数のデジットラインと、
    前記ブロックの前記ワードラインに接続された少なくとも１つの行デコーダと、
    前記メモリセルからデータを読取りかつ前記メモリセルにデータを書込む複数のセンス増幅器回路であって、前記ブロックの前記デジットラインに接続され、前記データ経路回路のそれぞれ１つと前記センス増幅器回路との間にデータを転送する複数のデータ転送ラインを有するセンス増幅器回路と
    を有し、
    前記第２の対のデータ経路回路及びメモリセルのそれらの関連ブロックが前記第１の対のデータ経路回路及びメモリセルのそれらの関連ブロックに対して前記第１方向に垂直な第２方向に配置されている請求項１に記載のメモリ装置。
  7. センス増幅器回路を前記第２方向に配置されたメモリの隣接ブロックから前記隣接ブロックの１つに関連データ経路回路へ選択的に結合する選択回路であって、前記関連データ経路回路が前記隣接ブロックの選択された１つからデータを読取りまたは前記隣接ブロックの選択された１つにデータを書込む選択回路をさらに有する請求項６に記載のメモリ装置。
  8. 各データ経路回路が、
    前記センス増幅器回路に接続可能な複数の書込みドライバ回路であって、各々がデータを前記センス増幅器回路に入力するデータ書込みラインを有する書込みドライバ回路と、
    前記センス増幅器回路に接続可能な複数の読取りドライバ回路であって、各々がデータを前記センス増幅器回路から出力するデータ読取りラインを有する読取りドライバ回路と
    を有する請求項７に記載のメモリ装置。
  9. メモリセルの各ブロックには前記ブロックの反対側に配置された２つの行デコーダが含まれ、前記行デコーダがブロック内のほほかのワードラインをそれぞれ活動化する請求項７に記載のメモリ装置。
  10. 前記メモリのブロックの各々が少なくとも６４ｋメモリセルを有する請求項１に記載のメモリ装置。
  11. 前記メモリのブロックの各々が少なくとも１２８ｋメモリセルを有する請求項１に記載のメモリ装置。
  12. 前記メモリのブロックの各々が少なくとも２５６ｋメモリセルを有する請求項１に記載のメモリ装置。
  13. 前記メモリのブロックの各々が少なくとも５１２ｋメモリセルを有する請求項１に記載のメモリ装置。
  14. 前記メモリのブロックの各々が少なくとも１０２４ｋメモリセルを有する請求項１に記載のメモリ装置。
  15. 半導体装置に存在する少なくとも１つのメモリモジュールを有するメモリ回路であって、各メモリモジュールが、
    第１方向に互いに隣接して配置された第１の対のデータ経路回路と、
    前記第１の対のデータ経路回路の各々に接続されかつ前記第１の対のデータ経路回路に対して前記第１方向に配置されたメモリセルの少なくとも１つのブロックであって、前記ブロックの各々の前記メモリセルが行及び列を有するアレイに構成されるブロックと、
    前記メモリモジュールに接続された列デコーダと
    を有するメモリ回路。
  16. 前記データ経路回路の各々が前記第１方向に前記メモリのブロックの２つと関連しかつ前記メモリのブロックの２つに隣接して位置決めされ、前記メモリのブロックの両方が関連データ経路回路の同一側にある請求項１５に記載のメモリ装置。
  17. 前記データ経路回路の各々が第２方向に前記メモリのブロックの少なくとも別の２つと関連する請求項１６に記載のメモリ装置。
  18. 前記データ経路回路の各々が前記第１方向に前記メモリのブロックの４つに関連しかつ隣接して位置決めされ、前記メモリのブロックの４つすべてが関連データ経路回路の同一側にある請求項１５に記載のメモリ装置。
  19. 前記データ経路回路の各々が第２方向に前記メモリのブロックの少なくとも別の２つと関連する請求項１８に記載のメモリ装置。
  20. 前記メモリモジュールが、
    前記第１方向に互いに隣接して配置された少なくとも１つの第２の対のデータ経路回路と、
    前記第１方向に前記第２の対のデータ経路回路の各々に接続されたメモリセルの少なくとも１つのブロックと
    をさらに有するメモリ回路であって、
    メモリセルの前記ブロックの各々が、
    前記ブロックのメモリセルの行にそれぞれ接続された複数のワードラインと、
    前記ブロックのメモリセルの列にそれぞれ接続された複数のデジットラインと、
    前記ワードラインに接続された少なくとも１つの行デコーダと、
    前記メモリセルからデータを読取りかつ前記メモリセルにデータを書込む複数のセンス増幅器回路であって、前記ブロックの前記デジットラインに接続され、前記データ経路回路のそれぞれ１つと前記センス増幅器回路間にデータを転送する複数のデータ転送ラインを有するセンス増幅器回路と
    を有し、
    前記第２の対のデータ経路回路及びメモリのそれらの関連ブロックが前記第１の対のデータ経路回路及びメモリセルのそれらの関連ブロックに対して前記第１方向に垂直な第２方向に配置されている請求項１５に記載のメモリ装置。
  21. 前記メモリモジュールがセンス増幅器回路を前記第２方向に配置されたメモリの隣接ブロックから前記隣接ブロックの１つに関連データ経路回路へ選択的に結合する選択回路であって、前記関連データ経路回路が前記隣接ブロックの選択された１つからデータを読取りまたは前記隣接ブロックの選択された１つにデータを書込む選択回路をさらに有する請求項２０に記載のメモリ装置。
  22. 各データ経路回路が、
    前記センス増幅器回路に接続可能な複数の書込みドライバ回路であって、各々がデータを前記センス増幅器回路に入力するデータ書込みラインを有する書込みドライバ回路と、
    前記センス増幅器回路に接続可能な複数の読取りドライバ回路であって、各々がデータを前記センス増幅器回路から出力するデータ読取りラインを有する読取りドライバ回路と
    を有する請求項２０に記載のメモリ装置。
  23. メモリセルの各ブロックには前記ブロックの反対側に配置された２つの行デコーダが含まれ、前記行デコーダがブロック内のほほかのワードラインをそれぞれ活動化する請求項２０に記載のメモリ装置。
  24. 少なくとも２つのメモリモジュールが前記列デコーダに接続されかつ第１方向に垂直な第２方向で、半導体装置上に位置決めされている請求項１５に記載のメモリ装置。
  25. 少なくとも４つのメモリモジュールが前記列デコーダに接続されかつ第１方向に垂直な第２方向で、半導体装置上に位置決めされている請求項１５に記載のメモリ装置。
  26. 前記少なくとも４つのメモリモジュールが第１方向で２つの列の中に構成されている請求項２５に記載のメモリ装置。
  27. 少なくとも８つのメモリモジュールが前記列デコーダに接続されかつ第１方向に垂直な第２方向で、半導体装置上に位置決めされている請求項１５に記載のメモリ装置。
  28. 前記少なくとも８つのメモリモジュールが第１方向で、２つの列の中に構成されている請求項２７に記載のメモリ装置。
  29. 前記メモリ回路がＳＧＲＡＭメモリ回路である請求項１５に記載のメモリ装置。
  30. 前記メモリ回路がＤＲＡＭメモリ回路である請求項１５に記載のメモリ装置。
  31. 前記メモリ回路がＲＡＭメモリ回路である請求項１５に記載のメモリ装置。
  32. 前記メモリのブロックの各々が少なくとも６４ｋメモリセルを有する請求項１５に記載のメモリ装置。
  33. 前記メモリのブロックの各々が少なくとも１２８ｋメモリセルを有する請求項１５に記載のメモリ装置。
  34. 前記メモリのブロックの各々が少なくとも２５６ｋメモリセルを有する請求項１５に記載のメモリ装置。
  35. 前記メモリのブロックの各々が少なくとも５１２ｋメモリセルを有する請求項１５に記載のメモリ装置。
  36. 前記メモリのブロックの各々が少なくとも１０２４ｋメモリセルを有する請求項１５に記載のメモリ装置。
  37. プロセッサと、
    列デコーダに接続されたメモリにより構成された前記プロセッサに接続された半導体装置であって、前記メモリモジュールの各々が、
    第１方向に互いに隣接して配置された第１の対のデータ経路回路と、
    前記第１の対のデータ経路回路の各々に接続されかつ前記第１の対のデータ経路回路に対して前記第１方向に配置されたメモリセルのブロックであって、前記ブロックの各々の前記メモリセルが行及び列を有するアレイの中に構成される少なくとも１つのブロックと
    を有する半導体装置と
    を有するコンピュータシステム。
  38. 前記データ経路回路の各々が前記第１方向に前記メモリのブロックの２つに関連しかつ隣接して位置決めされ、前記メモリのブロックの両方が関連データ経路回路の同一側にある請求項３７に記載のシステム。
  39. 前記データ経路回路の各々が第２方向に前記メモリのブロックの少なくとも別の２つに関連する請求項３８に記載のシステム。
  40. 前記データ経路回路の各々が前記第１方向に前記メモリのブロックの４つに関連しかつ隣接して位置決めされ、前記メモリのブロックの４つすべてが関連データ経路回路の同一側にある請求項３７に記載のシステム。
  41. 前記データ経路回路の各々が第２方向に前記メモリのブロックの少なくとも別の４つと関連する請求項４０に記載のシステム。
  42. 前記メモリモジュールが、
    前記第１方向に互いに隣接して配置された少なくとも１つの第２の対のデータ経路回路と、
    前記第１方向に前記第２の対のデータ経路回路の各々に接続されたメモリセルの少なくとも１つのブロックと
    をさらに有するコンピュータシステムであって、
    メモリセルの前記ブロックの各々が、
    前記ブロックのメモリセルの行にそれぞれ接続された複数のワードラインと、
    前記ブロックのメモリセルの列にそれぞれ接続された複数のデジットラインと、
    前記ブロックの前記ワードラインに接続された少なくとも１つの行デコーダと、
    前記メモリセルからデータを読取りかつ前記メモリセルにデータを書込む複数のセンス増幅器回路であって、前記ブロックの前記デジットラインに接続され、前記データ経路回路のそれぞれ１つと前記センス増幅器回路間にデータを転送する複数のデータ転送ラインを有するセンス増幅器回路と
    を有し、
    前記第２の対のデータ経路回路及びメモリセルのそれらの関連ブロックが前記第１の対のデータ経路回路及びメモリセルのそれらの関連ブロックに対して前記第１方向に垂直な第２方向に配置されている請求項１に記載のシステム。
  43. センス増幅器回路を前記第２方向に配置されたメモリの隣接ブロックから前記隣接ブロックの１つに関連データ経路回路へ選択的に結合する選択回路であって、前記関連データ経路回路が前記隣接ブロックの選択された１つからデータを読取りまたは前記隣接ブロックの選択された１つにデータを書込む選択回路をさらに有する請求項４２に記載のシステム。
  44. 各データ経路回路が、
    前記センス増幅器回路に接続可能な複数の書込みドライバ回路であって、各々がデータを前記センス増幅器回路に入力するデータ書込みラインを有する書込みドライバ回路と、
    前記センス増幅器回路に接続可能な複数の読取りドライバ回路であって、各々がデータを前記センス増幅器回路から出力するデータ読取りラインを有する読取りドライバ回路と
    を有する請求項４２に記載のシステム。
  45. メモリセルの各ブロックには前記ブロックの反対側に配置された２つの行デコーダが含まれ、前記行デコーダが前記ブロック内のほほかのワードラインをそれぞれ活動化する請求項４２に記載のシステム。
  46. 少なくとも２つのメモリモジュールが前記列デコーダに接続されかつ第１方向に垂直な第２方向で、半導体装置上に位置決めされている請求項３７に記載のシステム。
  47. 少なくとも４つのメモリモジュールが前記列デコーダに接続されかつ第１方向に垂直な第２方向で、半導体装置上に位置決めされている請求項１５に記載のシステム。
  48. 前記少なくとも４つのメモリモジュールが第１方向で２つの列の中に構成されている請求項４７に記載のシステム。
  49. 少なくとも８つのメモリモジュールが前記列デコーダに接続されかつ第１方向に垂直な第２方向で、半導体装置上に位置決めされている請求項３７に記載のシステム。
  50. 前記少なくとも８つのメモリモジュールが第１方向で２つの列の中に構成されている請求項４９に記載のシステム。
  51. 前記半導体装置がＳＧＲＡＭメモリ回路である請求項３７に記載のシステム。
  52. 前記半導体装置がＤＲＡＭメモリ回路である請求項３７に記載のシステム。
  53. 前記半導体装置がＲＡＭメモリ回路である請求項３７に記載のシステム。
  54. 前記メモリのブロックの各々が少なくとも６４ｋメモリセルを有する請求項３７に記載のシステム。
  55. 前記メモリのブロックの各々が少なくとも１２８ｋメモリセルを有する請求項３７に記載のシステム。
  56. 前記メモリのブロックの各々が少なくとも２５６ｋメモリセルを有する請求項３７に記載のシステム。
  57. 前記メモリのブロックの各々が少なくとも５１２ｋメモリセルを有する請求項３７に記載のシステム。
  58. 前記メモリのブロックの各々が少なくとも１０２４ｋメモリセルを有する請求項３７に記載のシステム。
  59. メモリセルの少なくとも第１及び第２アレイと第１データ経路回路とを有するメモリ回路であって、前記アレイの各々が前記第１データ経路回路に接続されたメモリ回路を動作する方法であって、
    前記第１データ経路回路と関連しかつ前記第１データ経路回路に接続されたメモリセルの前記第１アレイのメモリセルの行に接続された複数のワードラインの１つを活動化するステップと、
    活動化前記第１ワードラインの１つを有する前記第１アレイのメモリセルの列に接続された複数の第１デジットラインを活動化するステップと、
    前記活動化第１ワードライン、第１デジットライン及び前記第１データ経路回路と関連しかつ接続されたメモリセル間にデータを転送するステップと、
    前記データ経路回路と関連しかつ接続された前記第２アレイのメモリセルの行に接続された複数の第２ワードラインの１つを活動化するステップと、
    活動化前記第２ワードラインの１つを有する前記第２アレイのメモリセルの列に接続された複数の第２デジットラインを活動化するステップと、
    前記活動化第２ワードライン、前記第２アレイの第２デジットライン及び前記第１データ経路回路と関連しかつ接続されたメモリセル間にデータを転送するステップと
    を有し、
    前記第１及び第２アレイと前記第１データ経路回路のメモリセルとの間のデータ転送が１回に前記第１及び第２アレイの１つのみによって選択的に実行される方法。
  60. 前記メモリ回路には第２データ経路回路が含まれ、前記第１及び第２アレイが前記第２データ経路回路に接続される前記方法が、
    前記第２データ経路回路と関連しかつ前記第２データ経路回路に接続されたメモリセルの前記第１アレイのメモリセルの行に接続された複数の第１ワードラインの１つを活動化するステップと、
    活動化前記第１ワードラインの１つを有する前記第１アレイのメモリセルの列に接続された複数の第１デジットラインを活動化するステップと、
    前記活動化第１ワードライン、第１デジットライン及び前記第２データ経路回路と関連しかつ接続されたメモリセル間にデータを転送するステップと
    をさらに有する請求項５９に記載の方法。
  61. 前記メモリ回路には第２データ経路回路が含まれ、前記第１及び第２アレイが前記第２データ経路回路に接続される前記方法が、
    前記第２データ経路回路と関連しかつ接続されたメモリセルの前記第２アレイのメモリセルの行に接続された複数の第２ワードラインの１つを活動化するステップと、
    活動化前記第２ワードラインの１つを有する前記第２アレイのメモリセルの列に接続された複数の第２デジットラインを活動化するステップと、
    前記活動化第２ワードライン、第２デジットライン及び前記第２データ経路回路と関連しかつ接続されたメモリセル間にデータを転送するステップと
    をさらに有する請求項５９に記載の方法。
  62. 第１方向に互いに隣接して配置された第１の対のデータ経路回路を形成するステップと、
    第１の対のデータ経路回路の各々に接続されかつ前記第１データ経路回路に対して前記第２方向に配置されたメモリセルであって、前記ブロックの各々の前記メモリセルが行及び列を有するアレイの中に構成されるメモリセルの少なくとも１つのブロックを形成するステップと、
    メモリの前記ブロックに接続された列デコーダを形成するステップと
    を有するメモリ回路の製造方法。
  63. 前記データ経路回路の各々が前記第１方向に前記メモリのブロックの２つに関連しかつ隣接して位置決めされ、前記メモリのブロックの両方が関連データ経路回路の同一側にある請求項６２に記載の方法。
  64. 前記データ経路回路の各々が第２方向に前記メモリのブロックの少なくとも別の２つに関連する請求項６３に記載の方法。
  65. 前記データ経路回路の各々が前記第１方向に前記メモリのブロックの４つに関連しかつ隣接して位置決めされ、前記メモリのブロックの４つすべてが関連データ経路回路の同一側にある請求項６２に記載の方法。
  66. 前記データ経路回路の各々が第２方向に前記メモリのブロックの少なくとも別の４つと関連する請求項６５に記載の方法。
  67. 第１方向に互いに隣接して配置された少なくとも１つの第２の対のデータ経路回路を形成するステップと、
    前記第１方向に前記第２データ経路回路の各々に接続されたメモリセルの少なくとも１つのブロックを形成するステップであって、メモリセルの各ブロックが
    前記ブロックのメモリセルの行にそれぞれ接続された複数のワードラインと、
    前記ブロックのメモリセルの列にそれぞれ接続された複数のデジットラインと、
    前記ブロックの前記ワードラインに接続された少なくとも１つの行デコーダと、
    前記メモリセルからデータを読取りかつ前記メモリセルにデータを書込む複数のセンス増幅器回路であって、前記ブロックの前記デジットラインに接続され、前記データ経路回路のそれぞれ１つと前記センス増幅器回路間にデータを転送する複数のデータ転送ラインを有するセンス増幅器回路と
    を有し、
    前記第２の対のデータ経路回路及びメモリセルのそれらの関連ブロックが前記第１の対のデータ経路回路及びメモリセルのそれらの関連ブロックに対して前記第１方向に垂直な第２方向に配置されるメモリセルの少なくとも１つのブロックを形成するステップと
    をさらに有する請求項６２に記載の方法。
  68. センス増幅器回路を前記第２方向に配置されたメモリの隣接ブロックから前記隣接ブロックの１つに関連データ経路回路へ選択的に結合する選択回路であって、前記関連データ経路回路が前記隣接ブロックの選択された１つからデータを読取りまたは前記隣接ブロックの選択された１つにデータを書込む選択回路を形成するステップをさらに有する請求項６７に記載の方法。
  69. データ経路回路の前記少なくとも１つの第２データ経路回路を形成するステップが、
    前記センス増幅器回路に接続可能な複数の書込みドライバ回路であって、各々がデータを前記センス増幅器回路に入力するデータ書込みラインを有する書込みドライバ回路を形成するステップと、
    前記センス増幅器回路に接続可能な複数の読取りドライバ回路であって、各々がデータを前記センス増幅器回路から出力するデータ読取りラインを有する読取りドライバ回路を形成するステップと
    を有する請求項６７に記載の方法。
  70. メモリセルの各ブロックには前記ブロックの反対側に配置された２つの行デコーダが含まれ、前記行デコーダがブロック内のほほかのワードラインをそれぞれ活動化する請求項６７に記載のメモリ回路。
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