JPH05159564A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
- Publication number
- JPH05159564A JPH05159564A JP3320384A JP32038491A JPH05159564A JP H05159564 A JPH05159564 A JP H05159564A JP 3320384 A JP3320384 A JP 3320384A JP 32038491 A JP32038491 A JP 32038491A JP H05159564 A JPH05159564 A JP H05159564A
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- JP
- Japan
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- data
- cell array
- memory cell
- line
- sense amplifier
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Abstract
(57)【要約】
【目的】本発明は、コア回路部の設計ルールを緩和しな
がら高速動作を可能としたＤＲＡＭを提供することを目
的とする。 【構成】ビット線対ＢＬ，／ＢＬとワード線ＷＬ、およ
びこれらの交差部に配置されたメモリセルＭＣからなる
メモリセルアレイ、ビット線対に接続されたセンスアン
プ１４、センスアンプ１４にトランスファゲート１６を
介して繋がるデータ線ＤＱ，／ＤＱを有し、メモリセル
アレイのワード線方向両端部にロウデコーダ１１1 ，１
１2 が分割配置され、データ線ＤＱ，／ＤＱにはロウデ
コーダと同様にメモリセルアレイのワード線方向両端部
に分割配置されたデータバッファ１８1 ，１８2 が設け
られている。
がら高速動作を可能としたＤＲＡＭを提供することを目
的とする。 【構成】ビット線対ＢＬ，／ＢＬとワード線ＷＬ、およ
びこれらの交差部に配置されたメモリセルＭＣからなる
メモリセルアレイ、ビット線対に接続されたセンスアン
プ１４、センスアンプ１４にトランスファゲート１６を
介して繋がるデータ線ＤＱ，／ＤＱを有し、メモリセル
アレイのワード線方向両端部にロウデコーダ１１1 ，１
１2 が分割配置され、データ線ＤＱ，／ＤＱにはロウデ
コーダと同様にメモリセルアレイのワード線方向両端部
に分割配置されたデータバッファ１８1 ，１８2 が設け
られている。
Description
【０００１】
【産業上の利用分野】本発明は、ロウデコーダを分割配
置したダイナミック型半導体記憶装置（ＤＲＡＭ）に関
する。
置したダイナミック型半導体記憶装置（ＤＲＡＭ）に関
する。
【０００２】
【従来の技術】ＤＲＡＭの高集積化に伴い、コア回路部
の設計ルールがますます厳しくなっている。
の設計ルールがますます厳しくなっている。
【０００３】図５は、従来の一般的なＤＲＡＭのコア回
路構成を示す。ビット線対ＢＬ，／ＢＬとワード線ＷＬ
が交差配置され、それらの交差部にメモリセルＭＣが配
置されて、メモリセルアレイが構成される。ワード線Ｗ
Ｌの一端側にワード線ＷＬを選択するためのロウデコー
ダ５１が配置される。ビット線対の一端にはセンスアン
プ５２が設けられている。センスアンプ５２のノードと
データ線ＤＱ，／ＤＱの間はトランスファゲートを介し
て接続され、このトランスファゲートはカラムデコーダ
により選択されるカラム選択線ＣＳＬにより制御され
る。データ線ＤＱ，／ＤＱにはデータバッファ５３が設
けられている。
路構成を示す。ビット線対ＢＬ，／ＢＬとワード線ＷＬ
が交差配置され、それらの交差部にメモリセルＭＣが配
置されて、メモリセルアレイが構成される。ワード線Ｗ
Ｌの一端側にワード線ＷＬを選択するためのロウデコー
ダ５１が配置される。ビット線対の一端にはセンスアン
プ５２が設けられている。センスアンプ５２のノードと
データ線ＤＱ，／ＤＱの間はトランスファゲートを介し
て接続され、このトランスファゲートはカラムデコーダ
により選択されるカラム選択線ＣＳＬにより制御され
る。データ線ＤＱ，／ＤＱにはデータバッファ５３が設
けられている。
【０００４】この従来構成では、ワード線を選択するロ
ウデコーダ５１が図示のように各ワード線毎に必要であ
るため、素子の微細化によりワード線間隔が微小になる
と、ロウデコーダ５１の設計ルールが非常に厳しいもの
となる。そこでこれを緩和するために、図６に示すよう
にロウデコーダ５１をワード線方向に２分割する方法が
提案されている（特開昭６３−８６１８６号公報）。
ウデコーダ５１が図示のように各ワード線毎に必要であ
るため、素子の微細化によりワード線間隔が微小になる
と、ロウデコーダ５１の設計ルールが非常に厳しいもの
となる。そこでこれを緩和するために、図６に示すよう
にロウデコーダ５１をワード線方向に２分割する方法が
提案されている（特開昭６３−８６１８６号公報）。
【０００５】しかしながら、上述のようにロウデコーダ
を２分割する方式を採用すると、ＤＲＡＭの動作速度の
点で問題が生じる。この点を図７および図８を参照して
説明する。
を２分割する方式を採用すると、ＤＲＡＭの動作速度の
点で問題が生じる。この点を図７および図８を参照して
説明する。
【０００６】図７は、上述したロウデコーダ２分割方式
のＤＲＡＭチップの全体像における配線の引き回しの様
子を示している。７０はアドレスデコーダ、７３1 ，７
３2はセルアレイの両側に配置された二つのロウデコー
ダ、７４はセンスアンプであり、センスアンプ７４はデ
ータ線（ＤＱ線）７６を介してデータバッファ（ＤＱバ
ッファ）７５に接続されている。ＤＱバッファ７５は、
データ読書き線７７を介してデータ選択デコーダ７８に
接続され、データ選択デコーダ７８はデータ出力線７９
を介して出力バッファ８０に接続されている。
のＤＲＡＭチップの全体像における配線の引き回しの様
子を示している。７０はアドレスデコーダ、７３1 ，７
３2はセルアレイの両側に配置された二つのロウデコー
ダ、７４はセンスアンプであり、センスアンプ７４はデ
ータ線（ＤＱ線）７６を介してデータバッファ（ＤＱバ
ッファ）７５に接続されている。ＤＱバッファ７５は、
データ読書き線７７を介してデータ選択デコーダ７８に
接続され、データ選択デコーダ７８はデータ出力線７９
を介して出力バッファ８０に接続されている。
【０００７】アドレスデコーダ７０でデコードされたロ
ウアドレス信号は、アドレス線７１を通って一方のロウ
デコーダ７３1 に入り、またアドレス線７２を通って他
方のロウデコーダ７３2 に入る。図のようなアドレスデ
コーダ７０の配置では、アドレス線７１に比べてアドレ
ス線７２が長くなる。したがってアドレス線７１の抵抗
をＲ0 ，容量をＣ0 とし、アドレス線７２の抵抗をＲ1
，容量をＣ1 とすると、Ｒ0 ＜Ｒ1 、Ｃ0 ＜Ｃ1 であ
る。それぞれの配線遅延時間を、Ｒ0 Ｃ0、Ｒ1Ｃ1 とす
ると、Ｒ0 Ｃ0 ＜Ｒ1 Ｃ1 である。この様な配線遅延の
差は、ＤＲＡＭチップサイズが大きくなればさらに大き
くなる。
ウアドレス信号は、アドレス線７１を通って一方のロウ
デコーダ７３1 に入り、またアドレス線７２を通って他
方のロウデコーダ７３2 に入る。図のようなアドレスデ
コーダ７０の配置では、アドレス線７１に比べてアドレ
ス線７２が長くなる。したがってアドレス線７１の抵抗
をＲ0 ，容量をＣ0 とし、アドレス線７２の抵抗をＲ1
，容量をＣ1 とすると、Ｒ0 ＜Ｒ1 、Ｃ0 ＜Ｃ1 であ
る。それぞれの配線遅延時間を、Ｒ0 Ｃ0、Ｒ1Ｃ1 とす
ると、Ｒ0 Ｃ0 ＜Ｒ1 Ｃ1 である。この様な配線遅延の
差は、ＤＲＡＭチップサイズが大きくなればさらに大き
くなる。
【０００８】図８は、この様な配線遅延のＤＲＡＭ動作
に対する影響を説明するためのタイミング図である。ア
ドレス線７１，７２の配線長の差による遅延Ａによっ
て、ワード線ＷＬ0 （ロウデコーダ７３1 側）とワード
線ＷＬ1 （ロウデコーダ７３2側）の立上がりに差が生
じる。この結果、ワード線ＷＬ0 の選択によるビット線
対ＢＬ0 ，／ＢＬ0 の電位変化開始より、ワード線ＷＬ
1 の選択によるビット線対ＢＬ1 ，／ＢＬ1 の電位変化
か開始が遅れる。したがってセンスアンプＳＡ動作Ａ
は、ビット線ＢＬ1 ，／ＢＬ1 の変化に合わせたタイミ
ングに遅らせることが必要になる。ロウデコーダ７３1
のみであれば、センスアンプ動作は図８のＳＡ動作Ｂに
合わせればよので、両側にロウデコーダを分割配置する
ことによって、ＤＲＡＭの動作速度が低下することにな
る。
に対する影響を説明するためのタイミング図である。ア
ドレス線７１，７２の配線長の差による遅延Ａによっ
て、ワード線ＷＬ0 （ロウデコーダ７３1 側）とワード
線ＷＬ1 （ロウデコーダ７３2側）の立上がりに差が生
じる。この結果、ワード線ＷＬ0 の選択によるビット線
対ＢＬ0 ，／ＢＬ0 の電位変化開始より、ワード線ＷＬ
1 の選択によるビット線対ＢＬ1 ，／ＢＬ1 の電位変化
か開始が遅れる。したがってセンスアンプＳＡ動作Ａ
は、ビット線ＢＬ1 ，／ＢＬ1 の変化に合わせたタイミ
ングに遅らせることが必要になる。ロウデコーダ７３1
のみであれば、センスアンプ動作は図８のＳＡ動作Ｂに
合わせればよので、両側にロウデコーダを分割配置する
ことによって、ＤＲＡＭの動作速度が低下することにな
る。
【０００９】
【発明が解決しようとする課題】以上のように、設計ル
ール緩和のためロウデコーダをメモリセルアレイの両側
に分割配置する従来のＤＲＡＭ方式では、ロウデコーダ
に入るアドレス線の引き回しの影響で動作速度が低下す
るという問題があった。
ール緩和のためロウデコーダをメモリセルアレイの両側
に分割配置する従来のＤＲＡＭ方式では、ロウデコーダ
に入るアドレス線の引き回しの影響で動作速度が低下す
るという問題があった。
【００１０】本発明は、この様な事情を考慮してなされ
たもので、設計ルールを緩和しながらしかも高速動作を
確保することを可能としたＤＲＡＭを提供することを目
的とする。
たもので、設計ルールを緩和しながらしかも高速動作を
確保することを可能としたＤＲＡＭを提供することを目
的とする。
【００１１】
【課題を解決するための手段】本発明は、メモリセルア
レイのワード線方向両端にロウデコーダが分割配置され
たＤＲＡＭにおいて、データ線に設けられてカラムデコ
ーダにより選択されてセンスアンプにつながるデータバ
ッファが、ロウデコーダと同様にメモリセルアレイのワ
ード線方向両端に分割配置されていることを特徴とす
る。
レイのワード線方向両端にロウデコーダが分割配置され
たＤＲＡＭにおいて、データ線に設けられてカラムデコ
ーダにより選択されてセンスアンプにつながるデータバ
ッファが、ロウデコーダと同様にメモリセルアレイのワ
ード線方向両端に分割配置されていることを特徴とす
る。
【００１２】
【作用】本発明によると、分割されたロウデコーダに入
るアドレス線の長さ差による遅延が、データバッファを
同様に分割することによって、データバッファにつなが
るデータ読み書き線の長さの差による遅延で補償され
る。これにより、ロウデコーダの分割配置による２つの
系統での遅延時間をほぼ等しい状態にすることができ、
もってＤＲＡＭ全体の速度低下を防止することができ
る。
るアドレス線の長さ差による遅延が、データバッファを
同様に分割することによって、データバッファにつなが
るデータ読み書き線の長さの差による遅延で補償され
る。これにより、ロウデコーダの分割配置による２つの
系統での遅延時間をほぼ等しい状態にすることができ、
もってＤＲＡＭ全体の速度低下を防止することができ
る。
【００１３】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【００１４】図１は、本発明の一実施例に係るＤＲＡＭ
のコア回路部の要部構成を示す。複数のビット線対Ｂ
Ｌ，／ＢＬ（図では一対のみ示している）と、これと交
差する複数本のワード線ＷＬが配設され、その交差部に
メモリセルＭＣが配置されてメモリセルアレイが構成さ
れる。このメモリセルアレイのワード線方向両端部に分
割されてロウデコーダ１１1 ，１１2 が配置されてい
る。ビット線対ＢＬ，／ＢＬの一端部にはセンスアンプ
１４が設けられている。１５はセンスアンプ駆動回路で
ある。
のコア回路部の要部構成を示す。複数のビット線対Ｂ
Ｌ，／ＢＬ（図では一対のみ示している）と、これと交
差する複数本のワード線ＷＬが配設され、その交差部に
メモリセルＭＣが配置されてメモリセルアレイが構成さ
れる。このメモリセルアレイのワード線方向両端部に分
割されてロウデコーダ１１1 ，１１2 が配置されてい
る。ビット線対ＢＬ，／ＢＬの一端部にはセンスアンプ
１４が設けられている。１５はセンスアンプ駆動回路で
ある。
【００１５】センスアンプ１４のノードは、カラムデコ
ーダ１７により選択駆動されるトランスファゲート１６
を介してデータ線ＤＱ，／ＤＱに接続されている。デー
タ線ＤＱ，／ＤＱには、ロウデコーダと同様にメモリセ
ルアレイのワード線方向両端部に分割された状態でデー
タバッファ（ＤＱバッファ）１８1 ，１８2 が設けられ
ている。ロウデコーダ１１1 が選択された時にはこれと
反対側のＤＱバッファ１８1 が選択され、ロウデコーダ
１１2が選択された時にはやはりこれと反対側のＤＱバ
ッファ１８2 が選択されされるようになっている。
ーダ１７により選択駆動されるトランスファゲート１６
を介してデータ線ＤＱ，／ＤＱに接続されている。デー
タ線ＤＱ，／ＤＱには、ロウデコーダと同様にメモリセ
ルアレイのワード線方向両端部に分割された状態でデー
タバッファ（ＤＱバッファ）１８1 ，１８2 が設けられ
ている。ロウデコーダ１１1 が選択された時にはこれと
反対側のＤＱバッファ１８1 が選択され、ロウデコーダ
１１2が選択された時にはやはりこれと反対側のＤＱバ
ッファ１８2 が選択されされるようになっている。
【００１６】各ＤＱバッファ１８1 および１８2 はそれ
ぞれ、データ読み書き線ＲＷＤ1 ，／ＲＷＤ1 およびＲ
ＷＤ2 ，／ＲＷＤ2 を介して、図示しないデータ出力バ
ッファにつながる。
ぞれ、データ読み書き線ＲＷＤ1 ，／ＲＷＤ1 およびＲ
ＷＤ2 ，／ＲＷＤ2 を介して、図示しないデータ出力バ
ッファにつながる。
【００１７】図２はこの実施例のＤＲＡＭチップの全体
図であり、動作説明に必要な最小限の回路と配線を示し
ている。チップ中央部にあるアドレスデコーダ２１から
一方のロウデコーダ１８1 に入るアドレス線１３1 のＲ
Ｃ遅延はＲ1 Ｃ1 、他方のロウデコーダ１８2 に入るア
ドレス線１３2 のＲＣ遅延はＲ0 Ｃ0 であり、両者の関
係は、メモリセルアレイの高さ分だけ前者が大きく、Ｒ
0 Ｃ0 ＜Ｒ1 Ｃ0 である。
図であり、動作説明に必要な最小限の回路と配線を示し
ている。チップ中央部にあるアドレスデコーダ２１から
一方のロウデコーダ１８1 に入るアドレス線１３1 のＲ
Ｃ遅延はＲ1 Ｃ1 、他方のロウデコーダ１８2 に入るア
ドレス線１３2 のＲＣ遅延はＲ0 Ｃ0 であり、両者の関
係は、メモリセルアレイの高さ分だけ前者が大きく、Ｒ
0 Ｃ0 ＜Ｒ1 Ｃ0 である。
【００１８】センスアンプ１４につながるデータ線２２
（図１のＤＱ，／ＤＱに相当する）にはＤＱバッファ１
８1 ，１８2 が設けられて、これらとやはりチップ中央
部にあるデータ選択デコーダ２４の間にそれぞれデータ
読み書き線２３1 （図１のＲＷＤ1 ，／ＲＷＤ1 に相
当），２３2 （図１のＲＷＤ2 ，／ＲＷＤ2 に相当）が
配設されている。データ選択デコーダ２５はデータ出力
線２６を介して出力バッファ２６につながる。一方のデ
ータ読み書き線２３1 のＲＣ遅延はＲ3 Ｃ3 であり、他
方のデータ読み書き線２３2 のＲＣ遅延はＲ2 Ｃ2 であ
って、これら両者の関係は、Ｒ3 Ｃ3 ＜Ｒ2 Ｃ2 であ
る。
（図１のＤＱ，／ＤＱに相当する）にはＤＱバッファ１
８1 ，１８2 が設けられて、これらとやはりチップ中央
部にあるデータ選択デコーダ２４の間にそれぞれデータ
読み書き線２３1 （図１のＲＷＤ1 ，／ＲＷＤ1 に相
当），２３2 （図１のＲＷＤ2 ，／ＲＷＤ2 に相当）が
配設されている。データ選択デコーダ２５はデータ出力
線２６を介して出力バッファ２６につながる。一方のデ
ータ読み書き線２３1 のＲＣ遅延はＲ3 Ｃ3 であり、他
方のデータ読み書き線２３2 のＲＣ遅延はＲ2 Ｃ2 であ
って、これら両者の関係は、Ｒ3 Ｃ3 ＜Ｒ2 Ｃ2 であ
る。
【００１９】図３はこの実施例のＤＲＡＭの動作タイミ
ング図である。図示のようにロウデコーダ１８1 と１８
2 が選択された場合とで、アドレス線１３1 と１３2 の
長さの差により配線遅延時間τ1 が生じる。これに応じ
て、ロウデコーダ１８1 が選択された場合のセンスアン
プ，カラムデコーダのタイミング制御信号φ1 ′，φ2
′を、ロウデコーダ１８2 が選択された場合のセンス
アンプ，カラムデコーダのタイミング制御信号φ1 ，φ
2 に対してτ1 だけ遅らせる。同様に、二つのＤＱバッ
ファ１８1 ，１８2 のタイミング制御信号φ3-1 ，φ3-
2 の間にやはりτ1 の差を与える。
ング図である。図示のようにロウデコーダ１８1 と１８
2 が選択された場合とで、アドレス線１３1 と１３2 の
長さの差により配線遅延時間τ1 が生じる。これに応じ
て、ロウデコーダ１８1 が選択された場合のセンスアン
プ，カラムデコーダのタイミング制御信号φ1 ′，φ2
′を、ロウデコーダ１８2 が選択された場合のセンス
アンプ，カラムデコーダのタイミング制御信号φ1 ，φ
2 に対してτ1 だけ遅らせる。同様に、二つのＤＱバッ
ファ１８1 ，１８2 のタイミング制御信号φ3-1 ，φ3-
2 の間にやはりτ1 の差を与える。
【００２０】一方、データ読み書き線２３1 ，２３2 の
間には上述のようにアドレス線１３1 ，１３2 の間の長
さの差と同じ長さの差があるため、ロウデコーダ１１2
が動作した時に動作するデータ読み書き線２３1 は、ロ
ウデコーダ１１1 が動作した時に動作するデータ読み書
き線２３2 よりも早く動作する。図３ではその遅延時間
をτ2 としている。
間には上述のようにアドレス線１３1 ，１３2 の間の長
さの差と同じ長さの差があるため、ロウデコーダ１１2
が動作した時に動作するデータ読み書き線２３1 は、ロ
ウデコーダ１１1 が動作した時に動作するデータ読み書
き線２３2 よりも早く動作する。図３ではその遅延時間
をτ2 としている。
【００２１】以上の結果この実施例では、ロウデコーダ
１１1 が選択された場合の、アドレスデコーダ２１→ロ
ウデコーダ１１1 →センスアンプ１４→ＤＱバッファ１
８1→データ選択デコーダ２４の系の遅延と、ロウデコ
ーダ１１2 が選択された場合の、アドレスデコーダ２１
→ロウデコーダ１１2 →センスアンプ１４→ＤＱバッフ
ァ１８１ →データ選択デコーダ２４の系の遅延とはほ
ぼ等しくなる。その遅延は、ロウデコーダを片側配置と
した従来例でのそれと変わらない。
１１1 が選択された場合の、アドレスデコーダ２１→ロ
ウデコーダ１１1 →センスアンプ１４→ＤＱバッファ１
８1→データ選択デコーダ２４の系の遅延と、ロウデコ
ーダ１１2 が選択された場合の、アドレスデコーダ２１
→ロウデコーダ１１2 →センスアンプ１４→ＤＱバッフ
ァ１８１ →データ選択デコーダ２４の系の遅延とはほ
ぼ等しくなる。その遅延は、ロウデコーダを片側配置と
した従来例でのそれと変わらない。
【００２２】すなわちこの実施例によれば、ロウデコー
ダをメモリセルアレイの両側に分割配置したことによる
遅延時間の増大が、ＤＱバッファを同様に両側に分割配
置してそれらのタイミング制御を行うことにより解決さ
れる。
ダをメモリセルアレイの両側に分割配置したことによる
遅延時間の増大が、ＤＱバッファを同様に両側に分割配
置してそれらのタイミング制御を行うことにより解決さ
れる。
【００２３】図４は、本発明の他の実施例のＤＲＡＭの
コア回路部の構成を図１に対応させて示す。この実施例
では、データ線ＤＱ，／ＤＱを、ＤＱバッファ１８1 ，
１８2 の分割配置に対応して中央部で２分割して、ＤＱ
バッファ１８1 側のデータ線ＤＱ1 ，／ＤＱ1 と、ＤＱ
バッファ１８2 側のデータ線ＤＱ2 ，／ＤＱ2 として配
設している。それ以外は先の実施例と変わらない。
コア回路部の構成を図１に対応させて示す。この実施例
では、データ線ＤＱ，／ＤＱを、ＤＱバッファ１８1 ，
１８2 の分割配置に対応して中央部で２分割して、ＤＱ
バッファ１８1 側のデータ線ＤＱ1 ，／ＤＱ1 と、ＤＱ
バッファ１８2 側のデータ線ＤＱ2 ，／ＤＱ2 として配
設している。それ以外は先の実施例と変わらない。
【００２４】通常データ線はＲＣ遅延が大きく、しかも
ビット線センスアンプの駆動能力が小さいために、一般
にここでの信号遅延が大きな問題になる。この実施例に
よれば、ＤＱバッファの分割に伴ってデータ線をも分割
することにより、データ線でのＲＣ遅延を１／４にする
ことができる。したがって先の実施例に比べて一層ＤＲ
ＡＭの高速化が図られる。
ビット線センスアンプの駆動能力が小さいために、一般
にここでの信号遅延が大きな問題になる。この実施例に
よれば、ＤＱバッファの分割に伴ってデータ線をも分割
することにより、データ線でのＲＣ遅延を１／４にする
ことができる。したがって先の実施例に比べて一層ＤＲ
ＡＭの高速化が図られる。
【００２５】
【発明の効果】以上述べたように本発明によれば、ロウ
デコーダの分割配置に伴ってＤＱバッファをも分割配置
して、ロウデコーダの分割配置による動作速度低下を防
止したＤＲＡＭを提供することができる。
デコーダの分割配置に伴ってＤＱバッファをも分割配置
して、ロウデコーダの分割配置による動作速度低下を防
止したＤＲＡＭを提供することができる。
【図１】本発明の一実施例に係るＤＲＡＭのコア回路の
要部構成を示す図。
要部構成を示す図。
【図２】同実施例のＤＲＡＭチップ全体の構成を示す
図。
図。
【図３】同実施例のＤＲＡＭの動作タイミング図。
【図４】本発明の他の実施例に係るＤＲＡＭのコア回路
の要部構成を示す図。
の要部構成を示す図。
【図５】従来のＤＲＡＭのコア回路の要部構成を示す
図。
図。
【図６】従来のロウデコーダを分割配置したＤＲＡＭの
コア回路要部構成を示す図。
コア回路要部構成を示す図。
【図７】図６のＤＲＡＭのチップ全体の構成を示す図。
【図８】図６のＤＲＡＭの動作タイミング図。
ＭＣ…メモリセル、 ＢＬ，／ＢＬ…ビット線 ＷＬ（ＷＬ0 ，ＷＬ1 ，…）…ワード線、 ＤＱ，／ＤＱ…データ線、 ＲＷＤ1 ，／ＲＷＤ1 ，ＲＷＤ2 ，／ＲＷＤ2 …データ
読み書き線、 １１1 ，１１2 …ロウデコーダ、 １３1 ，１３2 …アドレス線、 １４…センスアンプ、 １５…センスアンプ駆動回路、 １６…トランスファゲート、 １７…カラムデコーダ、 １８1 ，１８2 …データバッファ。
読み書き線、 １１1 ，１１2 …ロウデコーダ、 １３1 ，１３2 …アドレス線、 １４…センスアンプ、 １５…センスアンプ駆動回路、 １６…トランスファゲート、 １７…カラムデコーダ、 １８1 ，１８2 …データバッファ。
Claims (1)
- 【請求項１】複数対のビット線，このビット線と交差す
る複数本のワード線，およびこれらにより選択されるダ
イナミック型メモリセルが配列されたメモリセルアレイ
と、 このメモリセルアレイのワード線方向両端に分割配置さ
れたロウデコーダと、 前記ビット線対の電位差を増幅するセンスアンプと、 このセンスアンプにトランスファゲートを介して接続さ
れたデータ線と、 前記トランスファゲートを選択制御するカラムデコーダ
と、 前記データ線に接続されて前記メモリセルアレイのワー
ド線方向両端に分割配置されたデータバッファと、を備
えたことを特徴とするダイナミック型半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32038491A JP3270083B2 (ja) | 1991-12-04 | 1991-12-04 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32038491A JP3270083B2 (ja) | 1991-12-04 | 1991-12-04 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05159564A true JPH05159564A (ja) | 1993-06-25 |
| JP3270083B2 JP3270083B2 (ja) | 2002-04-02 |
Family
ID=18120873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32038491A Expired - Fee Related JP3270083B2 (ja) | 1991-12-04 | 1991-12-04 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3270083B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004500673A (ja) * | 1998-08-21 | 2004-01-08 | マイクロン テクノロジー インコーポレイテッド | ローカルデータドライバと、プログラム可能な数のデータ読取り及びデータ書込みラインとを有する埋込み型ｄｒａｍアーキテクチャ |
-
1991
- 1991-12-04 JP JP32038491A patent/JP3270083B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004500673A (ja) * | 1998-08-21 | 2004-01-08 | マイクロン テクノロジー インコーポレイテッド | ローカルデータドライバと、プログラム可能な数のデータ読取り及びデータ書込みラインとを有する埋込み型ｄｒａｍアーキテクチャ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3270083B2 (ja) | 2002-04-02 |
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