JP4156706B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4156706B2 JP4156706B2 JP14867498A JP14867498A JP4156706B2 JP 4156706 B2 JP4156706 B2 JP 4156706B2 JP 14867498 A JP14867498 A JP 14867498A JP 14867498 A JP14867498 A JP 14867498A JP 4156706 B2 JP4156706 B2 JP 4156706B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- cell array
- bit line
- line pair
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/104—Embedded memory devices, e.g. memories with a processing device on the same die or ASIC memory designs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/22—Control and timing of internal memory operations
- G11C2207/229—Timing of a write operation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Databases & Information Systems (AREA)
- Dram (AREA)
Description
【発明の属する技術分野】
この発明は、複数アドレスへの同時データ書き込みを可能とする半導体記憶装置に関する。
【0002】
【従来の技術】
画像処理用の半導体メモリにおいては、高速の画像表示制御のために、書き込み時のデータ転送レートを上げるべく、1データサイクル中に複数のアドレスに同時にデータ書き込みを行う機能(ブロックライト機能)を持つ。この様な機能は、シンクロナスグラフィックRAM(SGRAM)やVRAM等で実現されている。
【0003】
これらの半導体メモリでは、図8に示すように、複数のメモリセルアレイから外部入出力端子(I/O端子)数の数倍のビット幅の内部データバスを配設し、この内部データバスをアドレスの下位ビットを用いてデコードしてI/O端子に接続する方式が用いられている。図8の例では、カラムアドレスの下位2ビットデータを用いて、4系統の内部データ線を選択してI/O端子に接続する。ブロックライトは、マルチプレクサによりI/O端子からの同一データを同時に4系統の内部データ線に転送して、4つの内部アドレスに同時に書き込みを行う。
【0004】
【発明が解決しようとする課題】
DRAMやSDRAMにおいて、データ転送レートを向上させるためにビット幅を大きくし、I/Oバスを多くしたものでは、内部データバスをI/Oバスの数倍に大きくすると、面積のオーバーヘッドが著しくなる。即ち、複数の内部データバスを1本のI/Oバスに接続するためには、1本の内部データバスの幅をI/Oバスのそれに比べて数分の1に小さくしなければならない。しかし配線幅の縮小に限界があれば、内部データバス全体の幅は極めて大きなものとなり、チップ面積が増大してしまう。
【0005】
この様な面積のオーバーヘッドを解消するためには、内部データバス構造を下位の内部データバスと上位の内部データバス(グローバルデータバス)からなる階層構造とすることが有効である。下位の内部データバスは複数本ずつ選択的にグローバルデータバスに接続されるようにする。そして、グローバルデータバスの本数をI/Oバスの本数と等しくする。
【0006】
しかし、このような構成では、グローバルデータバスとIOバスの本数が等しいため、1データサイクル中に複数のアドレスに同時にデータ書き込みを行うブロックライトを実現できない。
【0007】
この発明は、上記事情を考慮してなされたもので、チップ面積の増大を伴うことなく、複数アドレスへの同時データ書き込みを可能とする半導体記憶装置を提供することを目的としている。
【0008】
【課題を解決するための手段】
この発明に係る半導体記憶装置は、ビット線対とワード線の交差部にメモリセルが配置され、複数個のセルアレイブロックに分割されたメモリセルアレイと、このメモリセルアレイの複数個のセルアレイブロックにまたがって連続的に、複数のビット線対毎に一本の割合で配設されたデータ線対と、このデータ線対がデータバッファを介して接続される外部入出力端子と、前記メモリセルアレイから読み出された又は前記メモリセルアレイに書き込むデータをセンス増幅するためのセンスアンプ列と、このセンスアンプ列を介して選択されたビット線対をデータ線対に接続するためのカラム選択スイッチ回路と、このカラム選択スイッチ回路を制御してセルアレイブロック内の一つのビット線対をセルアレイブロックの片側のセンスアンプ列を介して一つのデータ線対に接続する第1の動作モードと、セルアレイブロック内の複数のビット線対をセルアレイブロックの両側のセンスアンプ列を介して同時に一つのデータ線に接続する第2の動作モードとを設定可能としたデコーダ回路と、を備え、前記セルアレイブロックは、隣接するビット線対が、半ピッチずつずれて配置されてセルアレイブロックの両側のセンスアンプ列に交互に接続された折返しビット線構造を有し、且つ第2の動作モードにおいて一つのデータ線から隣接するビット線対に転送されたデータが、一つのワード線と隣接するビット線対により選択される二つのメモリセルに逆極性電位で書かれるように、メモリセルの配置及びビット線対とデータ線対の接続関係が設定されていることを特徴とする。
【0009】
第2の動作モードは具体的には、同一データを複数アドレスに同時書き込みするデータ書き込みモードである。
また第2の動作モードでは、好ましくは、複数アドレスのメモリセルの半分ずつに互いに逆極性電位で書き込むものとする。
【0010】
この発明において好ましくは、データ線対の数と外部入出力端子の本数は等しいものとする。この発明において例えば、一つのデータ線対に対してカラムスイッチ回路を介して接続されるべきビット線対は2N個であり、セルアレイブロックの両側に配置されるセンスアンプ列に沿って、カラム選択スイッチ回路を制御するN本ずつ2組のカラム選択線が配置される。
【0011】
この場合デコーダ回路は、カラムアドレスをデコードしてセルアレイブロックを選択するブロック選択デコード部と、カラムアドレスをデコードして前記各センスアンプ列に沿って配置された各組のN本のカラム選択線の中から一本を選択するカラム選択線選択デコード部と、カラムアドレスとブロックライトイネーブル信号の論理により前記カラム選択線選択デコード部を制御して、カラム選択線の一つの組を活性にすることにより1つのビット線対を一つのデータ線対に接続する第1の動作モードと、カラム選択線の2組を同時に活性にすることにより複数個のビット線対を同時に一つのデータ線に接続する第2の動作モードとの切り替えを行うモード切り替えゲート部とを備えて構成される。
【0013】
この発明によると、セルアレイブロックに分割されたメモリセルアレイ上に、複数のビット線対毎に一本の割合でデータ線対を配設して、一つのデータ線対を一つのビット線対に接続する第1の動作モードと、一つのデータ線対を同時に複数対のビット線対に接続する第2の動作モードを実現している。第2の動作モードによれば、1データサイクルで複数対のビット線にデータを同時転送して複数アドレスに同一データを書き込むというブロックライト機能が得られる。従ってこの発明によると、データ線対を外部入出力端子と同数として、チップ面積の増大を招くことなく、ブロックライト機能が実現できる。
【0014】
【発明の実施の形態】
以下、図面を参照して、この発明の実施例を説明する。
図1は、この発明の一実施例によるDRAMのブロック構成である。図では、一例としてシンクロナスDRAMを示しているが、この発明はこれに限られるわけではない。メモリセルアレイ1は、ビット線対とワード線の各交差部にダイナミック型メモリセルを配列形成して構成される。アドレスバッファ2は、外部から供給されるアドレスADDを取り込む。取り込まれたアドレスをデコードしてメモリセルアレイ1のカラム及びロウ選択を行うために、カラムデコーダ3及びロウデコーダ4が設けられている。メモリセルアレイ1のデータ読み出し/書き込みを行うためにセンスアンプ回路(I/Oゲートを含む)5が設けられ、センスアンプ回路5と外部入力端子I/Oとの間のデータ転送を行うためにデータバッフア6が設けられている。
【0015】
クロック同期によるデータ読み出し/書き込みを行うために、外部クロックCLKを取り込むクロックバッフア7が設けられている。外部からの各種コマンドを取り込んでデコードするためにコマンドデコーダ8が設けられている。これらのクロックバッファ7及びコマンドデコーダ8は、クロックイネーブル信号CKEにより活性化される。デコードされたコマンドとクロックバッファ7から得られるクロックによりデータ読み出し/書き込みのための各種制御信号を生成するために、制御信号発生回路9が設けられている。制御信号発生回路9は、メモリセルアレイ1を含むコア回路部に対して、プリチャージ制御、センスアンプ活性化制御等の各種制御信号を生成するものである。モードレジスタ10は、バースト長等のモードを予め設定するためのもので、このモード設定レジスタ10の出力により制御信号発生回路9が制御される。
【0016】
図2は、メモリセルアレイ1とセンスアンプ回路5及びデータバッファ6の部分のより具体的な構成を示している。メモリセルアレイ1は図示のように、複数個(図の場合4個)のセルアレイブロック11(11a,11b,11c,11d)に分けられ、各セルアレイブロック11の間に、図1のセンスアンプ回路5を構成するセンスアンプ列12(1212,1223,1234)が配置されている。各センスアンプ列12は、隣接するセルアレイブロック11で共有されており、いわゆる共有センスアンプ方式が用いられている。
【0017】
この実施例においては、メモリセルアレイ1には、複数のセルアレイブロック11上にまたがって連続的に複数のデータ線対DQ,bDQ(DQ1,bDQ1,DQ2,bDQ2,…,DQN,bDQN)が配設されている。これらのデータ線対DQ,bDQは、後述するように各セルアレイブロック11内のビット線対と選択的に接続される。データ線対DQ,bDQはデータバッフア6を介して、外部入力端子I/O(I/O1 ,I/O2 ,…,I/On )と接続される。
【0018】
この実施例では、面積の増大を防止するために、データ線対DQ,bDQの数と外部入出力端子I/Oの数は、等しくn(例えば、n=128)である。従って、データ線対DQ,bDQと入出力端子I/Oの間で、ブロックライト機能を実現するためにデータ線対DQ,bDQを多重化することはできない。しかしこの実施例の場合、一つのデータ線対DQ,bDQのデータを、同時に一つのセルアレイブロック11内の異なるアドレスに書き込むという、ブロックライト機能を選択可能としている。その詳細は以下に説明する。
【0019】
図3はこの実施例において、4対のビット線(BL0,bBL0),(BL1,bBL1),(BL2,bBL2),(BL3,bBL3)につき1対のデータ線DQ,bDQを配置して、4:1のマルチプレクスを実現する場合の具体的な構成を示している。セルアレイブロック112 とその両側に配置されたセンスアンプ列1212,1223との間には、センスアンプ列1212,1223を選択的にセルアレイブロック112 に接続するために転送ゲート2112,2123が設けられている。またセンスアンプ列1212,1223のノードはそれぞれカラム選択線CSL0〜3により制御されるカラム選択スイッチ回路2212,2223を介してデータ線DQ,bDQに接続される。
【0020】
図3の例では、4つのビット線対BL,bBLが、セルアレイブロック11の両側に配置されたセンスアンプ列12により1対のデータ線DQ,bDQに接続可能とされている。このため、各センスアンプ列12に沿って2本ずつのカラム選択線CSL0,CSL2の組と、CSL1,CSL3の組が配置されている。しかしより一般的には、N対のビット線に対して1対のデータ線が配置され、セルアレイブロックの両側にはN本ずつの2組のカラム選択線が配置されるようにすることができる。
【0021】
セルアレイブロック11内をより具体的に説明する。セルアレイブロック11には、ワード線WL(WL1,WL2,…)により選択されて、対をなすビット線BL,bBLとの間でデータの授受が行われる1トランジスタ/1キャパシタ構成のメモリセルMC(MC1,MC2,…)が配列形成されている。隣接するビット線対は、半ピッチずつずれた状態で配置されて交互に両側のセンスアンプ列12に接続される折返しビット線構造としている。具体的に図3に示す4対のビット線のうち、第1のビット線対BL0,bBL0は、NMOSトランジスタQ11,Q12を介してセンスアンプS/A0のセンスノードNA,NBに接続されている。第1のビット線対BL0 ,bBL0 と半ピッチずれて配置された第2のビット線対bBL1,BL1は、NMOSトランジスタQ21,Q22を介してセンスアンプS/A1のセンスノードNA,NBに接続されている。
【0022】
同様に、第3のビット線対BL2,bBL2は、NMOSトランジスタQ13,Q14を介してセンスアンプS/A2のセンスノードNA,NBに接続されている。第3のビット線対BL0 ,bBL0 と半ピッチずれて配置された第4のビット線対bBL3,BL3は、NMOSトランジスタQ23,Q24を介してセンスアンプS/A3のセンスノードNA,NBに接続されている。
【0023】
転送ゲート2112,2123内のトランジスタQ11〜Q14、Q21〜Q24はそれぞれ、スイッチ制御線SW12,SW23により制御される。
センスアンプSA0のセンスノードNA,NBは、カラム選択線CSL0により制御されるNMOSトランジスタQ31,Q32を介してデータ線対DQ,bDQに接続されている。センスアンプSA1のセンスノードNA,NBは、カラム選択線CSL1により制御されるNMOSトランジスタQ41,Q42を介してデータ線対DQ,bDQに接続されている。センスアンプSA2のセンスノードNA,NBは、カラム選択線CSL2により制御されるNMOSトランジスタQ33,Q34を介してデータ線対DQ,bDQに接続されている。センスアンプSA3のセンスノードNA,NBは、カラム選択線CSL3により制御されるNMOSトランジスタQ43,Q44を介してデータ線対DQ,bDQに接続されている。
【0024】
この実施例においては、あるワード線WLにより選択されて隣接する2対のビット線対に接続される二つのメモリセルMCには、データ線対DQ,bDQを伝搬する同じデータが転送された場合に互いに反転されて書かれるように、メモリセルMCの配置と、ビット線対とデータ線対の接続関係が設定されている。例えば、半ピッチずつずれて隣接するビット線対(BL0,bBL0)とビット線対(BL1,bBL1)に着目して説明すると次の通りである。ビット線BL0は、MOSトランジスタQ11,Q31を介してデータ線DQに接続され、ビット線bBL0は、MOSトランジスタQ12,Q32を介してデータ線bDQに接続されている。一方、ビット線BL1はMOSトランジスタQ22,Q42を介してデータ線bDQに接続され、ビット線bBL1はMOSトランジスタQ21,Q41を介してデータ線DQに接続されている。そして、ワード線WL1とビット線BL0,BL1との交差部にそれぞれメモリセルMC1,MC2が配置
され、ワード線WL2とビット線bBL1,bBL0との交差部にそれぞれメモリセルMC3,MC4が配置されている。
【0025】
従って例えばワード線WL1が選択されたとき、これとビット線BL0,BL1との交差部にそれぞれ配置されるメモリセルMC1,MC2には、データ線DQ,bDQ上を転送されるデータが、一方にはHレベルデータとして、他方にはLレベルデータとして、互いに逆極性で書き込まれることになる。
【0026】
ビット線対BL2,bBL2とこれに隣接するビット線対BL3,bBL3との間についても同様である。
このように、隣接するビット線対に同時に逆データが書かれるようにすることは、選択されたメモリセルのセルキャパシタを介してビット線とセルプレートが容量結合するときのセルプレート電位の変動を抑制する上で有効である。即ち通常のブロックライト動作では、同時に書き込まれるビット線数が多くなり、複数のビット線を介して対応するメモリセルに同時に同極性データが書き込まれると、プレート電位がセルキャパシタの容量結合により大きく変動するという問題がある。この実施例の場合、前述のように、データ線DQに接続されるビット線BL0がHレベルになるとき、データ線bDQに接続されるビット線BL1はLレベルになる。これらのビット線BL0,BL1とワード線WL1の交差部に配置された二つのメモリセルMC1,MC2への同時データ書き込み動作は、メモりセルMC1,MC2ではそれぞれのセルキャパシタに対して、一方が充電で他方が放電という動作になる。従って、二つのメモリセルMC1,MC2への逆データの同時書き込みは、セルプレートの電位を上昇させる方向と電位を低下させる方向、即ちセルプレートの電位変動を相殺する方向に作用することになる。
【0027】
センスアンプ列12の各センスアンプSAは、PMOSフリップフロップとNMOSフリップフロップを組み合わせた周知のフリップフロップ型センスアンプである。またセンスアンプSAには通常ビット線イコライズ回路が付随するが、これは省略している。
【0028】
この実施例においては、データバッファ6を介して外部から一つのデータ線対DQ,bDQに転送されたデータを、一つのセルアレイブロックの一つのビット線対BL,bBLに転送してデータ書き込みを行う通常の動作モード(第1の動作モード)と、一つのデータ線対DQ,bDQに転送されたデータを一つのセルアレイブロックの二つのビット線対BL,bBLに同時に転送して2アドレス分のデータ書き込みを行う動作モード(第2の動作モード)の切り替えを可能としている。
【0029】
図4及び図5は、上述のような二つの動作モードの切替を可能とするための、カラムデコーダ3の部分の具体的な構成例を示している。カラムデコーダ3は、図5に示すブロック選択デコード部51と、図4に示すカラム選択線選択デコード部41、及び動作モード切り替えゲート部43を有する。
【0030】
図5に示すブロック選択デコード部51は、カラムアドレスCA0〜CA3の上位2ビットデータCA2,CA3をデコードして、4個のセルアレイブロック11の選択を行う部分である。このブロック選択デコード部51は、カラムアドレスのビットデータCA2,CA3と、インバータG45,G46によるCA2,CA3の反転データとの全ての組み合わせの一致検出を行うNANDゲートG41〜G44を用いて構成されている。このブロック選択デコード部51の4本の出力線が、CA2,CA3によりいずれか一つが活性となるブロック選択信号線YA0〜YA3となる。
【0031】
図4に示すカラム選択線選択デコード部41は、より下位のビットデータCA1をデコードして、各セルアレイブロック11の両側に配置された各組2本ずつのカラム選択線のうち一本を選択するための回路部である。このカラム選択線選択デコード部41は、各カラム選択線にそれぞれ出力端子が接続された二入力ANDゲートG11〜G16により構成されている。センスアンプ列1212部に配設された2本のカラム選択線CSL0,CSL2を駆動するANDゲートG12,G11の組の各一つの入力端子は、ビットデータCA1がそのまま入る選択信号線CSEL0と、ビットデータCA1をインバータ42により反転したデータが入る選択信号線CSEL1に接続されている。センスアンプ列1223部に配設された2本のカラム選択線CSL1,CSL3を駆動するANDゲートG13,G14の組の各一つの入力端子はそれぞれ選択信号線CSEL0とCSEL1に接続されている。同様に、センスアンプ列1234部に配設された2本のカラム選択線CSL2,CSL0を駆動するANDゲートG15,G16の組の各一つの入力端子はそれぞれ選択信号線CSEL0とCSEL1に接続されている。そして、これらの各ANDゲートの組の残りの入力端子はそれぞれの組毎に共通に、制御ノードN1,N2,N3に接続されている。
【0032】
制御ノードN1〜N3は、通常動作を行う第1の動作モードでは、ブロック選択信号線YA0〜YA3により制御されていずれか一つが活性になり、ブロックライトを行う第2の動作モードでは同時に二つが活性になるという制御が行われる。この様な制御を行うために、ブロック選択信号線YA0〜YA3と制御ノードN1〜N3の間に、カラムアドレスの最下位ビットCA0とブロックライトイネーブル信号BWEが入力される動作モード切り替えゲート部43が設けられている。二本の制御線Y0t,Y0cが、セルアレイブロック11の両側の2本ずつのカラム選択線のいずれを選択するかを決定するモード切り替え制御線である。これらの制御線とブロック選択信号線YA0〜YA3の一致検出を行うために、ANDゲート対(G22,G23),(G25,G26),(G28,G29)が設けられている。これらのANDゲート対の出力はそれぞれORゲートG21,G24,G27を介して、制御ノードN1〜N3に接続されている。
【0033】
モード切り替え制御線Y0t,Y0cを、第1の動作モードで選択的に活性にし、第2の動作モードで同時に活性にするために、インバータG31とNANDゲートG32,G33が設けられている。即ち、カラムアドレスの最下位ビットCA0とその反転データがそれぞれNANDゲートG33,G32の一つの入力端子に入り、NANDゲートG33,G32の他の入力端子には、ブロックライトイネーブル信号bBWEが入る。これにより、ブロックライトイネーブル信号bBWEがHのとき、モード切り替え制御線Y0t,Y0cは、カラムアドレスCA0のH,Lに応じて一方がH、他方がLになる(第1の動作モード)。ブロックライトイネーブル信号bBWEがLになると、モード切り替え制御線Y0t,y0cは、カラムアドレスCA0の如何に拘わらず、同時にHとなる(第2の動作モード)。
【0034】
なお、ブロックライトイネーブル信号bBWEは、具体的には、DRAMに入力されるチップセレクト信号その他の信号の適当な組み合わせにより予め定義されるものである。外部からブロックライトのコマンドを供給すると、図1のコマンドデコーダ8でデコードされて、制御信号発生回路9からブロックライトイネーブル信号bBWEが出力されることになる。
【0035】
図6は、データバッファ6の構成例を示している。図示のようにこの実施例では、内部のデータ線対DQ,bDQの数と、外部の入出力端子I/Oの数が等しい。メモリセルから各データ線対DQ,bDQに転送されたデータは、差動アンプ61により増幅されて出力ラッチ62に取り込まれる。出力ラッチ62に保持されたデータは、出力バッファ63を介して入出力端子I/Oに取り出される。入出力端子I/Oに与えられた入力データは、入力バッファ65を介して入力ラッチ65に取り込まれる。入力ラッチ65に保持されたデータは、反転バッファ66及び非反転バッファ67を介してデータ線DQ,bDQに供給される。
【0036】
この実施例による二つの動作モードを、具体的に、図3及び図4において2番目のセルアレイブロック112 が選択された場合に着目して説明する。このとき、ブロックデコード部51により、ブロック選択信号線YA1がHである。従ってモード切り替えゲート部42内でANDゲートG23,G25が、一つの入力がHである選択状態になる。
【0037】
通常の第1の動作モードでは、ブロックライトイネーブル信号bBWEはHであり、カラムアドレスCA0のH,Lに応じて、モード切り替え制御線Y0tがH,Y0cがLとなる。モード切り替え制御線Y0tがHのとき、ANDゲートG23の出力がH、従って制御ノードN1がHになる。逆に、モード切り替え制御線Y0cがHのとき、ANDゲートG25の出力がH、従って制御ノードN2がHになる。これは、セルアレイブロック112 の左右の2本ずつのカラム選択線の組のうち、左側の組又は右側の組いずれかが選択されたことを意味する。カラム選択線デコード部41では、カラムアドレスCA1により、選択信号線CSEL0,CSEL1のいずれか一方がHとなる。従って、制御ノードN1,N2と、これらの選択信号線CSEL0,CSEL1の論理により、カラム選択線CSL0〜CSL3の中の一本がHになる。そして、選択されたカラム選択線により、データ線対DQ,bDQを伝搬するデータは、センスアンプ列1212又は1223の一方を介して、図3に示す4対のビット線BL,bBLのいずれか一つに転送される。ビット線に転送されたデータは、ロウデコーダにより選択されたワード線WLにつながるメモリセルMCに書き込みがなされる。
【0038】
次に第2の動作モード、即ちブロックライトモードでは、ブロックライトイネーブル信号bBWEはLとなり、カラムアドレスCA0が無視される。このときモード制御線Y0t,Y0cは共にHとなり、モード切り替えゲート部42ではANDゲートG23,G25の出力が同時にH、従って二つの制御ノードN1,N2が同時にHになる。そして、カラムアドレスCA1がHであれば、カラム選択線デコード部41ではANDゲートG12,G13の出力が同時にH、従ってセルアレイブロック112 を挟んで両側のカラム選択線CSL0,CSL1が同時にHになる。これにより、データ線DQ,bDQを伝搬するデータは、セルアレイブロック112 の両側のカラムスイッチ回路2212,2223を介し、センスアンプ列1212,1223を介して、二つのビット線対BL0,bBL0とBL1,bBL1に同時に転送される。即ち、同一データが2アドレスに同時に書き込まれることになる。図7は、上述したブロックライトの様子を示している。
【0039】
以上のようにこの実施例では、メモリセルアレイ上に、ビット線対との間で4:1のマルチプレクスを可能とするデータ線対を複数のセルアレイブロックにまたがって配設し、且つ一つのデータ線対上のデータを一つのビット線対に転送する第1の動作モードと、一つのデータ線対上のデータを同時に二つのビット線対に転送する第2の動作モードとを切り替え可能としている。しかもこの実施例では、データ線対の数と外部入出力端子数を等しくしている。従って、従来のように外部入出力端子とデータ線の間で多重化する方式と異なり、チップ面積の増大を招くことなく、ブロックライトの機能を実現できる。
【0040】
なお実施例で示した4:1の多重化は、一例に過ぎず、同様の手法で16:1等といった多重化も可能である。
また実施例では、2アドレス分の同時書き込みを示したが、4アドレス或いは8アドレス分の同時書き込みも同様の手法で実現できる。
【0041】
更に実施例ではシンクロナスDRAMを説明したが、通常のDRAMにもこの発明を同様に適用することが可能である。
更にまた実施例では、隣接するセルアレイブロックでセンスアンプを共有する共有センスアンプ方式のDRAMを説明したが、この発明は共有センスアンプ方式でないDRAMにも有効である。
【0042】
【発明の効果】
以上述べたようにこの発明によれば、メモリセルアレイ上で複数のビット線対を一つのデータ線対に接続する多重化を実現し、チップ面積の増大を招くことなく、1データサイクルで複数アドレスに同時にデータ書き込みを行うことが可能とした半導体記憶装置が得られる。
【図面の簡単な説明】
【図1】この発明の一実施例によるシンクロナスDRAMのブロック構成を示す。
【図2】同実施例のメモリセルアレイのセルアレイブロック構成を示す。
【図3】同実施例のサブセルアレイの具体的構成の示す。
【図4】同実施例のカラムデコーダ部の具体的構成を示す。
【図5】同実施例のカラムデコーダの中のブロック選択デコード部の構成を示す。
【図6】同実施例のデータバッファ部の具体的構成を示す。
【図7】同実施例のブロックライト動作を示すタイミング図である。
【図8】従来のブロックライト機能を持つメモリの構成を示す。
【符号の説明】
1…メモリセルアレイ、2…アドレスバッファ、3…カラムデコーダ、4…ロウデコーダ、5…センスアンプ回路、6…データバッファ、7…クロックバッファ、8…コマンドデコーダ、9…制御信号発生回路、10…モードレジスタ、11…セルアレイブロック、12…センスアンプ列、DQ,bDQ…データ線対、BL,bBL…ビット線対、WL…ワード線、MC…メモリセル、21…転送ゲート、22…カラムスイッチ回路、CSL…カラム選択線、41…カラム選択線選択デコード部、42…モード切り替えゲート部、51…ブロック選択デコード部。
Claims (6)
- ビット線対とワード線の交差部にメモリセルが配置され、複数個のセルアレイブロックに分割されたメモリセルアレイと、
このメモリセルアレイの複数個のセルアレイブロックにまたがって連続的に、複数のビット線対毎に一本の割合で配設されたデータ線対と、
このデータ線対がデータバッファを介して接続される外部入出力端子と、
前記メモリセルアレイから読み出された又は前記メモリセルアレイに書き込むデータをセンス増幅するためのセンスアンプ列と、
このセンスアンプ列を介して選択されたビット線対をデータ線対に接続するためのカラム選択スイッチ回路と、
このカラム選択スイッチ回路を制御してセルアレイブロック内の一つのビット線対をセルアレイブロックの片側のセンスアンプ列を介して一つのデータ線対に接続する第1の動作モードと、セルアレイブロック内の複数のビット線対をセルアレイブロックの両側のセンスアンプ列を介して同時に一つのデータ線に接続する第2の動作モードとを設定可能としたデコーダ回路と、
を備え、
前記セルアレイブロックは、隣接するビット線対が、半ピッチずつずれて配置されてセルアレイブロックの両側のセンスアンプ列に交互に接続された折返しビット線構造を有し、且つ第2の動作モードにおいて一つのデータ線から隣接するビット線対に転送されたデータが、一つのワード線と隣接するビット線対により選択される二つのメモリセルに逆極性電位で書かれるように、メモリセルの配置及びビット線対とデータ線対の接続関係が設定されている
ことを特徴とする半導体記憶装置。 - 前記第2の動作モードは、同一データを複数アドレスに同時書き込みするデータ書き込みモードであることを特徴とする請求項1記載の半導体記憶装置。
- 前記第2の動作モードは、同一データを複数アドレスのメモリセルに同時書き込みするデータ書き込みモードであり、このデータ書き込みモードでは複数アドレスのメモリセルの半分ずつに互いに逆極性電位で書き込むことを特徴とする請求項2記載の半導体記憶装置。
- 前記データ線対の数と前記外部入出力端子の本数が等しいことを特徴とする請求項1記載の半導体記憶装置。
- 一つのデータ線対に対して前記カラムスイッチ回路を介して接続されるべきビット線対が2N個であり、
前記セルアレイブロックの両側に配置されるセンスアンプ列に沿って、前記カラム選択スイッチ回路を制御するN本ずつ2組のカラム選択線が配置されていることを特徴とする請求項1記載の半導体記憶装置。 - 前記デコーダ回路は、
カラムアドレスをデコードしてセルアレイブロックを選択するブロック選択デコード部と、
カラムアドレスをデコードして前記各センスアンプ列に沿って配置された各組のN本のカラム選択線の中から一本を選択するカラム選択線選択デコード部と、
カラムアドレスとブロックライトイネーブル信号の論理により前記カラム選択線選択デコード部を制御して、カラム選択線の一つの組を活性にすることにより1つのビット線対を一つのデータ線対に接続する第1の動作モードと、カラム選択線の2組を同時に活性にすることにより複数個のビット線対を同時に一つのデータ線に接続する第2の動作モードとの切り替えを行うモード切り替えゲート部と
を有することを特徴とする請求項5記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14867498A JP4156706B2 (ja) | 1998-05-29 | 1998-05-29 | 半導体記憶装置 |
US09/320,553 US6154406A (en) | 1998-05-29 | 1999-05-27 | Dynamic random access memory capable of simultaneously writing identical data to memory cells |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14867498A JP4156706B2 (ja) | 1998-05-29 | 1998-05-29 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11339465A JPH11339465A (ja) | 1999-12-10 |
JP4156706B2 true JP4156706B2 (ja) | 2008-09-24 |
Family
ID=15458088
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14867498A Expired - Fee Related JP4156706B2 (ja) | 1998-05-29 | 1998-05-29 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6154406A (ja) |
JP (1) | JP4156706B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5742544A (en) * | 1994-04-11 | 1998-04-21 | Mosaid Technologies Incorporated | Wide databus architecture |
JP2000100156A (ja) | 1998-09-25 | 2000-04-07 | Fujitsu Ltd | 半導体記憶装置のセル情報書き込み方法及び半導体記憶装置 |
JP3982089B2 (ja) * | 1998-12-22 | 2007-09-26 | 富士通株式会社 | 電子回路システム及び信号伝送方法 |
KR100464947B1 (ko) * | 1998-12-30 | 2005-05-20 | 주식회사 하이닉스반도체 | 디램의리프레시방법 |
GB2363231B (en) * | 1999-09-24 | 2002-05-08 | Clearspeed Technology Ltd | Memory devices |
JP2002108691A (ja) | 2000-09-29 | 2002-04-12 | Mitsubishi Electric Corp | 半導体記憶装置および半導体記憶装置の制御方法 |
JP2003141878A (ja) * | 2001-10-30 | 2003-05-16 | Toshiba Corp | 半導体記憶装置 |
US6917552B2 (en) * | 2002-03-05 | 2005-07-12 | Renesas Technology Corporation | Semiconductor device using high-speed sense amplifier |
KR100550643B1 (ko) * | 2004-09-06 | 2006-02-09 | 주식회사 하이닉스반도체 | 반도체메모리소자 |
US20060250162A1 (en) * | 2005-04-18 | 2006-11-09 | Samsung Electronics Co., Ltd. | Signal amplification circuit for high-speed operation and semiconductor memory device having the same |
US8050127B2 (en) * | 2009-02-06 | 2011-11-01 | Hynix Semiconductor Inc. | Semiconductor memory device |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0152396B1 (ko) * | 1995-10-31 | 1998-11-02 | 정선종 | 피씨엠 데이타 지연회로 |
US5682356A (en) * | 1996-01-11 | 1997-10-28 | Cypress Semiconductor Corp. | Multiple word width memory array clocking scheme for reading words from a memory array |
-
1998
- 1998-05-29 JP JP14867498A patent/JP4156706B2/ja not_active Expired - Fee Related
-
1999
- 1999-05-27 US US09/320,553 patent/US6154406A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH11339465A (ja) | 1999-12-10 |
US6154406A (en) | 2000-11-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100820294B1 (ko) | 반도체기억장치 | |
JP4748828B2 (ja) | 半導体記憶装置 | |
US6453400B1 (en) | Semiconductor integrated circuit device | |
US5764590A (en) | Synchronous semiconductor memory device which allows switching of bit configuration | |
US6377501B2 (en) | Semiconductor integrated circuit device | |
US6134169A (en) | Semiconductor memory device | |
KR100316713B1 (ko) | 반도체 메모리 장치 및 이에 적합한 구동신호 발생기 | |
US20020003736A1 (en) | Semiconductor integrated circuit device | |
US6324104B1 (en) | Semiconductor integrated circuit device | |
JPH11297073A (ja) | 半導体記憶装置 | |
US5485426A (en) | Semiconductor memory device having a structure for driving input/output lines at a high speed | |
JPH07111083A (ja) | 半導体記憶装置 | |
US6339817B1 (en) | Semiconductor memory including main and sub memory portions having plural memory cell groups and a bidirectional data transfer circuit | |
KR100290286B1 (ko) | 빠른 입출력 라인 프리차지 스킴을 구비한 반도체 메모리 장치 | |
JPH08221981A (ja) | 同期型半導体記憶装置 | |
JP2000100172A (ja) | 半導体記憶装置 | |
JPH11317074A (ja) | ワード線制御回路 | |
JP4156706B2 (ja) | 半導体記憶装置 | |
KR0142962B1 (ko) | 계급적 컬럼선택라인구조를 가지는 반도체 메모리 장치 | |
US6023428A (en) | Integrated circuit device having a memory array with segmented bit lines and method of operation | |
JP3364810B2 (ja) | 半導体記憶装置 | |
US6215721B1 (en) | Multi-bank memory device and method for arranging input/output lines | |
JP2002025251A (ja) | 半導体記憶装置 | |
JP3485739B2 (ja) | 半導体記憶装置 | |
KR100334574B1 (ko) | 풀-페이지 모드를 갖는 버스트-타입의 반도체 메모리 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050217 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071218 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071225 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080220 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080708 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080710 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110718 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120718 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |