KR0152396B1 - 피씨엠 데이타 지연회로 - Google Patents

피씨엠 데이타 지연회로 Download PDF

Info

Publication number
KR0152396B1
KR0152396B1 KR1019950038766A KR19950038766A KR0152396B1 KR 0152396 B1 KR0152396 B1 KR 0152396B1 KR 1019950038766 A KR1019950038766 A KR 1019950038766A KR 19950038766 A KR19950038766 A KR 19950038766A KR 0152396 B1 KR0152396 B1 KR 0152396B1
Authority
KR
South Korea
Prior art keywords
memory
pcm data
parallel
serial
counter
Prior art date
Application number
KR1019950038766A
Other languages
English (en)
Other versions
KR970024666A (ko
Inventor
오돈성
신동진
이영대
Original Assignee
정선종
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 정선종, 한국전자통신연구원 filed Critical 정선종
Priority to KR1019950038766A priority Critical patent/KR0152396B1/ko
Priority to US08/696,090 priority patent/US5740212A/en
Publication of KR970024666A publication Critical patent/KR970024666A/ko
Application granted granted Critical
Publication of KR0152396B1 publication Critical patent/KR0152396B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B7/00—Radio transmission systems, i.e. using radiation field
    • H04B7/005—Control of transmission; Equalising

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Hardware Design (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Pulse Circuits (AREA)

Abstract

본 발명은 PCM 데이타를 메모리에 일시 저장하였다가 일정한 시간후에 다시 읽어들여 출력함으로써 PCM 데이타를 시간적으로 지연시키는 PCM 데이타 지연회로에 관한 것이다.
본 발명은 타임 스위치장치로 부터 수신된 직렬형태의 소정 채널의 PCM 데이타를 송수신하는 서브 하이웨이(SHW)송수신수단과, 서브 하이웨이 송수신수단을 통해 수신된 직렬형태의 PCM 데이타를 제공하는 동작클럭에 따라 메모리에 저장하기 위해 소정 비트의 병렬 데이타로 변환하거나 메모리에 저장된 병렬형태의 PCM 데이타를 직렬로 변환하는 직/병렬 및 병/직렬 변환수단과, 직/병렬 및 병/직렬 변환수단을 통해 변환된 PCM 데이타를 일시 저장하기 위한 메모리와, 초기 또는 동작중에 데이타의 지연시간을 설정하는 지연시간설정수단과, 서브 하이웨이 송수신수단으로 부터 공급되는 클럭 및 동기펄스에 따라 지연시간설정수단의 설정값과 메모리의 쓰기 어드레스를 비교하여, 메모리의 읽기 어드레스를 초기화하거나 메모리에 쓰기 또는 읽기 위한 어드레스 및 액세스 제어신호를 제공하고, 직/병렬 및 병/직렬 변환수단에 동작클럭을 제공하는 비교 및 제어수단으로 구성되어 소정 채널의 PCM 데이타를 임의의 프레임 동안 지연시킬 수가 있는 것이다.

Description

피씨엠 데이타 지연회로
제1도는 본 발명의 PCM 데이타 지연 회로를 위한 블럭 구성도.
제2도는 제1도에서 비교기 및 제어회로의 상세 블럭 구성도.
제3도는 본 발명에 따른 타임스위치 장치와 서브하이웨이(SHW)송수신부 사이에 주고 받는 PCM 데이타의 타이밍 파형도로서,
(a)는 4.096MHz클럭,
(b)는 8MHz 동기펄스, 및
(c)는 PCM 데이타를 나타낸다.
* 도면의 주요부분에 대한 부호의 설명
100 : 서브 하이웨이(SHW)송수신부 200 : 직/병렬 및 병/직렬 변환회로
300 : 메모리 400 : 지연시간 설정회로
500 : 비교기 및 제어회로 510~540 : 제1내지 제4카운터
550 : 선택부 560 : 판독/기록 인에이블 신호발생부
570 : 비교부 580 : 쉬프트 클럭부
본 발명은 PCM 데이타 지연회로에 관한 것으로, 특히 반향제거장치의 기능 및 성능을 시험하는데 있어서 망의 지연효과를 얻기 위한 디지탈 PCM 데이타의 지연회로에 관한 것이다.
일반적으로, 국제전화 혹은 위성통신 등을 포함하는 장거리 전화망에서, 또는 디지탈 이동통신교환망과 공중전화망의 연동시 반향이 발생한다.
여기에서, 전자의 경우에는 장거리에 따른 순수 전송지면이, 후자의 경우에는 무선채널의 효용성을 위한 음성 코딩으로 인해 프로세싱 지연이 발생하여 통화에 불편을 주게 된다.
따라서, 이 반향을 제거하기 위하여 반향제거장치(Echo canceller)가 사용된다.
그러나 종래기술에서는 디지탈 PCM 데이타의 지연회로가 존재가 하지 않아 최근에서야 그 필요성이 대두되었다.
따라서, 본 발명은 PCM 데이타를 메모리에 일시 저장하였다가 일정한 시간후에 다시 읽어들여 출력함으로써 PCM 데이타를 시간적으로 지연시켜 상의 지연효과를 얻기 위한 PCM 데이타 지연회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 기술적인 특징은, 타임 스위치장치로 부터 수신된 직렬 형태의 소정 채널의 PCM 데이타를 송수신하는 서브 하이웨이(SHW)송수신수단과, 상기 서브 하이웨이 송수신수단을 통해 수신된 직렬형태의 PCM 데이타를 제공되는 동작클럭에 따라 메모리에 저장하기 위해 소정 비트의 병렬 데이타로 변환하거나 메모리에 저장된 병렬형태의 PCM 데이타를 직렬로 변환하는 직/병렬 및 병/직렬 변환수단과, 상기 직/병렬 및 병/직렬 변환수단을 통해 변환된 PCM 데이타를 일시 저장하기 위한 메모리와, 초기 또는 동작중에 데이타의 지연시간을 설정하는 지연시간 설정수단과, 상기 서브 하이웨이 송수신수단으로 부터 공급되는 클럭 및 동기펄스에 따라 상기 지연시간설정수단의 설정값과 상기 메모리의 쓰기 어드레스를 비교하여, 메모리의 읽기 어드레스를 초기화하거나 메모리에 쓰기 또는 읽기 위한 어드레스 및 액세스 제어신호를 제공하고, 상기 직/병렬 및 병/직렬 변환수단에 동작클럭을 제공하는 비교 및 제어수단으로 구성되어 소정 채널의 PCM 데이타를 임의의 프레임 동안 지연시키는 것이 특징이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 본 발명의 구성은, 제1도에 도시된 바와 같이, 타임 스위치장치로 부터 직렬형태의 2.048Mbps(32채널) PCM 데이타를 송수신하는 서브 하이웨이(이하, 'SHW'라 칭함) 송수신부(100)와, 수신된 직렬형태의 PCM 데이타를 제공되는 동작클럭에 따라 메모리(300)에 저장하기 위해 병렬로 변환하거나 메모리(300)에 저장된 병렬형태를 직렬로 변환하는 직/병렬 및 병/직렬 변환회로(200)와, PCM 데이타를 일시 저장하기 위한 메모리(300)와, 초기 또는 동작중에 데이타의 지연시간을 설정하는 지연시간설정회로(400)와, 상기 SHW 송수신부(100)로 부터 제공되는 클럭 및 동기펄스에 따라 상기 지연시간설정회로(400)로 부터 의 설정값과 메모리(300)의 상위 10비트 쓰기 어드레스를 비교하여 메모리의 상위 10비트 읽기 어드레스를 초기화하거나 메모리에 쓰기 또는 읽기 위한 어드레스 및 액세스 제어신호를 제공하고, 상기 직/병렬 및 병/직렬 변환회로(200)에 동작 클럭을 공급하는 비교기 및 제어회로(500)로 구성되어 있다.
상기한 구성에서 비교기 및 제어회로(500)의 상세 구성은, 제2도에 도시된 바와 같이, 바이트 단위로 메모리(300)에 쓰고 읽도록 하기 위해 3 비트로 구성된 제1카운터(510)와, ST(Serial Telecommunication)-버스 형태로 구성된 32개의 채널을 한프레임으로 하여 메모리(300)에 저장하거나 읽어들이기 위한 하위 5비트 어드레스를 제공하는 제2카운터(520)와, 상기 제2카운터(520)와 더불어 수신되는 PCM 데이타를 메모리(300)에 저장(또는 쓰기)위한 상위 10비트 어드레스를 제공하는 제3카운터(530)와, 상기 제2카운터(520)와 더불어 메모리(300)에 저장된 PCM 데이타를 읽기 위한 상위 10비트 어드레스를 제공하는 제4카운터(540)와, 메모리(300)에 저장하기 위한 상위 10비트 어드레스와 메모리(300)에서 PCM 데이타를 읽기 위한 상위 10비트 어드레스중에서 하나를 선택하여 메모리 상위 10비트 어드레스를 출력하는 선택부(550)와, 상기 제1카운터(510)의 출력을 입력으로 받아 메모리의 읽기/쓰기 인에이블 신호를 발생하는 읽기/쓰기 인에이블 신호 발생부(560)와, 상기 제3카운터(530)의 출력값과 상기 지연시간설정회로(400)에서 설정된 값을 비교하여, 그 비교 결과 값이 같으면, 상기 지연시간설정회로(400)의 설정 또는 재설정 초기에 메모리 읽기 어드레스의 상위 10비트 어드레스를 결정하는 제4카운터(540)의 값을 0으로 초기화시키는 비교부(570)와, 상기 SHW 송수신부(100)로 부터 공급된 클럭(CLK)과 동기펄스(FS)에 따라 상기 직/병렬 및 병/직렬 변환회로(200)의 쉬프트 레지스터들에 동작 클럭을 공급하는 쉬프트 클럭부(580)로 구성된 것이다.
상기에서 제1,2,3 및 4 카운터(510,520,530,540)는 각각 3비트, 5비트, 10비트 및 10비트 카운터로 구성된 것이다.
이와같이 구성된 본 발명의 동작을 제3도의 (a) 내지 (c)를 참조하여 설명하면 다음과 같다.
SHW송수신부(100)는 타임스위치장치로 부터 수신한 RS-485 또는 RS-422 차등 레벨의 2.048Mbps PCM 데이타(제3도의 (c) 참조)와 4.096MHz클럭(제3도의 (a) 참조) 및 8KHz 동기펄스(FS; 제3도의 (b) 참조)를 TTL 레벨로 변환하여 직/병렬 및 병/직렬 변환회로(200)와 비교기 및 제어회로(500)로 각각 전달하고, 직/병렬 및 병/직렬 변환회로(200)로 부터 수신한 TTL 레벨의 PCM 데이타를 차등 레벨로 변환하여 타임스위치장치로 전송한다.
이에따라, 직/병렬 및 병/직렬 변환회로(200)는 상기 SHW송수신부(100)로 부터 수신된 직렬 PCM 데이타를 직/병렬 변환 쉬프트 레지스터를 이용하여 8비트의 병렬데이타로 변환하여 메모리(300)에 저장한다.
그리고 상기 메모리(300)에서 출력되는 8비트 병렬 PCM 데이타를 병/직렬 변환 쉬프트 레지스터를 대하여 직렬로 변환하여 SHW송수신부(100)로 전송한다.
이때, 이들 쉬프트 레지스터에 제공되는 클럭은 비교기 및 제어회로(500)에 의해서 제공된다.
이에따라, 메모리(300)는 상기 직/병렬 및 병/직렬 변환회로(200)에 의해 변환된 PCM 데이타를 일시 저장하였다가 일정 시간이 지난 후에 읽기 위한 장소로 쓰인다.
이러한 메모리(300)의 크기와 PCM 데이타의 최대 지연시간은 상호 비례한다. 본 발명의 일 실시예에서는 32K × 8비트 메모리를 사용함으로써 최대 1024프레임, 시간상으로는 약 128ms까지 지연시킬 수 있다.
이에따라, 지연시간설정회로(400)는 PCM 데이타의 지연시간을 초기에 설정하거나 동작중에 재설정할 수 있으며, 그 설정값은 1 내지 1024프레임 사이이다.
이에따른 본 발명에서 나타낸 PCM 데이타에 대한 지연동작은 다음의 실시예와 같다.
우선 지연시간설정회로(400)를 10으로 설정하였다고 가정하면, 비교기(570)는 메모리(300)의 쓰기 상위 10비트 어드레스를 결정하는 10비트 카운터(530)가 10이 될 때까지 대기하다가 10이 되면 메모리(300)의 읽기 상위 10비트 어드레스를 결정하는 10비트 카운터(540)값을 0으로 초기화시킨다.
이렇게 되면 한 프레임(32채널)단위로 억세스 어드레스를 지정하는 메모리의 상위 10비트 쓰기 어드레스는 10을 가리키고, 메모리(300)의 상위 10비트 읽기 어드레스는 0을 가리킨다.
이때, 상기 메모리(300)의 상위 10비트 쓰기 어드레스와 메모리(300)의 상위 10비트 읽기 어드레스 사이에는 10만큼의 차이가 나서 결국 시간지연은 10프레임(1.25ms)이 된다.
상기에서 10비트 카운터(530)와, 10비트 카운터(540)를 n비트 카운터로 변경하고, 메모리(300)의 크기를 변경함으로써 최대 지연시간을 확장시킬 수가 있다.
이상과 같은 본 발명은 PCM 데이타의 지연이 필요한 장치, 특히 반향제거장치를 시스템에 설치하여 실험실에서 통합시험을 하지 않고서도 선택적으로 실제 망의 지연효과를 얻을 수가 있다.
따라서, 본 발명은 반향제거장치의 기능 및 성능을 시험하는데 유용한 효과가 있고, PCM 데이타의 지연이 필요한 곳에 많은 응용이 될 수 있다.

Claims (6)

  1. 타임 스위치장치로 부터 수신된 직렬형태의 소정 채널의 PCM 데이타를 송수신하는 서브 하이웨이(SHW)송수신수단과, 상기 서브 하이웨이 송수신수단을 통해 수신된 직렬형태의 PCM 데이타를 제공되는 동작클럭에 따라 메모리에 저장하기 위해 소정 비트의 병렬 데이타로 변환하거나 메모리에 저장된 병렬형태의 PCM 데이타를 직렬로 변환하는 직/병렬 및 병/직렬 변환수단과, 상기 직/병렬 및 병/직렬 변환수단을 통해 변환된 PCM 데이타를 일시 저장하기 위한 메모리와, 초기 또는 동작중에 데이타의 지연시간을 설정하는 지연시간설정수단과, 상기 서브 하이웨이 송수신수단으로 부터 공급되는 클럭 및 동기펄스에 따라 상기 지연시간설정수단의 설정값과 상기 메모리의 쓰기 어드레스를 비교하여, 메모리의 읽기 어드레스를 초기화하거나 메모리에 쓰기 또는 읽기 위한 어드레스 및 액세스 제어신호를 제공하고, 상기 직/병렬 및 병/직렬 변환수단에 동작클럭을 제공하는 비교 및 제어수단으로 구성되어 소정 채널의 PCM 데이타를 임의의 프레임 동안 지연시키는 것을 특징으로 PCM 데이타 지연회로.
  2. 제1항에 있어서, 상기 비교기 및 제어수단은 바이트 단위로 메모리에 쓰고 읽도록 하기 위한 제1카운터(510)와, ST(Serial Telecommunication)-버스 형태로 구성된 32개의 채널을 한 프레임으로 하여 메모리에 저장하거나 읽어들이기 위한 하위 어드레스를 제공하는 제2카운터(520)와, 상기 제2카운터(520)와 더불어 수신되는 PCM 데이타를 메모리에 저장하기 위한 상위 어드레스를 제공하는 제3카운터(530)와, 상기 제2카운터(520)와 더불어 메모리에 저장된 PCM 데이타를 읽기 위한 상위 어드레스를 제공하는 제4카운터(540)와, 메모리에 저장하기 위한 상위 어드레스와 메모리에서 PCM 데이타를 읽기 위한 상위 어드레스중에서 하나를 선택하여 메모리 상위 어드레스를 출력하는 선택부(550)와, 상기 제1카운터(510)의 출력을 입력으로 받아 메모리의 읽기/쓰기 인에이블 신호를 발생하는 읽기/쓰기 인에이블 신호 발생부(560)와, 상기 제3카운터(530)의 출력값과 상기 지연시간설정회로(400)에서 설정된 값의 비교 결과 값에 따라 상기 지연시간설정회로(400)의 설정 또는 재설정 초기에 상기 제4카운터(540)의 값을 0으로 초기화시키는 비교부(570)와, 상기 SHW 송수신부(100)로 부터 공급된 클럭(CLK)과 동기펄스(FS)에 따라 상기 직/병렬 및 병/직렬 변환회로(200)에 동작 클럭을 공급하는 쉬프트 클럭부(580)로 구성된 것을 특징으로 하는 PCM 데이타 지연회로.
  3. 제2항에 있어서, 상기 제1,2,3 및 4 카운터(510,520,530,540)는 3,5,10, 및 10 비트로 각각 구성된 것을 특징으로 하는 PCM 데이타 지연회로.
  4. 제1항 내지 제3항 중 어느 하나에 있어서, 상기 제3카운터(530)는 지연시간을 확장시키기 위해 n 비트 카운터로 변경하여 구성되는 것을 특징으로 하는 PCM 데이타 지연회로.
  5. 제1항 내지 제3항중 어느 하나에 있어서, 상기 제4카운터(540)는 지연시간을 확장시키기 위해 n비트 카운터로 변경하여 구성되는 것을 특징으로 하는 PCM 데이타 지연회로.
  6. 제1항에 있어서, 상기 메모리는 지연시간을 확장시키기 위해 메모리의 크기를 변경하는 것을 특징으로 하는 PCM 데이타 지연회로.
KR1019950038766A 1995-10-31 1995-10-31 피씨엠 데이타 지연회로 KR0152396B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019950038766A KR0152396B1 (ko) 1995-10-31 1995-10-31 피씨엠 데이타 지연회로
US08/696,090 US5740212A (en) 1995-10-31 1996-08-13 Delay circuit of PCM data

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950038766A KR0152396B1 (ko) 1995-10-31 1995-10-31 피씨엠 데이타 지연회로

Publications (2)

Publication Number Publication Date
KR970024666A KR970024666A (ko) 1997-05-30
KR0152396B1 true KR0152396B1 (ko) 1998-11-02

Family

ID=19432360

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950038766A KR0152396B1 (ko) 1995-10-31 1995-10-31 피씨엠 데이타 지연회로

Country Status (2)

Country Link
US (1) US5740212A (ko)
KR (1) KR0152396B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4156706B2 (ja) * 1998-05-29 2008-09-24 株式会社東芝 半導体記憶装置
US6829191B1 (en) * 2003-12-03 2004-12-07 Hewlett-Packard Development Company, L.P. Magnetic memory equipped with a read control circuit and an output control circuit
TWI274493B (en) * 2005-09-23 2007-02-21 Via Tech Inc Serial transceiver and control method thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5786118A (en) * 1980-11-18 1982-05-29 Sony Corp Pcm signal processing circuit
JPS59140738A (ja) * 1983-01-31 1984-08-13 Sony Corp Ｐｃｍ信号の処理装置
DE3507326A1 (de) * 1985-03-01 1986-09-04 Siemens AG, 1000 Berlin und 8000 München Anordnung zur zeitverzoegerten weiterleitung von seriell auftretenden digitalen datenfolgen
US5508967A (en) * 1993-08-09 1996-04-16 Matsushita Electric Industrial Co., Ltd. Line memory

Also Published As

Publication number Publication date
US5740212A (en) 1998-04-14
KR970024666A (ko) 1997-05-30

Similar Documents

Publication Publication Date Title
US4543652A (en) Time-division switching unit
US5809092A (en) Method and circuit arrangement for synchronizing frames in multicellular telecommunications systems
KR0152396B1 (ko) 피씨엠 데이타 지연회로
US4685104A (en) Distributed switching system
JPH04229738A (ja) ディジタルチャンネルを二重化するシステムのエラーマスキング用ダイナミックスイッチング装置
GB2128450A (en) Time-division switching unit
US4105869A (en) Time-division multiplex digital transmission system with intermediate stations adapted to transit insert and extract digital channels
US4370742A (en) Time division electronic switching system
CA2021348C (en) Elastic store memory circuit
US5809289A (en) Clock receiver for network synchronization control of exchange system
US6226306B1 (en) Data transmission rate control using a transmission control scheme suitable for subbands forming an entire band
US5579320A (en) Channel unit transmission for removing false data bits in adjacent unterminated channel slots for D4 and SLC-96 channel banks
RU2295149C2 (ru) Способ для уменьшения нагрузки на шину в системе синхронной шины данных
US5260977A (en) Communication terminal equipment
KR0141289B1 (ko) 메트릭스 스위치 정합용 소용량 교환기의 타임 스위치 장치
KR100246454B1 (ko) 비 채널 선택 회로
KR100366790B1 (ko) 동기식 전송장치의 계위단위 스위치
WO2004059500A1 (en) Method for reducing the bus load in a synchronous data bus system
KR890001203B1 (ko) 송신과 수신간의 클럭지연에 따른 데이터 정합회로
JP2521957B2 (ja) 伝送システム
KR100247416B1 (ko) 반향 제거기의 시험을 위한 채널별 데이터 지연 장치
CA1121895A (en) Arrangement for conversion of random to fixed data channel format
JP3384503B2 (ja) 復調装置
JP2697629B2 (ja) 速度変換装置
KR940006011B1 (ko) 트렁크의 압신방식 변환회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120619

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20130614

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee