KR890001203B1 - 송신과 수신간의 클럭지연에 따른 데이터 정합회로 - Google Patents

송신과 수신간의 클럭지연에 따른 데이터 정합회로 Download PDF

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Abstract

내용 없음.

Description

송신과 수신간의 클럭지연에 따른 데이터 정합회로
제1도는 본 발명의 블럭도.
제2도는 제1도의 블럭도의 수신부의 상세회로도.
제3도는 제1도의 블럭도의 송신부의 상세회로도.
제4도는 제2도의 수신동작 파형도.
제5도는 제3도의 송수신 정합 및 제어회로의 동작파형도.
제6도는 제3도의 송신동작 파형도.
* 도면의 주요부분에 대한 부호의 설명
1, 9 : 카운터 2 : 수신정보 메모리 어드레스 선택 및 제어회로
3 : 수신정보 메모리 4 : 병/직렬 변환회로
5 : 코덱 및 합성회로 6 : 직/병렬 변환회로
7 : 송수신 정합 및 제어회로 8 : 로드 제어회로
10 : 송신정보 메모리 어드레스 선택 및 제어회로 11 : 송신정보 메모리
본 발명은 교환기 시스템에서 컨퍼런스회로의 송신과 수신간의 클럭지연에 따른 정합회로에 관한 것으로서, 특히 컨퍼런스회로의 송수신간의 클럭지연을 정합시키는 동시에 정보처리를 쉽게 할 수 있는 회로에 관한 것이다.
통상적으로 타임스위치(Time Switch) 회로는 (정보의)교환이 이루어지는 곳으로 데이터(data), 디지탈 톤(Digtal Tone) 그리고 음성데이터(Speech Data)가 멀티플렉싱되어서 해당 통화로(Time Slot)에 전송된다.
이때 타임스위치회로는 직렬전송을 행하며 정보전송을 수십 Kbps의 전송속도로 처리함으로서 저속의 데이터를 처리하는데 있어서도 항상 수십 Kbps의 직렬 전송채널을 점유하여 많은 정보를 동시에 처리할 수가 없게 된다.
따라서 상기 직렬전송방식의 문제점을 해결하기 위하여 수십 Kbps의 전송선로를 수 Mbps의 전송선로로 변환하여 버스식으로 구성하면 서브채널(Sub-channel)로 구분이 가능함으로 여러 가입자가 동시에 같은 채널을 억세스(Acess)을 할 수 있어 많은 정보의 데이터 전송을 간단히 처리할 수 있게된다. 그러나 수 Mbps의 전송선로를 버스식으로 구성하여 전송하는 시스템에 있어서 송신과 수신간의 클럭지연이 발생하여 문제가 된다. 따라서 본 발명의 목적은 수 Mbps의 전송선로를 버스식으로 구성하여 송수신간의 클럭지연을 정합시키는 회로를 제공함에 있다.
본 발명의 또 다른 목적은 회의 기능을 할 수 있는 컨퍼런스 회로를 제공함에 있다.
따라서 상기의 목적을 달성하기 위하여 본 발명은 클럭단자로 입력되는 클럭펄스를 카운트하여 출력하는 제1카운터(1)와, 상기 제1카운터에서 출력되는 신호와 수신정보 제어신호를 입력하여 어드레스신호 및 첩실렉터신호를 출력하는 수신정보 메모리 어드레스 선택 및 제어회로(2)와, 상기 수신정보 메모리 어드레스 선택 및 제어회로에서 출력되는 어드레스신호 및 제어신호에 의해서 입력되는 병력 음성데이터를 억세스하는 수신정보 메모리(3)와, 상기 수신정보 메모리에서 출력되는 병렬음성데이터를 직렬데이터로 변환하여 출력하는 병/직렬 변환기(4)와, 상기 병/직력회로(4)에서 출력되는 직렬데이터를 아나로그 신호로 바꾸어 각각의 신호를 처리하고 다시 디지탈 신호로 바꾸어 출력하는 코덱 및 합성 회로(5)와, 상기 코덱 및 합성회로에서 출력하는 직렬 디지탈 데이터를 병렬 데이터로 변환하여 출력하는 직/병렬 변환기(6)와, 상기 직/병렬 변환기에서 출력하는 데이터를 제어하여 송신 클럭에 정합시켜 출력하는 송신과 수신정합 및 제어회로(7)와, 입력단자로 입력하는 프레임 동기비트를 클럭단자로 입력되는 클럭펄스에의해 프레임 동기 비트를 지연 출력하는 로드 제어회로(8)와, 상기 로드 제어회로에서 출력되는 로드신호와 클럭단자로 입력되는 펄스에 의해서 초기의 출력상태가 설정된후 카운트를 행하는 제3카운터(9)와, 상기 제3카운터에서 출력되는 신호와 송신정보 제어신호를 입력하여 어드레스신호와 제어신호를 출력하는 송신정보 어드레스 선택 및 제어회로(10)와, 상기 송신정보 메모리 어드레스 선택 및 제어회로에서 출력되는 신호에 따라서 송신과 수신정합 및 제어회로에서 출력되는 병렬 음성데이터를 액세스하는 송신정보 메모리(11)로 구성됨을 특징으로 한다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다. 제1도는 본 발명에 따른 컨퍼런스회로의 송시과 수신간의 클럭지연에 따른 정합회로의 블럭도로서 제1카운터(1)와 수신정보 메모리 어드레스 선택 및 제어회로(2)와 수신정보 메모리(3)와 병/직렬 변환회로(4)와 코덱 및 합성회로(5)로 구성된 회로가 수신부에 대응하며, 직/병렬 변환회로(6)와 송신과 수신정합 및 제어회로(7)와 로드 제어회로(8)와 제3카운터(9)와 송신정보 메모리 어드레스 선택 및 제어회로(10)와 송신정보 메모리(11)로 구성된 회고가 송신부에 대응한다.
한편 제2도는 제1도의 블럭도의 수신부의 실시예의 상세 회로도로서 클럭단자 (CK)로 입력하는 수신클럭펄스 Rx 128KHZ를 16진 카운트하여 출력하는 제1카운터 (1)와, 상기 제1카운터(1)에서 출력되는 카운트신호와 어드레스 버스(20)로 입력되는 수신정보 제어신호 RCMDø-3를 입력하여 수신제어펄스 Rx 2.048MHZ의 논리신호가 실렉터단자(S)에 입력시 어드레스 신호를 달리 출력하는 제1멀티풀렉서(MUX1)와, 수신정보제어신호 RCMD4와 ″O″의 논리를 입력하여 수신제어펄스 Rx 2.048MHZ의 논리신호가 실렉터단자(S)에 입력시 칩 셀렉터신호를 출력하는 제2멀티풀렉서 (MUX2)로 구성된 수신정보 메모리 어드레스 선택 및 제어회로(2)와, 수신전송선로 (100)로 입력되는 병렬데이터를 수신 제어펄스 Rx 2.048MHZ의 논리신호에 의해서 병렬데이터를 출력하는 제1버퍼(BUF1)와 제1멀티풀렉서(MUZ1)과 제2멀티풀렉서 (MUX2)에서 출력되는 어드레스 신호와 칩실렉터신호에 의해서 병렬데이터를 엑세스하는 제1메모리(ME1)와 제2메모리(ME2)로 구성된 수신정보 메모리(3)와, 제1카운터(1)로 입력되는 수신 클럭펄스 Rx 128KHZ를 반전하여 출력하는 인버터(1NV1)와 제1메모리(ME1) 및 제2메모리(ME2)에서 출력되는 병렬 음성데이터 신호를 입력하여 수신제어펄스 Rx 2.048MHZ로 시프트하여 직렬데이터로 변환 출력하는 병/직렬 변환기(PSC)로 구성된 병/직렬 변환회로(4)와, 상기 인버터(1NV1)에서 출력되는 신호를 인에이블신호로 입력하며 병/직렬 변환회로(4)에서 출력되는 직렬데이터를 수신 제어펄스 Rx 2.048MHZ에 의해 래치, 출력하는 코덱 및 합성회로(5)로 구성된다.
또한 제3도는 제1도의 블럭도의 송신부의 실시예의 상세 회로도로서 단자(A')로 입력되는 직렬 음성데이터를 클럭단자(CK)로 입력되는 수신 제어펄스 Rx 0.048MHZ로 시프트하여 병렬데이터로 변환 출력하는 직/병렬 변환회로(6)와, 클럭단자(CK)로 입력하는 송신 제어펄스 Tx 2.048MHZ를 16진 카운트한 후 단자(TC)로 리풀케리(Ripple Carry)를 출력하는 제2카운터(12)와 송신 제어펄스 Tx 2.048MHZ를 반전하여 출력하는 인버터(INV2)와 상기 인버터(INV2)에서 출력하는신호와 제2카운터(12)에서 출력되는 리풀케리 신호를 입력하여 소정의 논리신호를 출력하는 낸드 게이트(NAN1)와 직/병렬회로(6)에서 출력되는 병렬 데이터를 수신 클럭펄스Rx 128KHZ로 래치하며 낸드 게이트(NAN1)에서 출력되는 논리 신호를 아우트 인에이블신호를 입력하여 병렬 데이터를 출력하는 래치회로(13)로 구성된 송신과 수신정합 및 제어회로(7)와, 단자(81)로 입력되는 인버팅된 프레임 동기 비트신호를 클럭단자(OK )로 입력하는 송신 제어펄스 Tx 2.048MHZ 로 래치하여 지연출력하는 로드 제어회로( 8)와, 상기 로드 제어회로(8)에서 출력되는 로드신호를 단자(LD)로 입력하는 클럭단 자(CK)로 입력되는 송신 클럭펄스 Tx 128KHZ를 16진 카운트하는 제3카운터(9)와, 상기 제3카운터(9)에서 출력되는 카운트신호와 단자(101)로 입력되는 송신정보 제어신호 TCMDø-3를 입력하며 송신 제어펄스 Tx 2.048MHZ 신호의 논리상태에 따라서 어드레스신호를 출력하는 제3멀티풀렉서(MUX3)와 제2카운터(12)에서 출력되는 리풀케이신호를 인버팅하여 출력하는 인버터(INV3)와 상기 인버터(INV3)에서 출력하는 신호와 단자(102)로 입력되는 송신제어신호 TCMD4를 입력하여 송신 제어펄스 Tx 2.048MHZ 의 논리상태에 따라 칩인에이블 신호를 출력하는 제4멀티풀렉서(MU X4)로 구성된 송신정보 메모리 어드레스 선택 및 제어회로(10)와, 래치회로(13)에서 출력되는 병렬 데이터를 제 3, 4 멀티풀렉서(MUX3)(MUX4)에서 출력되는 어드레스신호와 칩실렉터신호에 의해서 병렬 데이터를 엑세스하는 제3메모리(ME3)와 제4메모리(ME4)와 상기 제3, 4메모리(ME3)(ME4)에서 출력되는 병렬 음성데이터 출력하기 위한 제2버퍼(BUF2)로 구성된 송신정보 메모리(11)로 구성된다.
한편 제4도는 제2도의 수신단의 동작파형도로서 2.048 Mbps의 수신 전송선로로 입력하는 병렬 데이터를 제1카운터(1)에서 출력되는 카운트신호와 수신정보 제어신호 RCMDø-4로 병렬 데이터를 제1;2메모리(ME1)(ME2)에 엑세스 하는 동작 파형도 및 병/직렬 변환회로(4)의 출력 파형도를 보인것이며, 제5도는 코덱 및 합성회로(5)에 코덱 출력클럭이 입력하여 직렬 데이터를 출력하는 것과 제3도의 래치회로(13)에서 병렬 데이터가 출력하여 송진과 수신 클럭간의 송수신 정합 파형도를 보인것이다.
또한 제6도는 제3,4멀티플렉서(MUX3)(MUX4)에서 출력되는 어드레스 신호 및 칩실렉터 신호에 의해 래치회로(13)에서 출력되는 병렬 데이터를 제3, 4메모리(M E3)(ME4)가 엑세스 하는 파형도이다.
이하 제2도의 수신단의 실시예와 제3도의 송신단의 실시예를 제4도와 제5도 및 제6도의 동작파형도를 참조하여 상세히 설명한다. 회의 기능을 원하는 가입자(USER)가 병렬데이타를 2.048Mbps의 수신전 송선로(100)를 통해 제4도(E)와 같은 병렬 데이터를 제1버퍼(BUF1)로 입력시키는 동시에 제4도(d)와 같은 수신정보 제어신호 RCMDø-3을 제1멀티플렉서(MUX1)의 단자(I1a-I4d)로 입력시키며 제4도(g)-(b)와 같이 RCMD4을 제2멀티플렉서(MUX2)의 단자(I4a)로 입력시키면 제1카운터(1)는 제4도(b)와 같은 수신 클럭펄스Rx 128KHZ를 클럭단자(CK)로 입력하여 제4도(c)와 같이 출력하며 제1멀티플렉서(MUX1)의 단자(I0a-I0d)로 입력된다.
여기서 수신정보 제어신호 RCMDø-3와 후술하게될 TCMDø-3는 제4도(a)와 같은 한 프레임안에 16타임슬롯(Time Slot)를 지정하여주는 어드레스 신호로서 선택기능을 표1과 같이 3자회의를 3그룹 7자회의를 1그룹을 선택할 수 있다.
Figure kpo00001
또한 상기 수신정보 제어신호 RCMDø-3øøøø를 신호로 입력하면 제4도(d)의 (a)와 같이 0번지가 제1멀티플렉서(MUX1)에 입력되며, 이때 수신 제어펄스Rx 2.048MHZ 가 제4도(f)의 파형과 같이 논리 ″0″으로 될 때 제1버퍼(BUF1)는 병렬 음성데이터(V0-V7)를 데이터버스를 통해 출력하여 제1, 2메모리(ME1)(ME2)에 입력시키며 제1멀티플렉서(MUX1)은 수신정보 제어신호 RCMD ø-3 가 선택되어 ″0″번지의 어드레스신호가 제1, 2메모리(ME1)(ME2)의 어드레스 단자에 입력된다.
또 한편 제2멀티플렉서(MUX2)의 출력도 수신정보 제어신호 ROMD4가 선택되어 제4도(g)의 (b)와 같이 출력되며 제1, 2메모리(ME1)(ME2)의 칩셀렉터단자(CS)에 입력된다. 따라서 상기 수신정보 제어신호 RCMD4의 입력 논리 ″0″이면 제1, 2메모리(ME1)(ME2)는 인에블되어 입력된 병렬 데이터(V0-V7)를 제4도(h)의 (d)와 같이 라이트(Write)하게 된다.
또한 제4도(f)의 수신 제어펄스Rx 2.048MHZ가 논리 ″0″에서 ″1″로 변화하면 제1멀티플렉서(MUX1)의 단자(I0a-I0d)로 입력한 카운트신호가 선택되여 제4도( c)와 같은 파형으로서 출력하며, 제2멀티플렉서(MUX2)는 단자(I5a)로 입력한 논리″ 0″이 선택되어 제4도(g)의 (c)와 같이 출력된다.
따라서 제1, 2메모리(ME1)(ME2)는 제1멀티플렉서(MUX1)에서 출력되는 어드레스 신호와 제2멀티플렉서(MUX2)에서 출력되는 칩인에이블신호를 각각 어드레스 단자 및 칩인에이블다자로 입력되어 제1, 2메모리(ME1)(ME2)에 기억된 병렬 음성데이터를 제4도(h)의 (e)와 같이 리이드(Read)하여 병/직렬 변환기(PSC)에 입력된다. (이때 제1, 2메모리(ME1)(ME2)의 (WE)단자에는 하이상태인 논리가 입력함으로 타이트 동작수행은 안됨)
한편 병렬직렬 변환기(PSC)는 제1카운터(1)의 클럭단자(CK)로 입력되는 수신 클럭펄스 Rx 128KHZ인버터(INV1)에서 인버팅하여 제4도(i)와 같은 파형으로서 로드단자(LD)로 입력한 후 입력되는 병렬 데이터를 클럭단자(CK)로 입력되는 수신 제어펄스 Rx 2.048MHZ로 시프트하여 제4도(j)와 같이 직렬 데이터로 변환하여 출력하며 코덱 및 합성회로(5)에 입력시킨다.
또한 코덱 및 합성회로(5)는 상기 병/직렬 변환기(PSC)에서 출력되는 직렬 데이터를 제4도(k)와 같은 코덱 래치클럭(2.048MHZ)이 ″로우″로 될 때 입력하여 아나로그 신호로서 변환후 데이터를 처리하고 디지탈신호로 재구성한 직렬 음성데이터는 제5도(m)와 같이 인버터(INV1)에서 출력되는 수신 클럭펄스 Rx 128KHZ가 인에이블 단자로(E) 입력된 후 제5도(o)의 코덱출력 클럭 2.048MHZ이 라이징(Rising) 에이지로 될 때 제5도(p)와 같이 출력한다.
한편 제3도의 직/병렬 변환회로(6)는 코텍 및 합성회로(5)에서 출력되는 직렬 음성데치터를 단자(A')입력하여 클럭단자(CK)로 입력되는 수신 제어펄스Rx 2.048 MHZ로 시프트하여 제5도(q)와 같이 병렬 음성데이터를 출력하여 래치회로(13)에 입력된다. 또한 상기 래치회로(13)는 입력되는 병렬 음성데이터를 클럭단자(CK)로 입력되는 수신 클럭펄스 Rx 128KHZ의 펄스가 제5도(r)과 같이 라이징 에이지로 될 때 래치시킨다.
이때 제2카운터(12)는 제6도(c)와 같이 송신 제어펄스 Tx 2.048MHZ 가 클럭단자(CK)로 입력되면 입력되는 송신 제어펄스 Tx 2.048MHZ를 16진 카운트 한후 제6도(d)와 같이 리풀케리 파형을 단자(TC)를 통해 출력하여 낸드 게이트(NAN1)에 입력되며 낸드 게이트(NAN1)의 또 다른 입력단자에는 송신 제어펄스 TX 2.048NHZ를 인버팅한 신호 인버터(INV2)의 출력 논리″로우″가 입력된다.
따라서 낸드 게이트(NAN1)의 출력은 제6도(e)와 같은 파형으로서 래치회로( 13)의 아트 인에이블단자(OE)에 입력되어 래치되었던 병렬 데이터는 제6도(f)와 같은 파형과 같이 출력되어 제3, 4메모리(ME3)(ME4)에 입력된다.
한편 로드 제어회로(8)는 제6도(b)와 같은 인버팅된 프레임 동기비트(FSX)를 입력하여 클럭단자(CK)로 입력되는 송신 제어펄스 Tx 2.048MHZ로 래치하여 제6도 (i)와 같이 인버팅된 프레임 동기비트(FSX)를 지연 출력하여 제3카운터(9)의 로드단자로 입력시킨다.
따라서 제3카운터(9)는 제6도(j)와 같은 송신 클럭펄스 Tx 128KHZ가 클럭단자(CK)로 입력하면 초기의 출력상태는 제6도(k)와 같이 초기의 출력은 모두 ″하이″상태로 출력하며 입력되는 클럭펄스를 카운트하여 제3멀티풀렉서(MUX3)의 단자(I1a-I1d)에 입력된다. 또 한편 제3멀티풀렉서(MUX3)의 입력단자(I0a-I0d)에는 단자(101)로 입력되는 송신정보 제어신호 TCMDø-3가 입력되며 제4멀티풀렉서(MU X4)의 입력단자(I0a-I0d)에는 단자(102)로 입력되는 송신정보 제어신호 TOMP4와 제2카운터(12)에서 출력되는 리풀케리 신호를 인버팅하여 제6도 (e)에 같은 인버터( INV3)의 출력신호를 각각 입력한다. 이때 제3, 4멀티풀렉서 (ME3)(ME4) 및 제3, 4메모리(ME3)(ME4)에 송신 제어펄스 Tx 2.048MHZ 가 제6도(아)와 같이 로우의 신호를 ″입력″될 때 제3멀티풀렉서(MUX3)출력은 제6도(k)의 (m)와 같이 제3카운 터(9)의 출력신호가 선택되어(선택된 번지는 ″0″번지) 제3, 4메모리(ME3 )(ME4)의 어드레스신호로서 입력되어 제4멀티풀렉서(MUX4)의 출력은 제6도(f)와 같은 신호를 제3, 4메모리(ME3)(ME4)의 칩 실렉터 신호로 입력된다.
이때 제3멀티풀렉서(MUX3)에서 출력되는 제3카운터(9)의 첫 어드레스신호가 모두 ″하이″로 설정되어 출력되도록 하였는데 이것은 제5도에서 도시된 바와 같이 송신과 수신 정합회로(7)의 래치회로(13)의 클럭이 클럭킹(Clocing)되어 출력되는 데이터는 바로 전에 코덱 및 합성회로(5)에서 출력된 데이터가 되기 때문이다.
따라서 전술한 래치회로(13)에서 출력되는 병렬 음성데이터는 제6도(m)의 (p)같이 한 타임 슬룻에 한번 출력되는 라이트(Write)신호에 의해서 제3, 4메모리(M E3)(ME4)에 라이트되며 라이트신호는 제6도(a)와 같이 1프레임안에 16번 만이 발생한다. 즉 1타임슬롯에 한번 발생한다.
또한 송신 제어펄스 Tx 2.048MHZ가 논리″0″에서 ″1″로 되면 제3,4멀티풀렉서(MUX3)(MUX4)의 출력신호는 송신 정보 제어신호 TOMDø-3 및 TOMD4가 각각 선택되어 지며 제3, 4멀티풀렉서(ME3)(ME4)의 어드레스 신호 및 칩실렉터신호로 입력되어 진다. 이때 TOMDø-3의 입력신호를 øøøø로 하면 제3메모리(ME3)와 제4메모리(ME4)는 0번지가 선택되며 TCMD4의 신호가 ″0″일 때 제6도(m)( RD)와 같이 리이드(Read)되어 제2버퍼(BUF2)를 통해 출력된다.
따라서 상기 리이드(Read)신호는 매타임슬롯당 16번 발생하여 1프레임 동안 256번 발생한다.
따라서 상술한 바와 같이 본 고안은 타임스위치의 회로를 수 Mbps의 전송로를 병렬구성하여 전송하더라도 송신과 수신간의 클럭지연없이 전송할 수 있는 동시에 수신정보 제어신호를 수신정보 메모리의 어드레스와 칩실렉신호를 발하여 원하는 타임슬롯에 데이터를 라이트하며 송신정보 제어신호로 송신정보 메모리의 어드레스와 칩 실렉터신호를 발하여 원하는 타임슬롯에 기억된 데이터를 리이드할 수 있어 3자회의를 3그룹, 7자회의를 1그룹을 할수 있는 디지탈 컨퍼런스회로로 사용할 수 있다.

Claims (2)

  1. 버스식으로 구성하여 전송하는 타임스위치에 있어서, 클럭단자로 입력되는 수신 클럭펄스를 카운트하여 주기적인 어드레스신호를 출력하는 제1카운터(1)와, 상기 제1카운터(1)에서 출력되는 신호와 입력되는 수신정보 제어신호를 입력하여 각각의 어드레스의 신호와 칩 실렉터신호를 출력하는 수신정보 어드레스 선택 및 제어회로(2)와, 상기 수신정보 어드레스 선택 및 제어회로(2)에서 출력되는 신호에 따라 병렬 음성 데이터신호를 엑세스하는 수신정보 메모리(3)와, 상기 수신정보 메모리(3)에서 출력되는 병렬 음성 데이터를 직렬 데이터로 변환 출력하는 병/직렬 변환회로(4)와, 상기 병/직렬 변환회로(4)에서 입력되는 직렬 데이터를 아나로그 신호로 변환하여 데이터를 처리하며 직렬 데이터로 출력하는 코덱 및 합성회로(5)와, 상기 코덱 및 합성회로(5)에서 출력되는 직렬 데이터를 병렬 데이터로 변환시켜 출력하는 직/병렬 변환회로(6)와 상기 직/병렬 변환회로(6)에서 출력되는 병렬 데이터를 송신 클럭 펄스에 정합하여 출력하는 송신과 수신정합 및 제어회로(7)와, 인버팅된 프레임 동기비트를 지연 출력하는 로드제어회로(8)와, 상기 로드제어회로(8)에서 출력되는 로드신호와 클럭단자로 입력되는 송신 클럭펄스를 카운트하여 주기적인 어드레스 신호를 출력하는 제3카운터(9)와, 상기 제3카운터(9)에서 출력되는 카운트신호와 송신 정보제어신호를 입력하여 어드레스 신호및 칩 실렉터신호를 출력하는 송신정보 어드레스 선택 및 제어회로(10)와, 상기 송신정보 어드레스 선택 및 제어회로(7)에서 출력되는 신호를 엑세스하는 송신정보 메모리(11)로 구성됨을 특징으로 하는 컨퍼런스회로의 송신과 수신간의 클럭지연에 따른 데이터 정합회로.
  2. 제1항에 있어서, 송신과 수신정합 및 제어회로(7)가 직/병렬 변환회로(6)에서 출력되는 병렬 음성데이터를 수신 클럭펄스에 의해 래치되는 래치회로(13)와, 송신 제어펄스를 입력하여 카운트하는 제2카운터(12)와, 송신 제어펄스를 반전하여 출력하는 인버터(INV2)와, 상기 제2카운터(12)에서 출력되는 리풀케리신호와 인버터(INV2)의 출력신호를 입력하여 출력하는 낸드 게이트(NAN1)로 구성되는 것을 특징으로 하는 회로.
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