KR20180031472A - 지연 제어 시스템 - Google Patents
지연 제어 시스템 Download PDFInfo
- Publication number
- KR20180031472A KR20180031472A KR1020160120154A KR20160120154A KR20180031472A KR 20180031472 A KR20180031472 A KR 20180031472A KR 1020160120154 A KR1020160120154 A KR 1020160120154A KR 20160120154 A KR20160120154 A KR 20160120154A KR 20180031472 A KR20180031472 A KR 20180031472A
- Authority
- KR
- South Korea
- Prior art keywords
- delay
- control system
- delay control
- present
- cell
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
Abstract
본 발명은 지연 제어 시스템에 관한 것이다. 본 발명에 따른 지연 제어 시스템은 바이어스 전압을 조절가능한 지연 셀을 갖는 지연 제어 시스템으로서, 지연 셀에 입력되는 입력값과 지연 설정값을 이용하여 예상 지연 신호를 생성하고, 지연 셀의 출력값을 예상 지연 신호와 비교한 후, 양자 차이를 출력하는 오프셋 검출기를 포함하는 것을 특징으로 한다.
본 발명에 따른 지연 제어 시스템은 PVT(Process Voltage Temperature) 변수의 변화에도 항상 일정한 지연 시간을 갖도록 보상하여 안정된 회로 특성을 보여주는 효과가 있다.
본 발명에 따른 지연 제어 시스템은 PVT(Process Voltage Temperature) 변수의 변화에도 항상 일정한 지연 시간을 갖도록 보상하여 안정된 회로 특성을 보여주는 효과가 있다.
Description
본 발명은 지연 제어 시스템에 관한 것으로서, 보다 구체적으로는 PVT(Process Voltage Temperature) 변화에 의해 실제 발생하는 지연 시간을 검출하고, 이를 설정지연시간과 비교한 후, PVT(Process Voltage Temperature) 변화에도 바이어스 전압을 이용하여 제어하여 일정한 지연시간을 만족하도록 하는 지연제어회로에 관한 것이다.
고속 인터페이스(high-speed interface)는 하나의 채널(channel)을 통해 고속의 데이터를 전송하는 방법이다.
일반적으로, DTV나 LCD 등의 패널에서 RGB 그래픽 데이터를 전송하거나, 타이밍 컨트롤러(timing controller)(일명, TCON) 칩에서 대용량의 영상 데이터를 메모리나 컨트롤러(controller)에 전송하는 경우 고속 인터페이스를 이용할 수 있다.
도 1은 온도에 따라 지연시간이 달라지는 종래 지연 회로를 설명하는 블록도이다. 입력단자에서 인가되는 데이터 신호는 온도가 낮은 때에 비해서 온도가 높을 때에는 'Δd'만큼 늦게 출력됨을 알 수 있다. 이와 같이 PVT 변수에 따라 지연시간이 달라지면 고속 인터페이스에서 오동작이 발생되는 등 심각한 문제가 될 수 있다.
이와 같은 고속 인터페이스는 지연 제어 시스템을 채용하는데, 지연 제어 시스템의 딜레이 체인은 PVT 변화에 민감하게 반응하므로, PVT 변동에도 둔감하여 일정 지연 시간을 유지하도록 컨트롤하는 것이 고속 인터페이스를 컨트롤하는 중요한 요소가 될 수 있다.
본 발명은 고속 인터페이스에서 PVT(Process Voltage Temperature) 변수의 영향을 회로 레벨에서 검출하여, 오프셋(offset)을 보상하여 항상 일정한 지연 시간으로 출력되도록 제어하는 지연 제어 시스템을 제공하는 것을 목적으로 한다.
본 발명의 상기 목적은 바이어스 전압을 조절가능한 지연 셀을 갖는 지연 제어 시스템으로서, 지연 셀에 입력되는 입력값과 지연 설정값을 이용하여 예상 지연 신호를 생성하고, 지연 셀의 출력값을 예상 지연 신호와 비교한 후, 양자 차이를 출력하는 오프셋 검출기를 포함하는 지연 제어 시스템에 의해서 달성가능하다.
본 발명에 따른 지연 제어 시스템은 PVT(Process Voltage Temperature) 변수의 변화에도 항상 일정한 지연 시간을 갖도록 보상하여 안정된 회로 특성을 보여주는 효과가 있다.
도 1은 온도에 따라 지연시간이 달라지는 종래 지연 회로를 설명하는 블록도.
도 2는 본 발명에 따른 일 실시예의 지연제어시스템 구성도.
도 3은 본 발명에 따른 일 실시예의 지연 바이어스 생성기.
도 4는 본 발명에 따른 지연 셀의 일 실시예.
도 2는 본 발명에 따른 일 실시예의 지연제어시스템 구성도.
도 3은 본 발명에 따른 일 실시예의 지연 바이어스 생성기.
도 4는 본 발명에 따른 지연 셀의 일 실시예.
본 발명에서 사용하는 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 본 명세서에서, "~ 상에 또는 ~ 상부에" 라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것은 아니다. 또한, 영역, 판 등의 부분이 다른 부분 "상에 또는 상부에" 있다고 할 때, 이는 다른 부분 "바로 상에 또는 상부에" 접촉하여 있거나 간격을 두고 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
또한, 본 명세서에서, 일 구성요소가 다른 구성요소와 "연결된다" 거나 "접속된다" 등으로 언급된 때에는, 상기 일 구성요소가 상기 다른 구성요소와 직접 연결되거나 또는 직접 접속될 수도 있지만, 특별히 반대되는 기재가 존재하지 않는 이상, 중간에 또 다른 구성요소를 매개하여 연결되거나 또는 접속될 수도 있다고 이해되어야 할 것이다.
또한, 본 명세서에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
이하에서는, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예, 장점 및 특징에 대하여 상세히 설명하도록 한다.
도 2는 본 발명에 따른 일 실시예의 지연제어시스템 구성도이다. 본 발명에 따른 지연제어시스템은 지연 셀, 오프셋 검출기, 설정값 변환부 및 지연 바이어스 생성기로 구성된다.
오프셋 검출기는 입력값, 지연 설정값 및 지연 셀의 출력값을 입력으로 하여 입력값과 출력값을 이용하여 지연 셀에서 발생하는 실제 지연 시간을 검출하고, 실제 지연 시간을 지연 설정값과 비교한 후 양자의 차이값을 이진 비트로 출력하는 회로이다. 구체적으로는 입력값과 지연 설정값을 이용하여 예상 지연 신호를 생성하고(제1단계), 지연 셀로부터 출력되는 출력값을 예상 지연 신호와 비교한 후(제2단계), 양자의 차이를 출력한다(제3단계).
표 1은 예상 지연 신호보다 실제 출력값이 더 빨리 생성되는 경우의 오프셋 검출기의 출력을 나타내며, 표 2는 예상 지연 신호보다 실제 출력값이 더 느리게 생성되는 경우의 오프셋 검출기의 출력을 나타낸다.
검출 결과 | 출력 | |
+/- | 오프셋 검출기 출력 | |
1 CLK FAST | 1 | 0001 |
2 CLK FAST | 1 | 0010 |
... |
검출 결과 | 출력 | |
+/- | 오프셋 검출기 출력 | |
1 CLK SLOW | 0 | 0001 |
2 CLK SLOW | 0 | 0010 |
... |
설정값 변환부는 오프셋 검출기의 출력값을 이용하여 지연설정값을 보정하여 출력하는 회로부이다. 설정값 변환부의 기능을 수식으로 나타내면 수학식 1과 같이 나타낼 수 있다.
지연 바이어스 생성기는 설정값 변환부의 출력에 따라 지연 셀의 바이어스 변화량을 출력하는 회로부로서, 컨벤션(convention)된 지연 설정값으로 바이어스 변화량을 출력하는 회로이다. 도 3은 본 발명에 따른 일 실시예의 지연 바이어스 생성기이다. 컨벤션된 지연 설정값을 입력으로 사용하는 트랜지스터 1개당 전류가 I라고 가정한다. 지연 설정값에 딸 PBIAS/NBIAS의 레벨을 조절하고, 트랜지스터의 온/오프의 상테에 딸 바이어스 전류가 변하는 구조를 갖는다. I가 증가하면 지연 셀의 스피드가 증가하는 비례 관계를 형성한다.
지연 셀은 기본적으로 스타브된(starved) 인버터와 버퍼링 및 위상을 일치시키기 위한 인버터로 구성된다. 도 4는 본 발명에 따른 지연 셀의 일 실시예이다. 트랜지스터의 바이어스 전압(PBIAS, NBIAS)을 증가시키면 이에 비례하여 지연 속도가 증가하게 된다.
상기에서 본 발명의 바람직한 실시예가 특정 용어들을 사용하여 설명 및 도시되었지만 그러한 용어는 오로지 본 발명을 명확히 설명하기 위한 것일 뿐이며, 본 발명의 실시예 및 기술된 용어는 다음의 청구범위의 기술적 사상 및 범위로부터 이탈되지 않고서 여러 가지 변경 및 변화가 가해질 수 있는 것은 자명한 일이다. 이와 같이 변형된 실시예들은 본 발명의 사상 및 범위로부터 개별적으로 이해되어져서는 안되며, 본 발명의 청구범위 안에 속한다고 해야 할 것이다.
Claims (1)
- 바이어스 전압을 조절가능한 지연 셀을 갖는 지연 제어 시스템으로서,
상기 지연 셀에 입력되는 입력값과 지연 설정값을 이용하여 예상 지연 신호를 생성하고, 상기 지연 셀의 출력값을 상기 예상 지연 신호와 비교한 후, 양자 차이를 출력하는 오프셋 검출기를 포함하는 지연 제어 시스템.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020160120154A KR20180031472A (ko) | 2016-09-20 | 2016-09-20 | 지연 제어 시스템 |
KR1020230082028A KR20230098764A (ko) | 2016-09-20 | 2023-06-26 | 지연 제어 시스템 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020160120154A KR20180031472A (ko) | 2016-09-20 | 2016-09-20 | 지연 제어 시스템 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020230082028A Division KR20230098764A (ko) | 2016-09-20 | 2023-06-26 | 지연 제어 시스템 |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20180031472A true KR20180031472A (ko) | 2018-03-28 |
Family
ID=61901785
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020160120154A KR20180031472A (ko) | 2016-09-20 | 2016-09-20 | 지연 제어 시스템 |
KR1020230082028A KR20230098764A (ko) | 2016-09-20 | 2023-06-26 | 지연 제어 시스템 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020230082028A KR20230098764A (ko) | 2016-09-20 | 2023-06-26 | 지연 제어 시스템 |
Country Status (1)
Country | Link |
---|---|
KR (2) | KR20180031472A (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111798893A (zh) * | 2019-04-02 | 2020-10-20 | 爱思开海力士有限公司 | 延迟控制电路及具有该延迟控制电路的存储器装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR890001203B1 (ko) | 1986-03-18 | 1989-04-27 | 삼성전자 주식회사 | 송신과 수신간의 클럭지연에 따른 데이터 정합회로 |
US5376848A (en) | 1993-04-05 | 1994-12-27 | Motorola, Inc. | Delay matching circuit |
KR20100076746A (ko) | 2008-12-26 | 2010-07-06 | 주식회사 하이닉스반도체 | 반도체 장치의 지연회로 |
KR20160009429A (ko) | 2014-07-16 | 2016-01-26 | 삼성전자주식회사 | Pvt 변동에 둔감한 딜레이 컨트롤 시스템 및 그 제어 방법 |
-
2016
- 2016-09-20 KR KR1020160120154A patent/KR20180031472A/ko active Application Filing
-
2023
- 2023-06-26 KR KR1020230082028A patent/KR20230098764A/ko active Application Filing
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111798893A (zh) * | 2019-04-02 | 2020-10-20 | 爱思开海力士有限公司 | 延迟控制电路及具有该延迟控制电路的存储器装置 |
CN111798893B (zh) * | 2019-04-02 | 2024-01-05 | 爱思开海力士有限公司 | 延迟控制电路及具有该延迟控制电路的存储器装置 |
Also Published As
Publication number | Publication date |
---|---|
KR20230098764A (ko) | 2023-07-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8446196B2 (en) | Input interface circuit | |
US20180278447A1 (en) | Apparatuses and methods for adding offset delays to signal lines of multi-level communication architectures | |
US7463075B2 (en) | Method and delay circuit with accurately controlled duty cycle | |
US7477083B2 (en) | DLL circuit feeding back ZQ calibration result, and semiconductor device incorporating the same | |
US9202542B2 (en) | Power supply induced signal jitter compensation | |
KR102415198B1 (ko) | 스큐 보상 회로 및 이를 포함하는 반도체 장치 | |
KR101027679B1 (ko) | Dll 회로 | |
KR102432873B1 (ko) | 리시버 회로 및 이를 이용하는 시스템 | |
US7135896B2 (en) | Output buffer circuit and semiconductor integrated circuit | |
US6693473B2 (en) | Delay lock loop having a variable voltage regulator | |
US20140002156A1 (en) | Duty cycle correction within an integrated circuit | |
US20040191976A1 (en) | Adjusting the strength of output buffers | |
KR20230098764A (ko) | 지연 제어 시스템 | |
JP2009289248A (ja) | Cmos遅延の変動を低減する方法 | |
US20120256655A1 (en) | Integrated circuit | |
US7088172B1 (en) | Configurable voltage bias circuit for controlling buffer delays | |
US7697370B2 (en) | Semiconductor memory device using modulation clock signal and method for operating the same | |
US7102402B2 (en) | Circuit to manage and lower clock inaccuracies of integrated circuits | |
KR20130072789A (ko) | 신호 증폭 회로 | |
CN111656204A (zh) | 接收器的自适应式电压缩放 | |
KR100863021B1 (ko) | 입력 회로 | |
KR20140032590A (ko) | 지연 시간을 조절하는 지연 시간 조절회로 및 그것의 조절 방법 | |
KR20060135234A (ko) | 디엘엘 장치 | |
US20190280683A1 (en) | Static compensation of an active clock edge shift for a duty cycle correction circuit | |
KR100885486B1 (ko) | 반도체 메모리 장치 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E601 | Decision to refuse application | ||
A107 | Divisional application of patent |