CN111798893A - 延迟控制电路及具有该延迟控制电路的存储器装置 - Google Patents

延迟控制电路及具有该延迟控制电路的存储器装置 Download PDF

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Abstract

延迟控制电路及具有该延迟控制电路的存储器装置。一种可以被包括在存储器装置中的延迟控制电路包括：延迟信号发生器，其被配置为通过响应于延迟控制信号而延迟输入信号来生成输出信号；以及延迟信息生成器，其被配置为生成指示输入信号与输出信号之间的输出延迟的延迟信息。该延迟控制电路还包括延迟控制信号发生器，该延迟控制信号发生器被配置为基于指示输入信号和输出信号之间的目标延迟的目标延迟信息与基于延迟信息之间的比较结果，来生成用于控制输出延迟的延迟控制信号，并且响应于延迟控制信号而将输出延迟固定为目标延迟。

Description

延迟控制电路及具有该延迟控制电路的存储器装置
技术领域
本公开的各个实施方式总体上涉及一种电子装置，并且更具体地，涉及一种延迟控制电路及具有该延迟控制电路的存储器装置。
背景技术
储存装置是在诸如计算机或智能电话之类的主机装置的控制下存储数据的装置。储存装置可以包括存储数据的存储器装置和控制存储器装置的存储器控制器。这样的存储器装置被分类为易失性存储器装置或非易失性存储器装置。
易失性存储器装置是仅在供电时才存储数据并且在供电中断时所存储的数据丢失的存储器装置。易失性存储器装置的示例包括静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。
非易失性存储器装置即使在供电中断时仍保持数据。非易失性存储器装置的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)和闪存。
发明内容
本公开的各种实施方式涉及具有改进的延迟控制功能的延迟控制电路。在许多实施方式中，延迟控制电路被包括在存储器装置中。
本公开的一个实施方式提供了一种延迟控制电路。该延迟控制电路可以包括：延迟信号发生器，该延迟信号发生器被配置为通过响应于延迟控制信号而延迟输入信号来生成输出信号；以及延迟信息生成器，该延迟信息生成器被配置为生成指示所述输入信号与所述输出信号之间的输出延迟的延迟信息。该延迟控制电路还可以包括：延迟控制信号发生器，该延迟控制信号发生器被配置为基于指示所述输入信号和所述输出信号之间的目标延迟的目标延迟信息与基于所述延迟信息之间的比较结果：生成用于控制所述输出延迟的所述延迟控制信号；以及响应于所述延迟控制信号而将所述输出延迟固定为所述目标延迟。
本公开的一个实施方式提供了一种存储器装置。该存储器装置可以包括：存储器单元阵列，该存储器单元阵列包括被配置为存储数据的多个存储器单元；以及外围电路，该外围电路被配置为对所述存储器单元执行读取操作以读取所存储的数据。该存储器装置还可以包括：数据输入/输出电路，该数据输入/输出电路被配置为响应于内部时钟而输出所述数据，其中，所述数据输入/输出电路包括延迟控制电路。该延迟控制电路可以被配置为：通过延迟在所述读取操作期间输入到所述延迟控制电路的外部时钟来生成内部时钟；以及通过控制所述外部时钟和所述内部时钟之间的输出延迟，将所述输出延迟固定为目标延迟。
本公开的一个实施方式提供了由延迟控制电路执行的在不使用基准时钟信号的情况下固定输出时钟信号与输入时钟信号之间的延迟的方法。该方法包括以下步骤：接收输入时钟信号，其中，在延迟控制电路被供电的同时，不连续地向延迟控制电路提供输入时钟信号；以及通过基于延迟控制信号延迟输入时钟信号来生成输出时钟信号。该方法还包括从输出时钟信号和输入时钟信号生成延迟信息，该延迟信息指示输出时钟信号和输入时钟信号之间的延迟。该方法还包括从在第一时间的延迟信息确定目标延迟信息，以及从在第一时间之后的延迟信息确定当前延迟信息。该方法附加包括基于当前延迟信息与目标延迟信息的比较来生成延迟控制信号。
附图说明
图1是例示了根据本公开的一个实施方式的储存装置的图。
图2是例示了图1的存储器装置的结构的图。
图3是例示了根据第一实施方式的延迟控制电路的图。
图4是用于说明图3的延迟控制电路的操作的定时图。
图5是例示了根据一个实施方式的时钟分配电路的图。
图6是用于说明图5的时钟分配电路的操作的定时图。
图7是例示了根据第二实施方式的延迟控制电路的图。
图8是例示了图7的延迟控制电路的详细配置的图。
图9A是例示了图8的延迟信息生成器的一个实施方式的图。
图9B是例示了图8的延迟信息生成器的一个实施方式的图。
图10A是例示了图8的延迟码生成器的一个实施方式的图。
图10B是例示了图8的延迟码生成器的一个实施方式的图。
图11是用于说明分频外部时钟和分频内部时钟的图。
图12是用于说明图8的延迟控制电路的操作的第一定时图。
图13是用于说明图8的延迟控制电路的操作的第二定时图。
具体实施方式
在本说明书或申请文件中引入的本公开的实施方式中的特定结构或功能描述用于描述本公开的实施方式。该描述不应被解释为限于说明书或申请文件中所描述的实施方式。
基于实施方式详细描述了本公开。然而，本公开可以以许多不同的形式来实现，并且不应该被解释为仅限于本文所阐述的实施方式，而应当被解释为覆盖落入本公开的构思和技术范围内的变型、等同物或替代。然而，这并非旨在将本公开限制为特定模式的实践，而是应当理解，未脱离本公开的精神和技术范围的所有改变、等同物和替代都被涵盖在本公开中。
将理解的是，尽管在本文中可以使用术语“第一”和/或“第二”来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。例如，在不脱离本公开的教导的情况下，下面讨论的第一元件能够称为第二元件。类似地，第二元件也能够称为第一元件。
将理解，当一个元件被称为“联接”或“连接”到另一元件时，它能够直接联接或连接到另一元件，或者在它们之间可以存在中间元件。相反，应该理解，当一个元件被称为“直接联接”或“直接连接”到另一元件时，则不存在中间元件。诸如“在…之间”、“直接在…之间”、“与…相邻”或“直接与…相邻”之类的解释元件之间关系的其它表述应该以相同的方式解释。
本文中使用的术语是出于描述特定实施方式的目的，并非旨在进行限制。在本公开中，除非上下文另外明确指出，否则单数形式也旨在包括复数形式。将进一步理解，当在本说明书中使用术语“包括”、“包含”、“具有”等时，其指示所提及特征、整数、步骤、操作、元件、组件和/或它们的组合的存在，但不排除存在或增加一个或更多个其它特征、整数、步骤、操作、元件、组件和/或它们的组合。
除非另有定义，否则本文所使用的包括技术术语和科学术语在内的所有术语具有与本公开所属领域的普通技术人员通常所理解的含义相同的含义。将进一步理解，除非在本文中明确地定义，否则本文中所使用的术语应被解释为具有与在本说明书和相关领域的上下文中的含义一致的含义，并且将不会以理想化或过于形式的意义来解释。
为了避免使本公开的主题模糊，将省略本领域技术人员公知的功能和结构的详细描述。这旨在省略不必要的描述，以使本公开的主题清晰。
现在，在下文中参照例示了本公开的实施方式的附图更充分地描述本公开的各种实施方式，使得本领域的普通技术人员能够容易地实现本公开的技术思想。
图1是例示了根据本公开的一个实施方式的储存装置50的图。
参照图1，储存装置50可以包括存储器装置100和控制存储器装置100的操作的存储器控制器200。储存装置50可以在诸如移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视机(TV)、平板PC或车载信息娱乐系统之类的主机300的控制下存储数据。
依据作为与主机300的通信方案的主机接口，储存装置50可以被制造为各种类型的储存装置中的任何一种。例如，储存装置50可以被实现为如下各种类型储存装置中的任何一种：例如，固态驱动器(SSD)；诸如MMC、嵌入式MMC(eMMC)、缩小尺寸的MMC(RS-MMC)或微型MMC之类的多媒体卡；诸如SD、迷你SD或微型SD之类的安全数字卡；通用存储总线(USB)储存装置；通用闪存(UFS)装置；个人计算机存储卡国际协会(PCMCIA)卡型储存装置；外围组件互连(PCI)卡型储存装置；PCI快速(PCI-E)卡型储存装置；小型闪存(CF)卡；智能媒体卡；和记忆棒。
可以以各种类型封装形式中的任何一种来制造储存装置50。例如，储存装置50可以被制造为封装体叠层(POP)、系统级封装(SIP)、芯片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级封装(WFP)和晶圆级堆栈封装(WSP)。
存储器装置100可以存储数据。存储器装置100响应于存储器控制器200的控制而操作。存储器装置100可以包括存储器单元阵列，该存储器单元阵列包括存储数据的多个存储器单元。
每个存储器单元可以实现为能够存储单个数据比特的单级单元(SLC)、能够存储两个数据比特的多级单元(MLC)、能够存储三个数据比特的三级单元(TLC)或者能够存储四个数据比特的四级单元(QLC)。
存储器单元阵列可以包括多个存储器块。每个存储器块可以包括多个存储器单元。单个存储器块可以包括多个页。在实施方式中，每个页可以是在存储器装置100中存储数据的单位或者是读取存储器装置100中所存储的数据的单位。存储器块可以是擦除数据的单位。
在不同的实施方式中，存储器装置100可以采用许多替代形式，诸如双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率第四代(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功耗DDR(LPDDR)SDRAM、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存装置、电阻RAM(RRAM)、相变存储器(PRAM)、磁阻RAM(MRAM)、铁电RAM(FRAM)或自旋转移矩RAM(STT-RAM)。在本公开中，为了便于描述，在存储器装置100是NAND闪存的假设下进行描述。
存储器装置100可以从存储器控制器200接收命令和地址，并且可以访问由该地址所选择的存储器单元阵列的区域。也就是说，存储器装置100可以对由地址所选择的区域执行与命令相对应的操作。例如，存储器装置100可以执行写入操作(即，编程操作)、读取操作和擦除操作。在编程操作期间，存储器装置100可以将数据编程到由地址所选择的区域。在读取操作期间，存储器装置100可以从由地址所选择的区域读取数据。在擦除操作期间，存储器装置100可以擦除由地址所选择的区域中所存储的数据。
存储器控制器200控制储存装置50的整体操作。
当电力施加到储存装置50时，存储器控制器200可以运行固件(FW)。当存储器装置100是闪存装置时，存储器控制器200可以运行用于控制主机300与存储器装置100之间的通信的诸如闪存转换层(FTL)之类的固件。
在实施方式中，存储器控制器200可以从主机300接收数据和逻辑块地址(LBA)，并且可以将逻辑块地址(LBA)转换为物理块地址(PBA)，该物理块地址(PBA)指示包括在存储器装置100中的并且要在其中存储数据的存储器单元的地址。
存储器控制器200可以响应于从主机300接收到的请求而控制存储器装置100，使得执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可以向存储器装置100提供编程命令、物理块地址(PBA)和数据。在读取操作期间，存储器控制器200可以向存储器装置100提供读取命令和物理块地址(PBA)。在擦除操作期间，存储器控制器200可以向存储器装置100提供擦除命令和物理块地址(PBA)。
在实施方式中，存储器控制器200可以自主生成编程命令、地址和数据而不管是否接收到来自主机300的请求，并且可以将编程命令、地址和数据发送给存储器装置100。例如，存储器控制器200可以向存储器装置100提供命令、地址和数据，以执行诸如用于损耗均衡的编程操作和用于垃圾回收的编程操作之类的后台操作。
在实施方式中，存储器控制器200可以控制两个或更多个存储器装置。在这种情况下，存储器控制器200可以使用交织方案来控制两个或更多个存储器装置以提高操作性能。交织方案可以是两个或更多个存储器装置的操作时段彼此交叠的操作方式。
主机300可以使用如下各种通信方法中的至少一种与储存装置50通信：诸如通用串行总线(USB)、串行AT附件(SATA)、串行连接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、PCI-快速(PCIe)、非易失性存储器标准(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、经寄存的DIMM(RDIMM)和低负载DIMM(LRDIMM)通信方法。
图2是例示了图1的存储器装置100的结构的图。
存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。
存储器单元阵列110包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz通过行线RL联接到地址解码器121。存储器块BLK1至BLKz通过位线BL1至BLm联接到读写电路123。存储器块BLK1至BLKz中的每一个包括多个存储器单元。在实施方式中，多个存储器单元是非易失性存储器单元。在多个存储器单元中，联接到相同字线的存储器单元被定义为单个物理页。也就是说，存储器单元阵列110由多个物理页组成。根据本公开的实施方式，存储器单元阵列110中所包括的多个存储器块BLK1至BLKz中的每一个可以包括多个虚设单元。一个或更多个虚拟单元可以串联联接在漏极选择晶体管与存储器单元之间以及源极选择晶体管与存储器单元之间。
存储器装置100的每个存储器单元可以实现为能够存储单个数据比特的单级单元(SLC)、能够存储两个数据比特的多级单元(MLC)、能够存储三个数据比特的三级单元(TLC)、或者能够存储四个数据比特的四级单元(QLC)。
外围电路120可以包括地址解码器121、电压发生器122、读写电路123、数据输入/输出电路124和感测电路125。
外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110，从而执行编程操作、读取操作和擦除操作。
地址解码器121通过行线RL联接到存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和公共源极线。根据本公开的实施方式，字线可以包括正常字线和虚设字线。根据本公开的实施方式，行线RL可以还包括管道选择线。
在实施方式中，行线RL可以是局部线组中所包括的局部线。局部线组可以对应于单个存储器块。局部线组可以包括漏极选择线、局部字线和源极选择线。
地址解码器121可以在控制逻辑130的控制下进行操作。地址解码器121从控制逻辑130接收地址ADDR。
地址解码器121可以对接收到的地址ADDR当中的块地址进行解码。地址解码器121响应于已解码的块地址而从存储器块BLK1至BLKz当中选择至少一个存储器块。地址解码器121被配置为对接收到的地址ADDR当中的行地址RADD进行解码。地址解码器121可以通过响应于已解码的行地址RADD而将从电压发生器122提供的电压施加到至少一条字线WL，来选择被选存储器块的至少一条字线。
在编程操作期间，地址解码器121可以将编程电压施加到被选字线，并且将电平比编程电压的电平低的通过电压施加到未选字线。在编程验证操作期间，地址解码器121可以将验证电压施加到被选字线，并且将电平比验证电压的电平高的验证通过电压施加到未选字线。
在读取操作期间，地址解码器121可以将读取电压施加到被选字线，并且将电平比读取电压的电平高的读取通过电压施加到未选字线。
根据本公开的实施方式，可以以存储器块为基础执行存储器装置100的擦除操作。在擦除操作期间，输入到存储器装置100的地址ADDR包括块地址。地址解码器121可以对块地址进行解码并响应于已解码的块地址而选择单个存储器块。在擦除操作期间，地址解码器121可以将接地电压施加到与被选存储器块联接的字线。
根据本公开的实施方式，地址解码器121可以对接收到的地址ADDR当中的列地址进行解码。已解码的列地址可以被传送到读写电路123。在实施方式中，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器之类的组件。
电压发生器122可以使用提供给存储器装置100的外部电源电压来生成多个操作电压Vop。电压发生器122可以在控制逻辑130的控制下操作。
在实施方式中，电压发生器122可以通过调节外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压用作存储器装置100的操作电压。
在实施方式中，电压发生器122可以使用外部电源电压或内部电源电压来生成多个操作电压Vop。电压发生器122可以生成存储器装置100所需的各种电压。例如，电压发生器122可以生成多个擦除电压、多个编程电压、多个通过电压、多个选择读取电压以及多个未选择读取电压。
电压发生器122可以包括用于接收内部电源电压以便生成具有各种电压电平的多个操作电压Vop的多个泵浦电容器，并且可以通过在控制逻辑130的控制下选择性地使能多个泵浦电容器来生成多个操作电压Vop。
所生成的操作电压Vop可以通过地址解码器121提供给存储器单元阵列110。
读写电路123包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm分别通过第一位线BL1至第m位线BLm联接到存储器单元阵列110。第一页缓冲器PB1至第m页缓冲器PBm在控制逻辑130的控制下操作。
第一页缓冲器PB1至第m页缓冲器PBm执行与数据输入/输出电路124的数据通信。在编程操作期间，第一页缓冲器PB1至第m页缓冲器PBm通过数据输入/输出电路124和数据线DL接收要存储的数据DATA。
在编程操作期间，第一页缓冲器PB1至第m页缓冲器PBm可以在编程脉冲被施加到被选字线时，通过位线BL1至BLm将经由数据输入/输出电路124接收到的要存储的数据DATA传送到被选存储器单元。基于接收到的数据DATA，对被选页中的存储器单元进行编程。与施加有编程许可电压(例如，接地电压)的位线联接的存储器单元可以具有增加的阈值电压。与施加有编程禁止电压(例如，电源电压)的位线联接的存储器单元的阈值电压可以被保持。在编程验证操作期间，第一页缓冲器PB1至第m页缓冲器PBm通过位线BL1至BLm从被选存储器单元读取被选存储器单元中所存储的数据DATA。
在读取操作期间，读写电路123可以通过位线BL从被选页中的存储器单元读取数据DATA，并且可以将所读取的数据DATA存储在第一页缓冲器PB1至第m页缓冲器PBm中。
在擦除操作期间，读写电路123可以使位线BL浮置。在实施方式中，读写电路123可以包括列选择电路。
数据输入/输出电路124通过数据线DL联接到第一页缓冲器PB1至第m页缓冲器PBm。数据输入/输出电路124响应于控制逻辑130的控制而操作。
数据输入/输出电路124可以包括接收输入数据DATA的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124从外部控制器(未示出)接收要存储的数据DATA。在读取操作期间，数据输入/输出电路124将从读写电路123中所包括的第一页缓冲器PB1至第m页缓冲器PBm接收的数据DATA输出至外部控制器。
在实施方式中，数据输入/输出电路124可以基于在读取操作期间从外部控制器接收的外部时钟RE_CK来生成内部时钟DQS。在读取操作期间，数据输入/输出电路124可以响应于内部时钟DQS而将多个输入/输出缓冲器中所存储的数据输出到外部控制器。外部时钟和内部时钟在本文中也分别称为输入时钟信号和输出时钟信号。
在实施方式中，数据输入/输出电路124可以包括延迟控制电路124a。
延迟控制电路124a可以通过将接收到的外部时钟RE_CK延迟来生成内部时钟DQS。延迟控制电路124a可以控制外部时钟RE_CK和内部时钟DQS之间的输出延迟，从而将输出延迟固定为目标延迟。
延迟控制电路124a可以将初始延迟设置为目标延迟。初始延迟可以是在存储器装置启动之后，在读取操作期间初始输入的外部时钟RE_CK和基于外部时钟RE_CK初始生成的内部时钟DQS之间的延迟。
在其它实施方式中，延迟控制电路124a可以将预设延迟设置为目标延迟。
在读取操作或验证操作期间，感测电路125可以响应于控制逻辑130生成的使能位信号VRYBIT而生成基准电流，并且可以通过将从读写电路123接收的感测电压VPB与由基准电流生成的基准电压进行比较，来向控制逻辑130输出通过信号或失败信号。
控制逻辑130可以联接到地址解码器121、电压发生器122、读写电路123、数据输入/输出电路124和感测电路125。控制逻辑130可以控制存储器装置100的整体操作。控制逻辑130可以响应于从外部装置发送的命令CMD而操作。
控制逻辑130可以通过响应于命令CMD和地址ADDR而生成各种类型的信号来控制外围电路120。例如，控制逻辑130可以响应于命令CMD和地址ADDR而生成操作信号OPSIG、行地址RADD、页缓冲器控制信号PBSIGNALS以及使能位信号VRYBIT。控制逻辑130可以将操作信号OPSIG输出至电压发生器122，将行地址RADD输出至地址解码器121，将页缓冲器控制信号PBSIGNALS输出至读写电路123，并将使能位信号VRYBIT输出至感测电路125。另外，控制逻辑130可以响应于从感测电路125输出的通过信号PASS或失败信号FAIL而确定验证操作是通过还是失败。
图3是例示了根据第一实施方式的延迟控制电路的图。
参照图3，延迟控制电路400可以基于基准时钟CK生成内部时钟DQS，并且可以将内部时钟DQS输出到外部装置。基准时钟CK可以是施加到延迟控制电路400的输入信号。内部时钟DQS可以是从延迟控制电路400输出的输出信号。基准时钟CK可以是被规则施加以执行存储器装置的操作的脉冲信号。
在实施方式中，延迟控制电路400可以包括数字延迟控制电路410、时钟分配电路420、延迟仿真电路430、相位检测器440、低通滤波器450和延迟码生成器460。
数字延迟控制电路410可以通过将输入信号延迟来生成延迟信号。数字延迟控制电路410可以响应于作为数字信号的延迟码而控制输入信号被延迟的程度。数字延迟控制电路410可以将所生成的延迟信号输出到时钟分配电路420和延迟仿真电路430。
时钟分配电路420可以包括时钟分配网络(CDN)。时钟分配网络可以是用于将相同时钟分配给多个目标电路(未示出)的系统。换句话说，时钟分配网络可以包括将输入时钟分配给各个目标电路并减小分配给目标电路的各个时钟之间的差异的配置。
时钟分配电路420可以分配从数字延迟控制电路410接收的延迟信号。时钟分配电路420可以输出经分配的延迟信号作为输出信号。
延迟仿真电路430可以仿真延迟的程度，直到输入到时钟分配电路420的信号被输出为止。换句话说，延迟仿真电路430可以仿真(复制)延迟信号与输出信号之间的输出延迟。因此，延迟仿真电路430可以输出具有与时钟分配电路420所分配的延迟信号(即，输出信号)相同延迟的信号。
可以利用延迟仿真电路430来向相位检测器440提供具有与从时钟分配电路420输出的输出信号相同延迟的信号，来代替从时钟分配电路420输出的输出信号。
相位检测器440可以检测输入信号和从延迟仿真电路430提供的输出信号之间的相位差。也就是说，相位检测器440可以借助于相位差来检测输出信号从输入信号延迟的程度(即，延迟程度)。相位检测器440可以检测输入信号与输出信号之间的输出延迟，生成延迟检测信号，然后将延迟检测信号提供给低通滤波器450。
低通滤波器450可以使延迟检测信号的分量当中的仅低频分量通过。低通滤波器450可以用于将模拟信号转换为数字信号。
延迟码生成器460可以基于已经通过低通滤波器450的延迟检测信号来生成延迟码。延迟码可以是用于控制输入信号与输出信号之间的输出延迟的延迟控制信号。延迟码生成器460可以将所生成的延迟码提供给数字延迟控制电路410。
在图3中，延迟控制电路400可以实现为这样的负反馈系统，该负反馈系统被配置为检测在作为输入信号的基准时钟CK与作为输出信号的内部时钟DQS之间的延迟(即，相位差)，并基于检测到的延迟来控制下一个延迟。通过延迟控制电路400，作为输出信号的内部时钟DQS可以与作为输入信号的基准时钟CK同步。
图4是用于说明图3的延迟控制电路400的操作的定时图。
参照图4，基准时钟CK可以是其中相同脉冲规则地重复的信号。基准时钟CK可以是在向储存装置供电的同时被连续地提供给存储器装置的信号。
上面参照图3描述的延迟控制电路可以是延迟锁相环(DLL)电路，该延迟锁相环(DLL)电路通过使内部时钟DQS与基准时钟CK同步来将基准时钟CK和内部时钟DQS之间的延迟固定为“0”。
内部时钟DQS可以通过延迟控制电路与基准时钟CK同步。与基准时钟CK同步的内部时钟DQS的上升沿可以与基准时钟CK的上升沿对齐。内部时钟DQS的下降沿可以与基准时钟CK的下降沿对齐。
图5是例示了根据一个实施方式的时钟分配电路500的图。
参照图5，施加到时钟分配电路500的输入信号可以是读取时钟RE_CK。从时钟分配电路500输出的输出信号可以是内部时钟DQS。读取时钟RE_CK(也称为读取时钟信号)可以是仅在读取操作期间被施加的信号，而不是始终施加到时钟分配电路500的信号。时钟分配电路500可以执行与以上参照图3所描述的时钟分配电路420相同的功能。
与图3的实施方式相比，包括时钟分配电路500的数据输入/输出电路不包括用于通过检测作为输入信号的读取时钟RE_CK与作为输出信号的内部时钟DQS之间的输出延迟来控制延迟的单独电路组件。因此，读取时钟RE_CK中发生的变化会影响内部时钟DQS。
图6是用于说明图5的时钟分配电路500的操作的定时图。
参照图6，作为输入信号的读取时钟RE_CK可以包括脉冲信号①至⑦。作为输出信号的内部时钟DQS可以包括脉冲信号①'至⑦'。当不存在如图5所示的用于控制延迟的组件时，读取时钟RE_CK在本身中发生的或在时钟分配电路500的信号传送过程期间发生的变化会影响内部时钟DQS。
在读取时钟RE_CK本身不存在变化而是在时钟分配电路500的信号传送过程中发生变化的假设下进行描述。在这种情况下，如图6所示，内部时钟DQS可以以具有不均匀宽度的脉冲信号的形式输出。
读取时钟RE_CK的第一脉冲①和内部时钟DQS的第一脉冲①'之间的抖动(jitter)表示为第一延迟Delay1。读取时钟RE_CK的第四脉冲④与内部时钟DQS的第四脉冲④'之间的抖动表示为第二延迟Delay2。读取时钟RE_CK的第七脉冲⑦与内部时钟DQS的第七脉冲⑦'之间的抖动表示为第三延迟Delay3。
数据输入/输出电路可以响应于内部时钟DQS而将存储在输入/输出缓冲器中的数据输出到存储器装置的外部。第一延迟Delay1至第三延迟Delay3具有不同的值，而不是固定为单个值。因此，因为数据输入/输出电路响应于具有不规则脉冲信号的内部时钟DQS而输出数据，所以可以减小数据有效窗口(tDVW)。
图7是例示了根据第二实施方式的延迟控制电路600的图。
参照图7，延迟控制电路600可以基于读取时钟RE_CK生成内部时钟DQS，并且可以将内部时钟输出到外部装置。读取时钟RE_CK可以是施加到延迟控制电路600的输入信号。内部时钟DQS可以是从延迟控制电路600输出的输出信号。读取时钟RE_CK可以是仅在读取操作期间施加的脉冲信号。
也就是说，与基准时钟CK不同，读取时钟RE_CK不是始终提供给存储器装置的脉冲信号。因此，通过使用图3的配置使内部时钟DQS与读取时钟RE_CK同步来控制输出信号的延迟的方法可能是低效的。
与图3的延迟控制电路400不同，延迟控制电路600可以使用用于将输入信号和输出信号之间的输出延迟固定为目标延迟的方案来控制延迟。
也就是说，延迟控制电路600可以通过将输入信号和输出信号之间的输出延迟固定为具有大于0的值的目标延迟，来提供具有均匀宽度的脉冲信号形式的输出信号。延迟控制电路600可以按照具有均匀宽度的脉冲信号形式稳定地输出内部时钟DQS，从而改善数据有效窗口(tDVW)。
延迟控制电路600可以包括延迟信号发生器610、延迟信息生成器620和延迟控制信号发生器630。
延迟信号发生器610可以接收读取时钟RE_CK作为输入信号，然后生成(输出)内部时钟DQS作为输出信号。延迟信号发生器610可以通过响应于延迟控制信号DLY_CON而延迟输入信号来生成输出信号。延迟信号发生器610可以通过响应于延迟控制信号DLY_CON而将输入信号延迟更长时间间隔或更短时间间隔来生成输出信号。
延迟信息生成器620可以生成指示在作为输入信号的读取时钟RE_CK与作为输出信号的内部时钟DQS之间的输出延迟的延迟信息DLY_INF。延迟信息生成器620可以检测作为模拟信号的输出延迟，然后可以通过将检测到的延迟转换为数字信号来生成延迟信息DLY_INF。
延迟控制信号发生器630可以基于从延迟信息生成器620接收的延迟信息DLY_INF来生成延迟控制信号DLY_CON。
详细地，延迟控制信号发生器630可以生成用于控制在作为输入信号的读取时钟RE_CK与作为输出信号的内部时钟DQS之间的输出延迟，以使得输出延迟固定为目标延迟的延迟控制信号DLY_CON。
延迟控制信号发生器630可以基于与目标延迟有关的延迟信息DLY_INF和与检测到的延迟有关的延迟信息DLY_INF之间的比较结果，来生成延迟控制信号DLY_CON。延迟控制信号发生器630可以执行控制，使得输入信号与输出信号之间的输出延迟响应于延迟控制信号DLY_CON而被固定为目标延迟。在实施方式中，延迟控制信号DLY_CON可以包括作为数字信号的延迟码。
在实施方式中，延迟控制信号发生器630可以将初始延迟设置为目标延迟。初始延迟可以是在储存装置启动之后，在初始读取操作期间输入到延迟信号发生器610的外部时钟RE_CK和基于外部时钟RE_CK初始生成的内部时钟DQS之间的延迟。
例如，初始延迟可以是初始输入的外部时钟RE_CK的第一脉冲与初始生成的内部时钟DQS的第一脉冲之间的抖动。在各种实施方式中，初始延迟可以是在初始输入的外部时钟RE_CK和初始生成的内部时钟DQS之间的抖动的最小值、平均值和最大值中的任何一个。
在其它实施方式中，延迟控制信号发生器630可以将预设延迟设置为目标延迟。
图8是例示了图7的延迟控制电路600的详细配置的图。
参照图8，延迟信号发生器610可以包括数字延迟控制电路611和时钟分配电路612。
数字延迟控制电路611可以通过响应于作为数字信号的延迟码DLY_CODE而延迟作为输入信号的读取时钟RE_CK来生成延迟信号DLY_SIG。数字延迟控制电路611可以通过响应于延迟码DLY_CODE而改变读取时钟RE_CK要延迟的程度，来生成延迟信号DLY_SIG。数字延迟控制电路611可以包括数字控制延迟线(DCDL)电路。
时钟分配电路612可以分配从数字延迟控制电路611接收的延迟信号DLY_SIG。时钟分配电路612可以分配延迟信号DLY_SIG，然后将分配结果作为内部时钟DQS输出，该内部时钟DQS是输出信号。时钟分配电路612可以执行与以上参照图3至图5描述的时钟分配电路相同的功能。
延迟信息生成器620可以包括延迟检测器621和信号转换器622。
延迟检测器621可以检测在作为输入信号的读取时钟RE_CK与作为输出信号的内部时钟DQS之间的输出延迟。延迟检测器621可以检测输出延迟并生成延迟检测信号DLY_DET。延迟检测信号DLY_DET可以是脉冲宽度或电压电平与输出延迟成比例的信号。
信号转换器622可以响应于内部时钟DQS，通过将作为模拟信号的延迟检测信号DLY_DET转换为数字信号来生成延迟信息DLY_INF。在实施方式中，信号转换器622可以包括模数转换器(ADC)。在各种实施方式中，信号转换器622可以包括时间数字转换器(TDC)。
延迟控制信号发生器630可以包括第一寄存器631、第二寄存器632、比较器633和延迟码生成器634。
第一寄存器631可以响应于第一使能信号EN_TAR而将指示目标延迟的延迟信息DLY_INF存储为目标延迟信息TARGET。第一使能信号EN_TAR可以仅在存储目标延迟信息TARGET的间隔期间被激活。
第二寄存器632可以响应于第二使能信号EN_TARB而将指示输入信号和输出信号之间的输出延迟的延迟信息DLY_INF存储为延迟信息PRESENT，延迟信息PRESENT也称为当前延迟信息。第二使能信号EN_TARB可以是通过将第一使能信号EN_TAR反相而获得的信号。
在各种实施方式中，当初始延迟被设置为目标延迟时，第一寄存器631可以存储指示初始延迟的延迟信息DLY_INF。初始延迟可以是在储存装置启动之后，在初始读取操作期间输入的读取时钟RE_CK与初始生成的内部时钟DQS之间的延迟。可以仅在存储指示初始延迟的延迟信息DLY_INF的间隔期间激活第一使能信号EN_TAR。在这种情况下，在储存装置重新启动之前，第一寄存器631可以保持指示所存储的初始延迟的延迟信息DLY_INF。
因为第二使能信号EN_TARB是第一使能信号EN_TAR的反相信号，所以它可以在存储指示初始延迟的延迟信息DLY_INF的间隔之后被激活。每当新生成延迟信息PRESENT时，第二寄存器632可以用新生成的延迟信息PRESENT来更新先前存储的延迟信息PRESENT，然后存储更新后的延迟信息。
在其它实施方式中，第一寄存器631可以存储指示预设延迟的延迟信息DLY_INF作为目标延迟信息TARGET。
比较器633可以将从第一寄存器631接收的目标延迟信息TARGET与从第二寄存器632接收的延迟信息PRESENT进行比较，并且可以生成比较结果。作为比较结果，比较器633可以生成目标延迟信息TARGET和延迟信息PRESENT之间的差的幅值信息DELTA和符号信息SIGN。
延迟码生成器634可以使用幅值信息DELTA和符号信息SIGN，来生成用于控制在作为输入信号的读取时钟RE_CK与作为输出信号的内部时钟DQS之间的输出延迟的延迟码DLY_CODE。延迟码生成器634可以生成延迟码DLY_CODE，使得幅值信息DELTA的值减小。随着幅值信息DELTA的值减小，延迟信息可以具有更接近目标延迟信息的值。换句话说，输入信号与输出信号之间的输出延迟接近目标延迟，由此被固定为目标延迟。
图9A是例示了延迟信息生成器700a的实施方式的图。对于实施方式，延迟信息生成器700a表示图8的延迟信息生成器620。
参照图9A，延迟信息生成器700a可以包括延迟检测器710a和信号转换器720a。
延迟检测器710a可以检测作为模拟信号的延迟，并且可以生成与延迟成比例的电压(VPTD)作为延迟检测信号。
在实施方式中，延迟检测器710a可以包括反相器INV、与非门、晶体管T1和T2、电容器C1以及电流源I1。晶体管可以是NMOS晶体管。
读取时钟RE_CK和已经通过反相器INV的内部时钟DQS被输入到与非门。与非门可以输出与读取时钟RE_CK和内部时钟DQS之间的输出延迟成比例的脉冲信号，即，与延迟成比例的脉冲(PPTD)信号。与延迟信号成比例的脉冲(PPTD)信号可以作为控制信号被施加到晶体管T1的栅极端子。电源电压源VCCI可以联接到晶体管T1的漏极端子以向晶体管T1供电。
电流源I1可以联接在晶体管T1的源极端子与输出节点N之间。电流源I1可以响应于作为控制信号的与延迟成比例的脉冲(PPTD)信号而控制充入在电容器C1中的电压。当控制信号的脉冲宽度越宽时，可以在电容器C1中充入越高电平的电压。当控制信号的脉冲宽度越窄时，可以在电容器C1中充入越低电平的电压。
电容器C1可以联接在输出节点N和接地节点GND之间。电容器C1可以依据从电流源I1提供的电流来存储具有不同幅值的电压。充入(存储)在电容器C1中的电压可以是与延迟成比例的电压(VPTD)。
晶体管T2可以在复位信号RST的控制下操作，并且可以联接在输出节点N和接地节点GND之间。晶体管T2可以响应于复位信号RST而在输出节点N与接地节点GND之间形成电流路径并且使充入电容器C1中的电压放电。
依据设计方案，延迟检测器710a可以由各种逻辑电路和元件(例如，电阻器、电容器、晶体管、放大器等)组成。
信号转换器720a可以从延迟检测器710a接收与延迟成比例的电压(VPTD)作为延迟检测信号。信号转换器720a可以包括用于将延迟检测信号转换为数字信号的ADC。信号转换器720a可以响应于内部时钟DQS而将延迟检测信号转换成数字信号，并且可以输出数字信号作为延迟信息DLY_INF。
图9B是例示了延迟信息生成器700b的实施方式的图。对于实施方式，延迟信息生成器700b表示图8的延迟信息生成器620。
参照图9B，延迟信息生成器700b可以包括延迟检测器710b和信号转换器720b。
延迟检测器710b可以检测作为模拟信号的延迟，并且可以生成与延迟成比例的脉冲(PPTD)作为延迟检测信号。
在实施方式中，延迟检测器710b可以包括反相器INV和与非门。读取时钟RE_CK和经过反相器INV的内部时钟DQS被输入到与非门。与非门可以输出与读取时钟RE_CK和内部时钟DQS之间的输出延迟成比例的脉冲(即，PPTD)信号。
信号转换器720b可以从延迟检测器710b接收PPTD作为延迟检测信号。信号转换器720b可以将延迟检测信号转换为数字信号，并且可以输出数字信号作为延迟信息DLY_INF。
信号转换器720b可以包括D触发器电路721b、编码器722b和反相器链电路723b。
D触发器电路721b可以通过对PPTD进行N次采样，将作为模拟信号的与延迟成比例的脉冲(PPTD)存储为数字码。详细地，D触发器电路721b可以包括用于依据由反相器链电路723b提供的时钟信号CK<N:1>对与延迟成比例的脉冲(PPTD)进行采样的N个D触发器(D触发器<N:1>)。
编码器722b可以通过对D触发器电路721b中所存储的数字码进行编码来将该数字码转换为二进制码。编码器722b可以输出转换后的二进制码作为延迟信息DLY_INF。
反相器链电路723b可以通过以预定时间间隔延迟读取时钟RE_CK，来生成用于采样的N个时钟信号CK<N:1>。反相器链电路723b可以包括用于生成N个时钟信号CK<N:1>的多个反相器。
图10A是例示了延迟码生成器800a的实施方式的图。对于实施方式，延迟码生成器800a表示图8的延迟码生成器634。
参照图10A，延迟码生成器800a可以包括第三寄存器810a、第四寄存器820a和计算器830a。
第三寄存器810a可以存储先前的延迟码DLY_CODE(n-1)。先前的延迟码DLY_CODE(n-1)可以是紧接在生成输出延迟码DLY_CODE(n)之前生成的延迟码。第三寄存器810a可以从第四寄存器820a接收先前的延迟码DLY_CODE(n-1)。第三寄存器810a可以将先前的延迟码DLY_CODE(n-1)提供给计算器830a。
第四寄存器820a可以存储由计算器830a生成的输出延迟码DLY_CODE(n)。当向外部装置输出该输出延迟码DLY_CODE(n)时，第四寄存器820a可以将输出延迟码DLY_CODE(n)提供给第三寄存器810a。
计算器830a可以生成延迟码DLY_CODE(n)以将幅值信息DELTA和符号信息SIGN反映在先前的延迟码DLY_CODE(n-1)中。幅值信息DELTA和符号信息SIGN可以是由比较器提供的目标延迟信息和延迟信息之间的差的幅值信息和符号信息，如以上参照图8所述。
计算器830a可以通过依据符号信息SIGN将先前的延迟码DLY_CODE(n-1)与幅值信息DELTA相加或者从先前的延迟码DLY_CODE(n-1)中减去幅值信息DELTA，来生成输出延迟码DLY_CODE(n)。
图10B是例示了延迟码生成器800b的实施方式的图。对于实施方式，延迟码生成器800b表示图8的延迟码生成器634。
参照图10B，延迟码生成器800b可以被实现为码计数器。
延迟码生成器800b可以通过依据比较器提供的符号信息SIGN将基准码值与预设值相加或者从基准码值中减去预设值，来生成延迟码DLY_CODE(n)。当符号信息SIGN指示加号(正号)时，延迟码生成器800b可以通过将预设值与基准码值相加来生成延迟码DLY_CODE(n)。当符号信息SIGN指示减号(负号)时，延迟码生成器800b可以通过从基准码值中减去预设值来生成延迟码DLY_CODE(n)。
依据设计方案，延迟码生成器800b可以生成延迟码DLY_CODE(n)，以使用与符号信息SIGN所指示的符号相反的符号来将预设值反映在基准码值中。
图11是用于说明分频外部时钟和分频内部时钟的图。
参照图11，延迟信号发生器910可以接收作为外部时钟的读取时钟RE_CK。延迟信号发生器910可以通过响应于延迟控制信号DLY_CON而延迟读取时钟RE_CK来生成内部时钟DQS。
第一分频电路920可以通过将接收到的读取时钟RE_CK频率除以整数倍来生成分频读取时钟RE_CK_DIV。可以按照比读取时钟RE_CK的速度低的速度来输出分频读取时钟RE_CK_DIV，作为脉冲信号。
第二分频电路930可以通过对接收到的内部时钟DQS进行分频来生成分频内部时钟DQS_DIV。可以按照比内部时钟DQS的速度低的速度来输出分频内部时钟DQS_DIV，作为脉冲信号。
在实施方式中，代替读取时钟RE_CK和内部时钟DQS，可以将分频读取时钟RE_CK_DIV和分频内部时钟DQS_DIV施加到以上参照图7所述的延迟信息生成器620。因为分频读取时钟RE_CK_DIV和分频内部时钟DQS_DIV是按照相同整数倍被分频的，所以延迟信息生成器620可以按照与针对读取时钟RE_CK和内部时钟DQS的输入相同的方式生成相同的延迟信息DLY_INF。
优点在于，当代替读取时钟RE_CK和内部时钟DQS而将分频读取时钟RE_CK_DIV和分频内部时钟DQS_DIV输入到延迟信息生成器620时，低速运行的延迟信息生成器620也可以生成相同的延迟信息DLY_INF。
图12是用于说明图8的延迟控制电路600的操作的第一定时图。
参照图12，作为输入信号的读取时钟RE_CK与作为输出信号的内部时钟DQS之间的输出延迟可以固定为目标延迟。可以将预设延迟或初始延迟设置为目标延迟。
在图12中，可以将初始延迟设置为目标延迟。
初始延迟可以是在储存装置启动之后，在初始读取操作期间输入的读取时钟RE_CK与初始生成的内部时钟DQS之间的输出延迟。详细地，初始延迟可以是初始输入的读取时钟RE_CK的第一脉冲①和初始输出的内部时钟DQS的第一脉冲①'之间的抖动。
当初始延迟被设置为目标延迟时，即使在读取时钟RE_CK本身中或在时钟分配电路612的信号传送过程中发生变化，也可以以具有均匀宽度的脉冲信号的形式输出内部时钟DQS。换句话说，尽管有这种变化，但是内部时钟DQS也可以以具有均匀宽度的稳定脉冲信号的形式输出，从而改善了数据有效窗口(tDVW)。
与图6的实施方式相比，内部时钟DQS可以在与读取时钟RE_CK具有固定延迟的同时被输出。
因此，读取时钟RE_CK和内部时钟DQS在相同顺序位置处的各个脉冲具有相同的抖动。例如，内部时钟DQS的第五脉冲⑤'相对于读取时钟RE_CK的抖动可以与内部时钟DQS的第一脉冲①'相对于读取时钟RE_CK的抖动相同。
图13是用于说明图8的延迟控制电路600的操作的第二定时图。
参照图13，在电源电压VCCI的供应中发生变化的假设下进行描述。
读取时钟RE_CK可以是在读取操作期间输入到延迟控制电路的脉冲信号。
内部时钟DQS可以是由延迟控制电路延迟读取时钟RE_CK而生成的输出信号。
与延迟成比例的脉冲(PPTD)可以是其脉冲宽度与读取时钟RE_CK和内部时钟DQS之间的输出延迟成比例的信号。输出延迟越长，具有低电平的脉冲可以输出越长时间。输出延迟越短，具有低电平的脉冲可以输出越短时间。在其它实施方式中，输出延迟越长，具有高电平的脉冲可以输出越长时间。输出延迟越短，具有高电平的脉冲可以输出越短时间。
与延迟成比例的电压(VPTD)可以是其电压电平与读取时钟RE_CK和内部时钟DQS之间的输出延迟成比例的信号。输出延迟越长，可以输出越高电平的正电压。输出延迟越短，可以输出越低电平的正电压。在其它实施方式中，输出延迟越长，可以输出越高电平的负电压。输出延迟越短，可以输出越低电平的负电压。
延迟信息DLY_INF可以是其中作为模拟信号的延迟检测信号被转换为数字信号的数字码。延迟检测信号可以包括与延迟成比例的脉冲(PPTD)和与延迟成比例的电压(VPTD)中的至少一个。
幅值信息DELTA和符号信息SIGN可以是与目标延迟信息和延迟信息之间的差有关的比较结果。
在实施方式中，当符号信息SIGN是高电平时，它可以指示加(正)号。当符号信息SIGN为低电平时，它可以指示减(负)号。依据各种设计，当符号信息SIGN为低电平时，它可以指示加号，而当符号信息SIGN为高电平时，它可以指示减号。
当输出延迟变得大于目标延迟时，需要减小输出延迟，使得输出延迟固定为目标延迟。因此，在这种情况下，符号信息SIGN可以指示减号。相反，当输出延迟变得小于目标延迟时，需要增加输出延迟，使得输出延迟固定为目标延迟。因此，在这种情况下，符号信息SIGN可以指示加号。
幅值信息DELTA可以指示输出延迟本身从目标延迟增加或减小的程度。输出延迟和目标延迟之间的差越大，幅值信息DELTA可以具有越大的值。输出延迟与目标延迟之间的差越小，幅值信息DELTA可以具有越小的值。当输出延迟固定为目标延迟时(即，当输出延迟与目标延迟相等时)，幅值信息DELTA可以具有值0。
延迟码DLY_CODE可以是用于控制输出延迟的延迟控制信号。在实施方式中，延迟码DLY_CODE的值变得越小，可以通过将输入信号延迟越短时间来生成输出信号。相反，延迟码DLY_CODE的值变得越大，可以通过将输入信号延迟越长时间来生成输出信号。借助于上述方案，可以控制输入信号和输出信号之间的输出延迟。
在图13中，第一延迟Delay1可以是初始延迟。因此，第一延迟Delay1可以被设置为目标延迟。在此，指示目标延迟的目标延迟信息可以具有值“8”。
在检测到可归因于电源电压VCCI的变化的第二延迟Delay2之前，指示所检测到的延迟的延迟信息DLY_INF也可以具有值“8”。因此，延迟信息和目标延迟信息之间的差的符号信息SIGN可以指示加号，并且与之相关的幅值信息DELTA可以具有值“0”。
可以与对应于每个时段的每个脉冲信号相对应地生成延迟码DLY_CODE。针对初始延迟的延迟码DLY_CODE的值可以是“B”。用十六进制数表示的“B”可以用十进制数“11”表示。直到检测到第二延迟Delay2为止，延迟码DLY_CODE可以保持为值“B”。
第二延迟Delay2可以由于电源电压VCCI的变化而发生。第二延迟Delay2具有从作为目标延迟的第一延迟Delay1增加的值。因此，随着输出延迟从第一延迟Delay1增加到第二延迟Delay2，延迟信息DLY_INF的值可以在第二延迟Delay2发生时出现的第一脉冲处从“8”增加到“B”。
作为目标延迟信息的值的“8”与作为延迟信息的值的“B”之间的差可以是“-3”。因此，幅值信息DELTA可以具有值“3”。符号信息SIGN可以指示减号。
紧接在第二延迟Delay2发生之前出现的先前延迟码DLY_CODE的值可以是“B”。其中反映了幅值信息DELTA和符号信息SIGN的延迟码DLY_CODE的值可以是将“-3”反映在“B”中的“8”。
在第二延迟Delay2已经发生之后出现的第二脉冲处的延迟信息DLY_INF的值可以是“B”。作为目标延迟信息的值的“8”与作为延迟信息的值的“B”之间的差可以是“-3”。因此，幅值信息DELTA可以具有值“3”，并且符号信息SIGN可以指示减号。延迟码DLY_CODE的值可以是将“-3”反映在“8”中的“5”。
在第二延迟Delay2已经发生之后出现的第三脉冲处的延迟信息DLY_INF的值可以是“A”。作为目标延迟信息的值的“8”与作为延迟信息的值的“A”之间的差可以是“-2”。因此，幅值信息DELTA可以具有值“2”，并且符号信息SIGN可以指示减号。延迟码DLY_CODE的值可以是将“-2”反映在“5”中的“3”。
在第二延迟Delay2已经发生之后出现的第四脉冲处的延迟信息DLY_INF的值可以是“9”。作为目标延迟信息的值的“8”和作为延迟信息的值的“9”之间的差可以是“-1”。因此，幅值信息DELTA可以具有值“1”，并且符号信息SIGN可以指示减号。延迟码DLY_CODE的值可以是将“-1”反映在“3”中的“2”。
在第二延迟Delay2已经发生之后出现的第五脉冲处的延迟信息DLY_INF的值可以是“8”。作为目标延迟信息的值的“8”与作为延迟信息的值的“8”之间的差可以是“0”。因此，幅值信息DELTA可以具有值“0”，并且符号信息SIGN可以指示减号。这意味着输出延迟固定为目标延迟。延迟码DLY_CODE的值可以是将“0”反映在“2”中的“2”。
在第二延迟Delay2发生之后出现的第六脉冲处，读取时钟RE_CK与内部时钟DQS之间的延迟可以是第三延迟Delay3。第三延迟Delay3可以与作为目标延迟的第一延迟Delay1相同。
由于在操作中间发生了变化，输出延迟“Delay”已从目标水平增加到不期望的水平，然后重新固定在目标水平。
图13的实施方式的优点在于，即使读取时钟RE_CK和内部时钟DQS之间的延迟由于读取时钟RE_CK本身的因素或其它因素而改变，与图6的实施方式相比，输出延迟也可以重新固定为目标延迟。当输出延迟固定为目标延迟时，内部时钟DQS以具有均匀宽度的稳定脉冲信号形式输出，从而改善了数据有效窗口(tDVW)。tDVW是数据能够被有效采样的间隔的长度，因此tDVW的长度变得越长，可以进一步提高采样数据的可靠性。
此外，与图4的实施方式相比，优点在于，尽管输入信号是仅在读取操作期间输入的读取时钟RE_CK，而不是像基准时钟CK那样始终输入的信号，但是可以控制输出延迟。
根据本公开，提供了一种具有改进的延迟控制功能的延迟控制电路和具有该延迟控制电路的存储器装置。
尽管出于示例性目的已经公开了本教导的有限数量的可能实施方式，但是本领域技术人员将理解，能够进行各种变型、替换和添加。因此，本教导的范围不限于所公开的实施方式，而是由所附权利要求及其等同物限定。
在上述实施方式中，可以选择性地执行或跳过所有步骤。另外，每个实施方式中的步骤也许并不总是以给定顺序依次执行，而是可以以其它方式或随机地执行。此外，本说明书和附图中公开的实施方式旨在帮助本领域普通技术人员更清楚地理解本公开，而并非旨在限制本公开的范围。换句话说，本公开所属领域的普通技术人员将理解，能够基于本公开的技术范围进行各种变型。
已经参照附图描述了本公开的实施方式，并且在说明书中使用的特定术语或词语应当根据本公开的精神来解释，而不限制其主题。应当理解，本文描述的基本发明构思的许多变型和修改仍将落入如所附权利要求及其等同物所限定的本公开的精神和范围内。
相关申请的交叉引用
本申请要求于2019年4月2日向韩国知识产权局提交的韩国专利申请No.10-2019-0038711的优先权，该韩国专利申请的全部公开内容通过引用合并于本文中。

Claims (20)

1.一种延迟控制电路，该延迟控制电路包括：
延迟信号发生器，该延迟信号发生器被配置为通过响应于延迟控制信号而延迟输入信号来生成输出信号；
延迟信息生成器，该延迟信息生成器被配置为生成指示所述输入信号与所述输出信号之间的输出延迟的延迟信息；以及
延迟控制信号发生器，该延迟控制信号发生器被配置为基于指示所述输入信号和所述输出信号之间的目标延迟的目标延迟信息与基于所述延迟信息之间的比较结果：
生成用于控制所述输出延迟的所述延迟控制信号；以及
响应于所述延迟控制信号而将所述输出延迟固定为所述目标延迟。
2.根据权利要求1所述的延迟控制电路，其中，所述延迟控制信号发生器还被配置为将所述输入信号和所述输出信号之间的初始延迟设置为所述目标延迟，其中，所述初始延迟是初始输入到所述延迟信号发生器的所述输入信号与从所述延迟信号发生器初始输出的所述输出信号之间的输出延迟。
3.根据权利要求1所述的延迟控制电路，其中，所述延迟控制信号发生器还被配置为将预设延迟设置为所述目标延迟。
4.根据权利要求1所述的延迟控制电路，其中，所述延迟信号发生器包括：
数字延迟控制电路，该数字延迟控制电路被配置为通过响应于所述延迟控制信号而延迟所述输入信号来生成延迟信号，其中，所述延迟控制信号包括数字码；以及
时钟分配电路，该时钟分配电路被配置为通过分配所述延迟信号来输出所述输出信号。
5.根据权利要求1所述的延迟控制电路，其中，所述延迟信息生成器包括：
延迟检测器，该延迟检测器被配置为检测所述输出延迟并基于所述输出延迟生成延迟检测信号，其中，所述输出延迟为模拟信号；以及
信号转换器，该信号转换器被配置为将所述延迟检测信号转换为数字信号并输出所述数字信号作为所述延迟信息。
6.根据权利要求5所述的延迟控制电路，其中，所述延迟检测器还被配置为生成与所述输出延迟成比例的电压作为所述延迟检测信号。
7.根据权利要求5所述的延迟控制电路，其中，
所述延迟检测器还被配置为生成与所述输出延迟成比例的脉冲，作为所述延迟检测信号，并且
所述信号转换器还被配置为对通过对所述脉冲进行采样而获得的数据进行编码，并输出经编码的数据作为所述延迟信息。
8.根据权利要求1所述的延迟控制电路，其中，所述延迟控制信号发生器包括：
第一寄存器，该第一寄存器被配置为存储所述目标延迟信息；
第二寄存器，该第二寄存器被配置为存储所述延迟信息；
比较器，该比较器被配置为生成所述目标延迟信息和所述延迟信息之间的比较结果；以及
延迟码生成器，该延迟码生成器被配置为使用所述比较结果和先前的延迟码来生成延迟码，并输出该延迟码作为所述延迟控制信号。
9.根据权利要求8所述的延迟控制电路，其中，
所述第一寄存器被配置为响应于第一使能信号而存储所述目标延迟信息，并且
所述第二寄存器被配置为响应于通过使所述第一使能信号反相而生成的第二使能信号而存储所述延迟信息。
10.根据权利要求8所述的延迟控制电路，其中，所述比较器还被配置为生成所述目标延迟信息和所述延迟信息之间的差的幅值信息和符号信息。
11.根据权利要求10所述的延迟控制电路，其中，所述延迟码生成器包括：
第三寄存器，该第三寄存器被配置为存储所述先前的延迟码；
第四寄存器，该第四寄存器被配置为存储所述延迟码；以及
计算器，该计算器被配置为使用所述幅值信息和所述符号信息，基于所述先前的延迟码来生成所述延迟码。
12.根据权利要求10所述的延迟控制电路，其中，所述延迟码生成器包括码计数器，该码计数器被配置为通过依据所述符号信息将所述先前的延迟码与预设值相加或者从所述先前的延迟码中减去预设值，来生成所述延迟码。
13.一种存储器装置，该存储器装置包括：
存储器单元阵列，该存储器单元阵列包括被配置为存储数据的多个存储器单元；
外围电路，该外围电路被配置为对所述存储器单元执行读取操作以读取所存储的数据；以及
数据输入/输出电路，该数据输入/输出电路被配置为响应于内部时钟而输出所述数据，其中，所述数据输入/输出电路包括延迟控制电路，该延迟控制电路被配置为：
通过延迟在所述读取操作期间输入到所述延迟控制电路的外部时钟来生成内部时钟；以及
通过控制所述外部时钟和所述内部时钟之间的输出延迟，将所述输出延迟固定为目标延迟。
14.根据权利要求13所述的存储器装置，其中，所述延迟控制电路还被配置为将所述外部时钟与所述内部时钟之间的初始延迟设置为所述目标延迟，其中，所述初始延迟是初始输入到所述延迟控制电路的所述外部时钟与从所述延迟控制电路初始输出的所述内部时钟之间的输出延迟。
15.根据权利要求14所述的存储器装置，其中，所述延迟控制电路包括：
延迟信号发生器，该延迟信号发生器被配置为响应于延迟控制信号而基于所述外部时钟生成所述内部时钟；
延迟信息生成器，该延迟信息生成器被配置为通过将作为模拟信号的所述输出延迟转换为数字信号来生成延迟信息；以及
延迟控制信号发生器，该延迟控制信号发生器被配置为生成用于控制所述输出延迟的所述延迟控制信号。
16.根据权利要求15所述的存储器装置，其中，所述延迟信号发生器还被配置为通过响应于所述延迟控制信号而延迟所述外部时钟来生成延迟信号，并且通过分配所述延迟信号来生成所述内部时钟，其中，所述延迟控制信号包括数字码。
17.根据权利要求15所述的存储器装置，其中，所述延迟信息生成器还被配置为使用与所述输出延迟成比例的电压或与所述输出延迟成比例的脉冲中的至少一个来生成所述延迟信息。
18.根据权利要求15所述的存储器装置，其中，所述延迟控制信号发生器还被配置为：
基于先前的延迟码以及指示所述目标延迟的目标延迟信息与所述延迟信息之间的比较结果，来生成延迟码；以及
输出所述延迟码作为所述延迟控制信号。
19.根据权利要求18所述的存储器装置，其中，所述延迟控制信号发生器还被配置为使用所述目标延迟信息与所述延迟信息之间的差的幅值信息和符号信息，基于所述先前的延迟码来生成所述延迟码。
20.根据权利要求19所述的存储器装置，其中，所述延迟控制信号发生器还被配置为通过根据所述符号信息将所述先前的延迟码与预设值相加或者从所述先前的延迟码中减去预设值来生成所述延迟码。
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