KR20200116810A - 지연 제어 회로 및 이를 포함하는 메모리 장치 - Google Patents

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KR20200116810A
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김동현
손관수
황진하
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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 향상된 딜레이 조절 성능을 갖는 지연 제어 회로는, 지연 제어 신호에 응답하여 입력 신호를 지연시킨 출력 신호를 생성하는 지연 신호 생성부, 입력 신호와 출력 신호 간의 출력 딜레이를 나타내는 지연 정보를 생성하는 지연 정보 생성부 및 입력 신호와 출력 신호 간의 타겟 딜레이를 나타내는 타겟 지연 정보와 지연 정보의 비교 결과를 기초로, 출력 딜레이를 조절하는 지연 제어 신호를 생성하고, 지연 제어 신호를 통해 출력 딜레이를 타겟 딜레이에 고정시키는 지연 제어 신호 생성부를 포함한다.

Description

지연 제어 회로 및 이를 포함하는 메모리 장치{DELAY CONTROL CIRCUIT AND MEMORY DEVICE HAVING THE SAME}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 지연 제어 회로 및 이를 포함하는 메모리 장치에 관한 것이다.
저장 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 저장 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는, 향상된 딜레이 조절 성능을 갖는 지연 제어 회로 및 이를 포함하는 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 지연 제어 회로는, 지연 제어 신호에 응답하여 입력 신호를 지연시킨 출력 신호를 생성하는 지연 신호 생성부, 입력 신호와 출력 신호 간의 출력 딜레이를 나타내는 지연 정보를 생성하는 지연 정보 생성부 및 입력 신호와 출력 신호 간의 타겟 딜레이를 나타내는 타겟 지연 정보와 지연 정보의 비교 결과를 기초로, 출력 딜레이를 조절하는 지연 제어 신호를 생성하고, 지연 제어 신호를 통해 출력 딜레이를 타겟 딜레이에 고정시키는 지연 제어 신호 생성부를 포함한다.
본 발명의 실시 예에 따른 메모리 장치는, 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 데이터에 대한 리드 동작을 수행하는 주변 회로 및 내부 클럭에 응답하여 데이터를 출력하는 데이터 입출력 회로를 포함하고, 데이터 입출력 회로는 리드 동작시 입력되는 외부 클럭을 지연시켜 내부 클럭을 생성하고, 외부 클럭과 내부 클럭 간의 출력 딜레이를 조절하여, 출력 딜레이를 타겟 딜레이에 고정시키는 지연 제어 회로를 포함한다.
본 기술에 따르면 향상된 딜레이 조절 성능을 갖는 지연 제어 회로 및 이를 포함하는 메모리 장치가 제공된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
도 3은 제1 실시 예에 따른 지연 제어 회로를 설명하기 위한 도면이다.
도 4는 도 3의 지연 제어 회로의 동작을 설명하기 위한 타이밍도이다.
도 5는 실시 예에 따른 클럭 분배부를 설명하기 위한 도면이다.
도 6은 도 5의 클럭 분배부의 동작을 설명하기 위한 타이밍도이다.
도 7은 제2 실시 예에 따른 지연 제어 회로를 설명하기 위한 도면이다.
도 8은 도 7의 지연 제어 회로의 세부 구성을 설명하기 위한 도면이다.
도 9a는 도 8의 지연 정보 생성부의 일 실시 예를 설명하기 위한 도면이다.
도 9b는 도 8의 지연 정보 생성부의 다른 실시 예를 설명하기 위한 도면이다.
도 10a는 도 8의 지연 코드 생성부의 일 실시 예를 설명하기 위한 도면이다.
도 10b는 도 8의 지연 코드 생성부의 다른 실시 예를 설명하기 위한 도면이다.
도 11은 분주된 외부 클럭 및 내부 클럭을 설명하기 위한 도면이다.
도 12는 도 8의 지연 제어 회로의 동작을 설명하기 위한 제1 타이밍도이다.
도 13은 도 8의 지연 제어 회로의 동작을 설명하기 위한 제2 타이밍도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 이하, 본 발명의 실시 예를 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 저장 장치(50)는 메모리 장치(100) 및 메모리 장치(100)의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 저장 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치이다.
저장 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
저장 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 저장 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 즉, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드인 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
메모리 컨트롤러(200)는 저장 장치(50)의 전반적인 동작을 제어한다.
저장 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 메모리 컨트롤러(200)는 호스트(300)와 메모리 장치(100)간의 통신을 제어하기 위한 플래시 변환 레이어(Flash Translation Layer, FTL)와 같은 펌웨어를 실행할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청(request)에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 프로그램 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling)을 위한 프로그램 동작, 가비지 컬렉션(garbage collection)을 위한 프로그램 동작과 같은 배경(background) 동작들을 수행하기 위해 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들의 동작 구간을 중첩시키는 동작 방식일 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 저장 장치(50)와 통신할 수 있다.
도 2는 도 1의 메모리 장치의 구조를 설명하기 위한 도면이다.
메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 어드레스 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트라인들(BL1 내지 BLm)을 통해 읽기 및 쓰기 회로(123)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의된다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들로 구성된다. 본 발명의 실시 예에 따르면, 메모리 셀 어레이(110)에 포함된 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 더미 셀들을 포함할 수 있다. 더미 셀들은 드레인 선택 트랜지스터와 메모리 셀들 사이와 소스 선택 트랜지스터와 메모리 셀들 사이에 적어도 하나 이상 직렬로 연결될 수 있다.
메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)를 포함할 수 있다.
주변 회로(120)는 메모리 셀 어레이(110)를 구동한다. 예를 들어 주변 회로(120)는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 드레인 선택 라인들, 워드라인들, 소스 선택 라인들 및 공통 소스 라인을 포함할 수 있다. 본 발명의 실시 예에 따르면, 워드라인들은 노멀 워드라인들과 더미 워드라인들을 포함할 수 있다. 본 발명의 실시 예에 따르면, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
실시 예에서 행 라인들(RL)은 로컬 라인 그룹들에 포함된 로컬 라인들일 수 있다. 로컬 라인 그룹은 하나의 메모리 블록에 대응될 수 있다. 로컬 라인 그룹은 드레인 선택 라인, 로컬 워드라인들 및 소스 선택 라인을 포함할 수 있다.
어드레스 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 제어 로직(130)으로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 로우 어드레스(RADD)를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 로우 어드레스(RADD)에 따라 전압 생성부(122)로부터 제공받은 전압들을 적어도 하나의 워드라인(WL)에 인가하여 선택된 메모리 블록의 적어도 하나의 워드라인을 선택할 수 있다.
프로그램 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 프로그램 전압을 인가하고 비선택된 워드라인들에 프로그램 전압보다 낮은 레벨의 패스 전압을 인가할 것이다. 프로그램 검증 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 검증 전압을 인가하고 비선택된 워드라인들에 검증 전압보다 높은 레벨의 검증 패스 전압을 인가할 것이다.
리드 동작 시에, 어드레스 디코더(121)는 선택된 워드라인에 읽기 전압을 인가하고, 비선택된 워드라인들에 읽기 전압보다 높은 레벨의 읽기 패스 전압을 인가할 것이다.
본 발명의 실시 예에 따르면, 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 메모리 장치(100)에 입력되는 어드레스(ADDR)는 블록 어드레스를 포함한다. 어드레스 디코더(121)는 블록 어드레스를 디코딩하고, 디코딩된 블록 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 어드레스 디코더(121)는 선택된 메모리 블록에 입력되는 워드라인들에 접지 전압을 인가할 수 있다.
본 발명의 실시 예에 따르면, 어드레스 디코더(121)는 전달된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩하도록 구성될 수 있다. 디코딩된 컬럼 어드레스는 읽기 및 쓰기 회로(123)에 전달될 수 있다. 예시적으로, 어드레스 디코더(121)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
전압 생성부(122)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성된다. 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 생성할 수 있다. 전압 생성부(122)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(122)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(122)는 다양한 전압 레벨들을 갖는 복수의 동작 전압(Vop)들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압(Vop)들을 생성할 것이다.
생성된 복수의 동작 전압(Vop)들은 어드레스 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
읽기 및 쓰기 회로(123)는 제1 내지 제 m 페이지 버퍼들(PB1~PBm)을 포함한다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 각각 제1 내지 제 m 비트라인들(BL1~BLm)을 통해 메모리 셀 어레이(110)에 연결된다. 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 제어 로직(130)의 제어에 응답하여 동작한다.
제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124)와 데이터(DATA)를 통신한다. 프로그램 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 데이터 입출력 회로(124) 및 데이터 라인들(DL)을 통해 저장될 데이터(DATA)를 수신한다.
프로그램 동작 시, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 워드라인에 프로그램 펄스가 인가될 때, 저장될 데이터(DATA)를 데이터 입출력 회로(124)를 통해 수신한 데이터(DATA)를 비트라인들(BL1~BLm)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램된다. 프로그램 허용 전압(예를 들면, 접지 전압)이 인가되는 비트라인과 연결된 메모리 셀은 상승된 문턱전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트라인과 연결된 메모리 셀의 문턱전압은 유지될 것이다. 프로그램 검증 동작 시에, 제1 내지 제 m 페이지 버퍼들(PB1~PBm)은 선택된 메모리 셀들로부터 비트라인들(BL1~BLm)을 통해 메모리 셀들에 저장된 데이터(DATA)를 읽는다.
리드 동작 시, 읽기 및 쓰기 회로(123)는 선택된 페이지의 메모리 셀들로부터 비트라인들(BL)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 제1 내지 제m 페이지 버퍼들(PB1~PBm)에 저장할 수 있다.
소거 동작 시에, 읽기 및 쓰기 회로(123)는 비트라인들(BL)을 플로팅(floating) 시킬 수 있다. 실시 예로서, 읽기 및 쓰기 회로(123)는 열 선택 회로를 포함할 수 있다.
데이터 입출력 회로(124)는 데이터 라인들(DL)을 통해 제1 내지 제 m 페이지 버퍼들(PB1~PBm)에 연결된다. 데이터 입출력 회로(124)는 제어 로직(130)의 제어에 응답하여 동작한다.
데이터 입출력 회로(124)는 입력되는 데이터(DATA)를 수신하는 복수의 입출력 버퍼들(미도시)을 포함할 수 있다. 프로그램 동작 시, 데이터 입출력 회로(124)는 외부 컨트롤러(미도시)로부터 저장될 데이터(DATA)를 수신한다. 데이터 입출력 회로(124)는 리드 동작 시, 읽기 및 쓰기 회로(123)에 포함된 제1 내지 제 m 페이지 버퍼들(PB1~PBm)로부터 전달된 데이터(DATA)를 외부 컨트롤러로 출력한다.
실시 예에서, 데이터 입출력 회로(124)는 리드 동작시 외부 컨트롤러에서 입력되는 외부 클럭(RE_CK)을 기초로 내부 클럭(DQS)을 생성할 수 있다. 데이터 입출력 회로(124)는 리드 동작시, 내부 클럭(DQS)에 응답하여 복수의 입출력 버퍼들에 저장된 데이터(DATA)를 외부 컨트롤러로 출력할 수 있다.
실시 예에서, 데이터 입출력 회로(124)는 지연 제어 회로(124a)를 포함할 수 있다.
지연 제어 회로(124a)는 입력 받은 외부 클럭(RE_CK)을 지연시켜 내부 클럭(DQS)을 생성할 수 있다. 지연 제어 회로(124a)는 외부 클럭(RE_CK)과 내부 클럭(DQS) 간의 출력 딜레이가 타겟 딜레이로 고정되도록 출력 딜레이를 제어할 수 있다.
지연 제어 회로(124a)는 초기 딜레이를 타겟 딜레이로 설정할 수 있다. 초기 딜레이는 저장 장치가 부트-업된 이후에, 리드 동작시 최초로 입력된 외부 클럭(RE_CK)과, 외부 클럭(RE_CK)을 기초로 최초로 생성된 내부 클럭(DQS) 간의 딜레이일 수 있다.
다른 실시 예에서, 지연 제어 회로(124a)는 미리 설정된 딜레이를 타겟 딜레이로 설정할 수 있다.
센싱 회로(125)는 리드 동작 또는 검증 동작 시, 제어 로직(130)이 생성한 허용 비트(VRYBIT) 신호에 응답하여 기준 전류를 생성하고, 읽기 및 쓰기 회로(123)로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호 또는 페일 신호를 제어 로직(130)으로 출력할 수 있다.
제어 로직(130)은 어드레스 디코더(121), 전압 생성부(122), 읽기 및 쓰기 회로(123), 데이터 입출력 회로(124) 및 센싱 회로(125)에 연결될 수 있다. 제어 로직(130)은 메모리 장치(100)의 제반 동작을 제어하도록 구성될 수 있다. 제어 로직(130)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로(120)를 제어할 수 있다. 예를 들면, 제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 읽기 및 쓰기 회로 제어신호(PBSIGNALS) 및 허용 비트(VRYBIT)를 생성할 수 있다. 제어 로직(130)은 동작 신호(OPSIG)는 전압 생성부(122)로 출력하고, 로우 어드레스(RADD)는 어드레스 디코더(121)로 출력하고, 읽기 및 쓰기 제어신호는 읽기 및 쓰기 회로(123)로 출력하고, 허용 비트(VRYBIT)는 센싱 회로(125)로 출력할 수 있다. 또한, 제어 로직(130)은 센싱 회로(125)가 출력한 패스 또는 페일 신호(PASS/FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 제1 실시 예에 따른 지연 제어 회로를 설명하기 위한 도면이다.
도 3을 참조하면, 지연 제어 회로(400)는 기준 클럭(CK)을 기초로 내부 클럭(DQS)을 생성하여 외부로 출력할 수 있다. 기준 클럭(CK)은 지연 제어 회로(400)에 입력되는 입력 신호일 수 있다. 내부 클럭(DQS)은 지연 제어 회로(400)에서 출력되는 출력 신호일 수 있다. 기준 클럭(CK)은 메모리 장치의 동작을 위해 규칙적으로 인가되는 펄스 신호일 수 있다.
실시 예에서, 지연 제어 회로(400)는 디지털 지연 제어부(410), 클럭 분배부(420), 지연 모사 회로(430), 위상 감지부(440), 저역 통과 필터(450) 및 지연 코드 생성부(460)를 포함할 수 있다.
디지털 지연 제어부(410)는 입력 신호를 지연시켜 지연 신호를 생성할 수 있다. 디지털 지연 제어부(410)는 디지털 신호인 지연 코드에 응답하여, 입력 신호를 지연시키는 정도를 조절할 수 있다. 디지털 지연 제어부(410)는 생성한 지연 신호를 클럭 분배부(420) 및 지연 모사 회로(430)로 출력할 수 있다.
클럭 분배부(420)는 클럭 분배 네트워크(Clock Distribution Network, CDN)를 포함할 수 있다. 클럭 분배 네트워크는 복수의 타겟 회로들(미도시)에 동일한 클럭을 분배하기 위한 시스템일 수 있다. 다시 말해서, 클럭 분배 네트워크는 입력된 클럭을 각 타겟 회로에 분배하고, 각 타겟 회로에 분배된 클럭 간의 차이를 감소시키기 위한 구성을 포함할 수 있다.
클럭 분배부(420)는 디지털 지연 제어부(410)로부터 입력 받은 지연 신호를 분배할 수 있다. 클럭 분배부(420)는 분배한 지연 신호를 출력 신호로 출력할 수 있다.
지연 모사 회로(430)는 클럭 분배부(420)에 입력된 신호가 출력될 때까지 지연된 정도를 모사할 수 있다. 다시 말해서, 지연 모사 회로(430)는 지연 신호와 출력 신호 간의 출력 딜레이를 모사할 수 있다. 따라서, 지연 모사 회로(430)는 클럭 분배부(420)에서 분배된 지연 신호(출력 신호)와 동일한 딜레이를 갖는 신호를 출력할 수 있다.
지연 모사 회로(430)는 클럭 분배부(420)에서 출력된 출력 신호를 대신하여, 출력 신호와 동일한 딜레이를 갖는 신호를 위상 감지부(440)에 용이하게 제공하기 위해 활용될 수 있다.
위상 감지부(440)는 입력 신호와 지연 모사 회로(430)로부터 제공 받은 출력 신호 간의 위상 차를 감지할 수 있다. 즉 위상 감지부(440)는 위상 차를 통해, 입력 신호를 기준으로 출력 신호가 지연된 정도(딜레이)를 감지할 수 있다. 위상 감지부(440)는 입력 신호와 출력 신호 간의 출력 딜레이를 감지하고, 딜레이 감지 신호를 생성하여 저역 통과 필터(450)에 제공할 수 있다.
저역 통과 필터(450)는 딜레이 감지 신호의 성분 중 낮은 주파수 성분만을 통과시킬 수 있다. 저역 통과 필터(450)는 아날로그 신호를 디지털 신호로 변환하기 위해 활용될 수 있다.
지연 코드 생성부(460)는 저역 통과 필터(450)를 통과한 딜레이 감지 신호를 기초로 지연 코드를 생성할 수 있다. 지연 코드는 입력 신호와 출력 신호 간의 출력 딜레이를 조절하기 위한 지연 제어 신호일 수 있다. 지연 코드 생성부(460)는 생성한 지연 코드를 디지털 지연 제어부(410)에 제공할 수 있다.
도 3에서, 지연 제어 회로(400)는 입력 신호인 기준 클럭(CK)과 출력 신호인 내부 클럭(DQS)의 딜레이(위상 차)를 감지하고, 감지한 딜레이를 기초로 다음 딜레이를 제어하는 네거티브 피드백 시스템으로 구성될 수 있다. 지연 제어 회로(400)를 통해, 출력 신호인 내부 클럭(DQS)은 입력 신호인 기준 클럭(CK)에 동기화 될 수 있다.
도 4는 도 3의 지연 제어 회로의 동작을 설명하기 위한 타이밍도이다.
도 4를 참조하면, 기준 클럭(CK)은 동일한 펄스가 규칙적으로 반복되는 신호일 수 있다. 기준 클럭(CK)은 저장 장치에 전원이 공급되는 한, 메모리 장치에 상시 제공되는 신호일 수 있다.
도 3을 참조하여 설명된 지연 제어 회로는 내부 클럭(DQS)을 기준 클럭(CK)에 동기화시켜, 기준 클럭(CK)과 내부 클럭(DQS)의 딜레이를 0으로 고정시키는 딜레이 고정 루프(Delay Locked Loop, DLL) 회로일 수 있다.
내부 클럭(DQS)은 지연 제어 회로를 통해 기준 클럭(CK)에 동기화될 수 있다. 기준 클럭(CK)에 동기화된 내부 클럭(DQS)의 상승 엣지(Rising Edge)는 기준 클럭(CK)의 상승 엣지에 정렬될 수 있다. 내부 클럭(DQS)의 하강 엣지(Falling Edge)는 기준 클럭(CK)의 하강 엣지에 정렬될 수 있다.
도 5는 실시 예에 따른 클럭 분배부를 설명하기 위한 도면이다.
도 5를 참조하면, 클럭 분배부(500)에 입력되는 입력 신호는 리드 클럭(RE_CK)일 수 있다. 클럭 분배부(500)로부터 출력되는 출력 신호는 내부 클럭(DQS)일 수 있다. 리드 클럭(RE_CK)은 클럭 분배부(500)에 상시 입력되는 신호가 아니라, 리드 동작 시에만 입력되는 신호일 수 있다. 클럭 분배부(500)는 도 3을 참조하여 설명된 클럭 분배부(420)와 동일한 기능을 수행할 수 있다.
도 3과 비교하여, 클럭 분배부(500)를 포함하는 데이터 입출력 회로는 입력 신호인 리드 클럭(RE_CK)과 출력 신호인 내부 클럭(DQS)의 출력 딜레이를 감지하여, 딜레이를 조절하는 별도의 회로 구성을 포함하지 않는다. 따라서, 리드 클럭(RE_CK)에서 발생한 변동(Variation)은 내부 클럭(DQS)에 영향을 줄 수 있다.
도 6은 도 5의 클럭 분배부(500)의 동작을 설명하기 위한 타이밍도이다.
도 6을 참조하면, 입력 신호인 리드 클럭(RE_CK)은 펄스 신호들(①~⑦)을 포함할 수 있다. 출력 신호인 내부 클럭(DQS)은 펄스 신호들(①'~⑦')을 포함할 수 있다. 도 5와 같이, 딜레이를 조절하는 구성이 없는 경우, 리드 클럭(RE_CK) 자체 또는 클럭 분배부(500)의 신호 전달 과정에서 발생한 변동(Variation)은 내부 클럭(DQS)에 영향을 줄 수 있다.
도 6에서, 리드 클럭(RE_CK) 자체의 변동(Variation) 사항은 없으나, 클럭 분배부(500)의 신호 전달 과정에서 변동(Variation)이 발생한 것으로 가정하여 설명한다. 이 경우 내부 클럭(DQS)은 불규칙적인 폭을 갖는 펄스 신호로 출력될 수 있다.
리드 클럭(RE_CK)의 제1 펄스(①)와 내부 클럭(DQS)의 제1 펄스(①') 간의 지터(jitter)는 제1 딜레이(Delay1)일 수 있다. 리드 클럭(RE_CK)의 제3 펄스(③)와 내부 클럭(DQS)의 제3 펄스(③') 간의 지터(jitter)는 제2 딜레이(Delay2)일 수 있다. 리드 클럭(RE_CK)의 제7 펄스(⑦)와 내부 클럭(DQS)의 제7 펄스(⑦') 간의 지터(jitter)는 제3 딜레이(Delay3)일 수 있다.
데이터 입출력 회로는 내부 클럭(DQS)에 응답하여 입출력 버퍼에 저장된 데이터를 외부로 출력한다. 제1 내지 제3 딜레이들(Delay1~Delay3) 각각은 하나의 값으로 고정되지 않고 서로 다른 값을 갖는다. 따라서, 데이터 입출력 회로는 불규칙적인 펄스 신호를 갖는 내부 클럭(DQS)에 응답하여 데이터를 출력하므로, tDVW(Data Valid Window)가 감소될 수 있다.
도 7은 제2 실시 예에 따른 지연 제어 회로를 설명하기 위한 도면이다.
도 7을 참조하면, 지연 제어 회로(600)는 리드 클럭(RE_CK)을 기초로 내부 클럭(DQS)을 생성하여 외부로 출력할 수 있다. 리드 클럭(RE_CK)은 지연 제어 회로(600)에 입력되는 입력 신호일 수 있다. 내부 클럭(DQS)은 지연 제어 회로(600)에서 출력되는 출력 신호일 수 있다. 리드 클럭(RE_CK)은 리드 동작 시에만 입력되는 펄스 신호일 수 있다.
즉, 리드 클럭(RE_CK)은 기준 클럭(CK)과 달리 메모리 장치에 상시 제공되는 펄스 신호가 아니다. 따라서, 도 3과 같은 구성으로 내부 클럭(DQS)을 리드 클럭(RE_CK)에 동기화시켜 출력 신호의 딜레이를 조절하는 방법은 비효율적일 수 있다.
지연 제어 회로(600)는 도 3의 지연 제어 회로(400)와 다르게 입력 신호와 출력 신호의 출력 딜레이를 타겟 딜레이에 고정시키는 방식으로 딜레이를 제어할 수 있다.
즉, 지연 제어 회로(600)는 입력 신호와 출력 신호의 출력 딜레이를 0보다 큰 값을 갖는 타겟 딜레이로 고정시킴으로써, 출력 신호를 일정한 폭을 갖는 펄스 신호로 출력할 수 있다. 지연 제어 회로(600)가 내부 클럭(DQS)을 일정한 폭을 갖는 펄스 신호로 안정적으로 출력함으로써, tDVW(Data Valid Window)가 개선될 수 있다.
지연 제어 회로(600)는 지연 신호 생성부(610), 지연 정보 생성부(620) 및 지연 제어 신호 생성부(630)를 포함할 수 있다.
지연 신호 생성부(610)는 입력 신호로 리드 클럭(RE_CK)을 입력 받고, 출력 신호로 내부 클럭(DQS)을 생성(출력)할 수 있다. 지연 신호 생성부(610)는 지연 제어 신호(DLY_CON)에 응답하여, 입력 신호를 지연시켜 출력 신호를 생성할 수 있다. 지연 신호 생성부(610)는 지연 제어 신호(DLY_CON)에 따라, 입력 신호를 상대적으로 더 적게 또는 더 많이 지연시켜 출력 신호를 생성할 수 있다.
지연 정보 생성부(620)는 입력 신호인 리드 클럭(RE_CK)과 출력 신호인 내부 클럭(DQS)의 출력 딜레이를 나타내는 지연 정보(DLY_INF)를 생성할 수 있다. 지연 정보 생성부(620)는 아날로그 신호인 출력 딜레이를 감지하고, 감지한 딜레이를 디지털 신호로 변환하여 지연 정보(DLY_INF)를 생성할 수 있다.
지연 제어 신호 생성부(630)는 지연 정보 생성부(620)로부터 입력 받은 지연 정보(DLY_INF)를 기초로 지연 제어 신호(DLY_CON)를 생성할 수 있다.
구체적으로, 지연 제어 신호 생성부(630)는 입력 신호인 리드 클럭(RE_CK)과 출력 신호인 내부 클럭(DQS)간의 출력 딜레이가 타겟 딜레이에 고정되도록, 출력 딜레이를 조절하는 지연 제어 신호(DLY_CON)를 생성할 수 있다.
지연 제어 신호 생성부(630)는 타겟 딜레이에 관한 지연 정보(DLY_INF)와 감지된 딜레이에 관한 지연 정보(DLY_INF)의 비교 결과를 기초로, 지연 제어 신호(DLY_CON)를 생성할 수 있다. 지연 제어 신호 생성부(630)는 지연 제어 신호(DLY_CON)를 통해 입력 신호와 출력 신호 간의 출력 딜레이가 타겟 딜레이에 고정되도록 제어할 수 있다. 실시 예에서, 지연 제어 신호(DLY_CON)는 디지털 신호인 지연 코드를 포함할 수 있다.
실시 예에서, 지연 제어 신호 생성부(630)는 초기 딜레이를 타겟 딜레이로 설정할 수 있다. 초기 딜레이는 저장 장치가 부트-업된 이후에, 최초 리드 동작시 지연 신호 생성부(610)에 입력된 외부 클럭(RE_CK)과, 외부 클럭(RE_CK)을 기초로 최초로 생성된 내부 클럭(DQS) 간의 딜레이일 수 있다.
예를 들어, 초기 딜레이는 최초로 입력된 외부 클럭(RE_CK)의 1번째 펄스와 최초로 생성된 내부 클럭(DQS)의 1번째 펄스의 지터(jitter)일 수 있다. 다양한 실시 예에서, 초기 딜레이는 최초로 입력된 외부 클럭(RE_CK)과 최초로 생성된 내부 클럭(DQS)의 지터(jitter)들의 최소 값, 평균 값, 최대 값 중 어느 하나일 수 있다.
다른 실시 예에서, 지연 제어 신호 생성부(630)는 미리 설정된 딜레이를 타겟 딜레이로 설정할 수 있다.
도 8은 도 7의 지연 제어 회로의 세부 구성을 설명하기 위한 도면이다.
도 8을 참조하면, 지연 신호 생성부(610)는 디지털 지연 제어부(611) 및 클럭 분배부(612)를 포함할 수 있다.
디지털 지연 제어부(611)는 디지털 신호인 지연 코드(DLY_CODE)에 응답하여 입력 신호인 리드 클럭(RE_CK)을 지연시킨 지연 신호(DLY_SIG)를 생성할 수 있다. 디지털 지연 제어부(611)는 지연 코드(DLY_CODE)에 따라, 리드 클럭(RE_CK)을 지연시키는 정도를 달리하여 지연 신호(DLY_SIG)를 생성할 수 있다. 디지털 지연 제어부(611)는 디지털 제어 지연 라인(Digitally Controlled Delay Line, DCDL)회로를 포함할 수 있다.
클럭 분배부(612)는 디지털 지연 제어부(611)로부터 입력 받은 지연 신호(DLY_SIG)를 분배할 수 있다. 클럭 분배부(612)는 지연 신호(DLY_SIG)를 분배하여, 출력 신호인 내부 클럭(DQS)으로 출력할 수 있다. 클럭 분배부(612)는 도 3 및 도 5를 참조하여 설명된 클럭 분배부와 동일한 기능을 수행할 수 있다.
지연 정보 생성부(620)는 지연 감지부(621) 및 신호 변환부(622)를 포함할 수 있다.
지연 감지부(621)는 입력 신호인 리드 클럭(RE_CK)과 출력 신호인 내부 클럭(DQS)간 의 출력 딜레이를 감지할 수 있다. 지연 감지부(621)는 출력 딜레이를 감지하고, 딜레이 감지 신호(DLY_DET)를 생성할 수 있다. 딜레이 감지 신호(DLY_DET)는 출력 딜레이에 비례하는 펄스 폭이나 전압 레벨을 갖는 신호일 수 있다.
신호 변환부(622)는 내부 클럭(DQS)에 응답하여, 아날로그 신호인 딜레이 감지 신호(DLY_DET)를 디지털 신호로 변환하여 딜레이 정보(DLY_INF)를 생성할 수 있다. 실시 예에서, 신호 변환부(622)는 아날로그-디지털 컨버터(Analog-Digital Converter, ADC)를 포함할 수 있다. 다양한 실시 예에서, 신호 변환부(622)는 타임-디지털 컨버터(Time-Digital Converter, TDC)를 포함할 수 있다.
지연 제어 신호 생성부(630)는 제1 레지스터(631), 제2 레지스터(632), 비교부(633) 및 지연 코드 생성부(634)를 포함할 수 있다.
제1 레지스터(631)는 제1 인에이블 신호(EN_TAR)에 응답하여 타겟 딜레이를 나타내는 지연 정보(DLY_INF)를 타겟 지연 정보(TARGET)로 저장할 수 있다. 제1 인에이블 신호(EN_TAR)는 타겟 지연 정보(TARGET)를 저장하는 구간에서만 활성화될 수 있다.
제2 레지스터(632)는 제2 인에이블 신호(EN_TARB)에 응답하여, 입력 신호와 출력 신호 간의 출력 딜레이를 나타내는 지연 정보(DLY_INF)를 지연 정보(PRESENT)로 저장할 수 있다. 제2 인에이블 신호(EN_TARB)는 제1 인에블 신호(EN_TAR)를 반전시킨 신호일 수 있다.
다양한 실시 예에서, 제1 레지스터(631)는 초기 딜레이가 타겟 딜레이로 설정되면, 초기 딜레이를 나타내는 지연 정보(DLY_INF)를 저장할 수 있다. 초기 딜레이는 저장 장치가 부트-업 된 이후, 최초 리드 동작 시에 입력되는 리드 클럭(RE_CK)과 최초로 생성된 내부 클럭(DQS) 간의 딜레이일 수 있다. 제1 인에이블 신호(EN_TAR)는 초기 딜레이를 나타내는 지연 정보(DLY_INF)를 저장하는 구간에서만 활성화될 수 있다. 이 경우, 제1 레지스터(631)는 저장 장치가 다시 부트-업 되기 전까지는, 저장한 초기 딜레이를 나타내는 지연 정보(DLY_INF)를 계속 유지할 수 있다.
제2 인에이블 신호(EN_TARB)는 제1 인에블 신호(EN_TAR)를 반전시킨 신호이므로, 초기 딜레이를 나타내는 지연 정보(DLY_INF)를 저장하는 구간 이후, 활성화될 수 있다. 제2 레지스터(632)는 지연 정보(PRESENT)가 새롭게 생성될 때마다, 이전에 저장된 지연 정보(PRESENT)를 새롭게 생성된 지연 정보(PRESENT)로 갱신하여 저장할 수 있다.
다른 실시 예에서, 제1 레지스터(631)는 미리 설정된 딜레이를 나타내는 지연 정보(DLY_INF)를 타겟 지연 정보(TARGET)로 저장할 수 있다.
비교부(633)는 제1 레지스터(631)로부터 제공 받은 타겟 지연 정보(TARGET)와 제2 레지스터(632)로부터 제공 받은 지연 정보(PRESENT)를 비교하여, 비교 결과를 생성할 수 있다. 비교부(633)는 비교 결과로서, 타겟 지연 정보(TARGET)와 지연 정보(PRESENT)의 차이 값에 대한 크기 정보(DELTA) 및 부호 정보(SIGN)를 생성할 수 있다.
지연 코드 생성부(634)는 크기 정보(DELTA) 및 부호 정보(SIGN)를 이용하여, 입력 신호인 리드 클럭(RE_CK)과 출력 신호인 내부 클럭(DQS) 간의 출력 딜레이를 조절하는 지연 코드(DLY_CODE)를 생성할 수 있다. 지연 코드 생성부(634)는 크기 정보(DELTA)의 값이 감소하는 방향으로 지연 코드(DLY_CODE)를 생성할 수 있다. 크기 정보(DELTA)의 값이 감소할수록, 지연 정보는 타겟 지연 정보와 근접한 값을 가질 수 있다. 다시 말해서, 입력 신호와 출력 신호 간의 출력 딜레이는 타겟 딜레이에 근접해가고, 결국 타겟 딜레이에 고정된다.
도 9a는 도 8의 지연 정보 생성부의 일 실시 예를 설명하기 위한 도면이다.
도 9a를 참조하면, 지연 정보 생성부(700a)는 지연 감지부(710a) 및 신호 변환부(720a)를 포함할 수 있다.
지연 감지부(710a)는 아날로그 신호인 딜레이를 감지하고, 딜레이 감지 신호로서 딜레이 비례 전압(Voltage Proportional To Delay, VPTD)을 생성할 수 있다.
실시 예에서, 지연 감지부는 인버터(INV), 낸드 게이트(NAND), 트랜지스터들(T1, T2), 커패시터(C1) 및 전류원(I1)을 포함할 수 있다. 트랜지스터들은 NMOS 트랜지스터일 수 있다.
리드 클럭(RE_CK)과, 인버터(INV)를 거친 내부 클럭(DQS)은 낸드 게이트(NAND)에 입력된다. 낸드 게이트(NAND)는 리드 클럭(RE_CK)과 내부 클럭(DQS)간의 출력 딜레이에 비례하는 펄스(Pulse Proportional To Delay, PPTD) 신호를 출력할 수 있다. 딜레이 비례 펄스 신호는 트랜지스터(T1)의 게이트 단자에, 제어 신호로서 인가될 수 있다. 전원 전압원(VCCI)은 트랜지스터(T1)의 드레인 단자에 연결되어 전원을 공급할 수 있다.
전류원(I1)은 트랜지스터(T1)의 소스 단자와 출력 노드(N) 사이에 연결될 수 있다. 전류원(I1)은 제어 신호인 딜레이 비례 펄스 신호에 응답하여, 커패시터(C1)에 충전되는 전압을 조절할 수 있다. 제어 신호의 펄스 폭이 클수록, 커패시터(C1)에 더 높은 레벨의 전압이 충전될 수 있다. 제어 신호의 펄스 폭이 좁을수록, 커패시터(C1)에 더 낮은 레벨의 전압이 충전될 수 있다.
커패시터(C1)는 출력 노드(N)와 접지 노드(GND) 사이에 연결될 수 있다. 커패시터(C1)는 전류원(I1)이 공급하는 전류에 따라, 다른 크기의 전압을 충전할 수 있다. 커패시터(C1)에 충전된 전압은 딜레이에 비례하는 전압(VPTD)일 수 있다.
트랜지스터(T2)는 리셋 신호(RST)의 제어에 따라 동작하고, 출력 노드(N)와 접지 노드(GND)사이에 연결될 수 있다. 트랜지스터(T2)는 리셋 신호(RST)에 응답하여, 출력 노드(N)와 접지 노드(GND)간의 전류 패스를 형성하고, 커패시터(C1)에 충전된 전압을 방전시킬 수 있다.
지연 감지부(710a)는 설계 방식에 따라, 다양한 논리 회로 및 소자들(저항, 커패시터, 트랜지스터, 증폭기 등)로 구성될 수 있다.
신호 변환부(720a)는 지연 감지부(710a)로부터 딜레이 비례 전압(VPTD)을 딜레이 감지 신호로 입력 받을 수 있다. 신호 변환부(720a)는 딜레이 감지 신호를 디지털 신호로 변환하는 아날로그-디지털 컨버터를 포함할 수 있다. 신호 변환부(720a)는 내부 클럭(DQS)에 응답하여, 딜레이 감지 신호를 디지털 신호로 변환하고, 지연 정보(DLY_INF)로 출력할 수 있다.
도 9b는 도 8의 지연 정보 생성부의 다른 실시 예를 설명하기 위한 도면이다.
도 9b를 참조하면, 지연 정보 생성부(700b)는 지연 감지부(710b) 및 신호 변환부(720b)를 포함할 수 있다.
지연 감지부(710b)는 아날로그 신호인 딜레이를 감지하고, 딜레이 감지 신호로서 딜레이 비례 펄스(Pulse Proportional To Delay, PPTD)를 생성할 수 있다.
실시 예에서, 지연 감지부(710b)는 인버터(INV) 및 낸드 게이트(NAND)를 포함할 수 있다. 리드 클럭(RE_CK)과, 인버터(INV)를 거친 내부 클럭(DQS)은 낸드 게이트(NAND)에 입력된다. 낸드 게이트(NAND)는 리드 클럭(RE_CK)과 내부 클럭(DQS)간의 출력 딜레이에 비례하는 펄스 신호를 출력할 수 있다.
신호 변환부(720b)는 지연 감지부(710b)로부터 딜레이 비례 펄스(PPTD)를 딜레이 감지 신호로 입력 받을 수 있다. 신호 변환부(720b)는 딜레이 감지 신호를 디지털 신호로 변환하여, 지연 정보(DLY_INF)로 출력할 수 있다.
신호 변환부(720b)는 D플립플롭 회로(721b), 인코더(722b) 및 인버터 체인 회로(723b)를 포함할 수 있다.
D플립플롭 회로(721b)는 아날로그 신호인 딜레이 비례 펄스(PPTD)를 N번의 샘플링을 통하여, 디지털 코드로 저장할 수 있다. 구체적으로, D플립플롭 회로(721b)는 인버터 체인 회로(732b)가 제공하는 클럭 신호들(CK<N:1>)에 따라, 딜레이 비레 펄스(PPTD)를 샘플링하는 N개의 D플립플롭들(D Flip-Flop<N:1>)을 포함할 수 있다.,
인코더(722b)는 D플립플롭 회로(721b)가 저장한 디지털 코드를 인코딩하여 이진 코드로 변환할 수 있다. 인코더(722b)는 변환한 이진 코드를 지연 정보(DLY_INF)로 출력할 수 있다.
인버터 체인 회로(723b)는 리드 클럭(RE_CK)을 일정 시간 간격으로 지연 시켜, 샘플링을 위한 N개의 클럭 신호들(CK<N:1>)을 생성할 수 있다. 인버터 체인 회로(723b)는 N개의 클럭 신호들(CK<N:1>)을 생성하기 위한 복수의 인버터들을 포함할 수 있다.
도 10a는 도 8의 지연 코드 생성부의 일 실시 예를 설명하기 위한 도면이다.
도 10a를 참조하면, 지연 코드 생성부(800a)는 제3 레지스터(810a), 제4 레지스터(820a) 및 연산부(830a)를 포함할 수 있다.
제3 레지스터(810a)는 이전 지연 코드(DLT_CODE(n-1))를 저장할 수 있다. 이전 지연 코드(DLT_CODE(n-1))는 출력 지연 코드(DLT_CODE(n)) 바로 이전에 생성된 지연 코드일 수 있다. 제3 레지스터(810a)는 이전 지연 코드(DLT_CODE(n-1))를 제4 레지스터(820a)로부터 제공받을 수 있다. 제3 레지스터(810a)는 이전 지연 코드(DLT_CODE(n-1))를 연산부(830a)에 제공할 수 있다.
제4 레지스터(820a)는 연산부(830a)가 생성한 출력 지연 코드(DLT_CODE(n))를 저장할 수 있다. 제4 레지스터(820a)는 출력 지연 코드(DLT_CODE(n))가 외부로 출력되면, 출력 지연 코드(DLT_CODE(n))를 제3 레지스터(810a)에 제공할 수 있다.
연산부(830a)는 이전 지연 코드(DLT_CODE(n-1))에 크기 정보(DELTA) 및 부호 정보(SIGN)를 반영하여 지연 코드(DLY_CODE(n))를 생성할 수 있다. 크기 정보(DELTA) 및 부호 정보(SIGN)는 도 8을 참조하여 설명된 비교부가 제공하는 타겟 지연 정보와 지연 정보의 차이 값에 대한 부호 정보 및 크기 정보일 수 있다.
연산부(830a)는 부호 정보(SIGN)에 따라, 이전 지연 코드(DLT_CODE(n-1)에 크기 정보(DELTA)를 가감하여 출력 지연 코드 코드(DLT_CODE(n))를 생성할 수 있다.
도 10b는 도 8의 지연 코드 생성부의 다른 실시 예를 설명하기 위한 도면이다.
도 10b를 참조하면, 지연 코드 생성부(800b)는 코드 카운터로 구성될 수 있다.
지연 코드 생성부(800b)는 비교부가 제공하는 부호 정보(SIGN)에 따라, 기준 코드 값에 미리 설정된 값을 가감하여 지연 코드(DLY_CODE(n))를 생성할 수 있다. 지연 코드 생성부(800b)는 부호 정보(SIGN)가 플러스이면 기준 코드 값에 미리 설정된 값을 더하여 지연 코드(DLY_CODE(n))를 생성할 수 있다. 지연 코드 생성부(800b)는 부호 정보(SIGN)가 마이너스이면 가지면, 기준 코드 값에 미리 설정된 값을 빼어 지연 코드(DLY_CODE(n))를 생성할 수 있다.
설계 방식에 따라, 지연 코드 생성부(800b)는 부호 정보(SIGN)와 반대로, 기준 코드 값에 미리 설정된 값을 반영하여 지연 코드(DLY_CODE(n))를 생성할 수 있다.
도 11은 분주된 외부 클럭 및 내부 클럭을 설명하기 위한 도면이다.
도 11을 참조하면, 지연 신호 생성부(910)는 외부 클럭인 리드 클럭(RE_CK)을 입력 받을 수 있다. 지연 신호 생성부(910)는 지연 제어 신호(DLY_CON)에 응답하여, 리드 클럭(RE_CK)을 지연시켜 내부 클럭(DQS)을 생성할 수 있다.
제1 분주 회로(920)는 입력 받은 리드 클럭(RE_CK)을 정수 배로 분주하여, 분주된 리드 클럭(RE_CK_DIV)을 생성할 수 있다. 분주된 리드 클럭(RE_CK_DIV)은 리드 클럭(RE_CK)보다 저속으로 펄스 신호가 출력될 수 있다.
제2 분주 회로(930)는 입력 받은 내부 클럭(DQS)을 분주하여, 분주된 내부 클럭(DQS_DIV)을 생성할 수 있다. 분주된 내부 클럭(DQS_DIV)은 내부 클럭(DQS)보다 저속으로 펄스 신호가 출력될 수 있다.
실시 예에서, 도 7을 참조하여 설명된 지연 정보 생성부(620)에 리드 클럭(RE_CK) 및 내부 클럭(DQS) 대신에, 분주된 리드 클럭(RE_CK_DIV) 및 분주된 내부 클럭(DQS_DIV)이 입력될 수 있다. 분주된 리드 클럭(RE_CK_DIV) 및 분주된 내부 클럭(DQS_DIV)은 같은 정수 배로 분주되었기 때문에, 지연 정보 생성부(620)는 리드 클럭(RE_CK) 및 내부 클럭(DQS)이 입력될 때와 마찬가지로 동일한 지연 정보(DLY_INF)를 생성할 수 있다.
리드 클럭(RE_CK) 및 내부 클럭(DQS) 대신 분주된 리드 클럭(RE_CK_DIV) 및 분주된 내부 클럭(DQS_DIV)이 지연 정보 생성부(620)에 입력되면, 저속으로 동작하는 지연 정보 생성부(620)도 동일한 지연 정보(DLY_INF)를 생성할 수 있다는 이점이 있다.
도 12는 도 8의 지연 제어 회로의 동작을 설명하기 위한 제1 타이밍도이다.
도 12를 참조하면, 입력 신호인 리드 클럭(RE_CK)과 출력 신호인 내부 클럭(DQS)의 출력 딜레이는 타겟 딜레이에 고정된 상태일 수 있다. 미리 설정된 딜레이 또는 초기 딜레이가 타겟 딜레이로 설정될 수 있다.
도 12에서, 초기 딜레이가 타겟 딜레이로 설정될 수 있다.
초기 딜레이는 저장 장치가 부트 업 된 이후, 최초 리드 동작시 입력되는 리드 클럭(RE_CK)과 최초로 생성된 내부 클럭(DQS)의 출력 딜레이일 수 있다. 보다 구체적으로, 최초 딜레이는 최초로 입력되는 리드 클럭(RE_CK)의 1번째 펄스(①)와 최초로 출력되는 내부 클럭(DQS)의 1번째 펄스(①') 간의 지터(jitter)일 수 있다.
초기 딜레이가 타겟 딜레이로 설정되면, 리드 클럭(RE_CK) 자체 또는 클럭 분배부(500)의 신호 전달 과정에서 변동(Variation)이 발생해도, 내부 클럭(DQS)은 일정한 폭의 펄스 신호로 출력될 수 있다. 다시 말해서, 변동(Variation)에도 불구하고, 내부 클럭(DQS)은 일정한 폭을 갖는 안정적인 펄스 신호로 출력 됨으로써, tDVW(Data Valid Window)는 개선될 수 있다.
도 6과 비교하여, 내부 클럭(DQS)은 리드 클럭(RE_CK)과 고정 딜레이(Fixed Delay)를 가지며 출력될 수 있다.
따라서, 리드 클럭(RE_CK)과 내부 클럭(DQS)의 동일한 순서의 펄스들 각각은 동일한 지터(jitter)를 갖는다. 예를 들어, 리드 클럭(RE_CK)을 기준으로 내부 클럭(DQS)의 5번째 펄스(⑤')의 지터(jitter)는 내부 클럭(DQS)의 1번째 펄스(①')의 지터(jitter)와 동일할 수 있다.
도 13은 도 8의 지연 제어 회로의 동작을 설명하기 위한 제2 타이밍도이다.
도 13을 참조하면, 전원 전압(VCCI)의 공급에 변동이 발생하는 경우를 가정하여 설명한다.
리드 클럭(RE_CK)은 리드 동작시에 지연 제어 회로에 입력되는 펄스 신호일 수 있다.
내부 클럭(DQS)은 지연 제어 회로가 리드 클럭(RE_CK) 지연시켜 생성하는 출력 신호일 수 있다.
딜레이 비례 펄스(Pulse Proportional To Delay, PPTD)는 펄스 폭이 리드 클럭(RE_CK)과 내부 클럭(DQS) 간의 출력 딜레이에 비례하는 신호일 수 있다. 출력 딜레이가 길수록, 로우 레벨을 갖는 펄스가 길게 출력될 수 있다. 출력 딜레이가 짧을수록, 로우 레벨을 갖는 펄스가 짧게 출력될 수 있다. 다른 실시 예에서, 출력 딜레이가 길수록, 하이 레벨을 갖는 펄스가 길게 출력될 수 있다. 출력 딜레이가 짧을수록, 하이 레벨을 갖는 펄스가 짧게 출력될 수 있다.
딜레이 비례 전압(Voltage Proportional To Delay, VPTD)은 전압 레벨이 리드 클럭(RE_CK)과 내부 클럭(DQS) 간의 출력 딜레이에 비례하는 신호일 수 있다. 출력 딜레이가 길수록, 높은 레벨을 갖는 양의 전압이 출력될 수 있다. 출력 딜레이가 짧을수록, 낮은 레벨을 갖는 양의 전압이 출력될 수 있다. 다른 실시 예에서, 출력 딜레이가 길수록, 높은 레벨을 갖는 음의 전압이 출력될 수 있다. 출력 딜레이가 짧을수록, 낮은 레벨을 갖는 음의 전압이 출력될 수 있다.
지연 정보(DLY_INF)는 아날로그 신호인 딜레이 감지 신호를 디지털 신호로 변환한 디지털 코드일 수 있다. 딜레이 감지 신호는 딜레이 비례 펄스(PPTD) 및 딜레이 비례 전압(VPTD) 중 적어도 하나를 포함할 수 있다.
크기 정보(DELTA) 및 부호 정보(SIGN)는 타겟 지연 정보와 지연 정보의 차이 값에 대한 비교 결과일 수 있다.
실시 예에서, 부호 정보(SIGN)가 하이 레벨이면, 플러스를 의미할 수 있다. 부호 정보(SIGN)가 로우 레벨이면, 마이너스를 의미할 수 있다. 다양한 설계에 따라, 부호 정보(SIGN)가 로우 레벨이면 플러스를 의미하고, 하이 레벨이면 마이너스를 의미할 수 있다.
출력 딜레이가 타겟 딜레이보다 증가하면, 출력 딜레이가 타겟 딜레이에 고정되기 위해서 감소될 필요가 있다. 따라서, 이 경우, 부호 정보(SIGN)는 마이너스일 수 있다. 반대로, 출력 딜레이가 타겟 딜레이보다 증가하면, 출력 딜레이가 타겟 딜레이에 고정되기 위해서 증가될 필요가 있다. 따라서, 이 경우, 부호 정보(SIGN)는 플러스일 수 있다.
크기 정보(DELTA)는 타겟 딜레이와 비교하여 출력 딜레이 자체가 증가하거나 감소한 정도를 나타낼 수 있다. 출력 딜레이가 타겟 딜레이와 많이 차이 날수록, 크기 정보(DELTA)는 큰 값을 가질 수 있다. 출력 딜레이가 타겟 딜레이와 적게 차이 날수록, 크기 정보(DELTA)는 작은 값을 가질 수 있다. 출력 딜레이가 타겟 딜레이에 고정되면(즉, 타겟 딜레이와 일치하면), 크기 정보(DELTA)는 0의 값을 가질 수 있다.
지연 코드(DLY_CODE)는 출력 딜레이를 조절하기 위한 지연 제어 신호일 수 있다. 실시 예에서, 지연 코드(DLY_CODE)의 값이 감소할수록, 입력 신호를 더 조금 지연시켜, 출력 신호를 생성할 수 있다. 반대로, 지연 코드(DLY_CODE)의 값이 증가할수록, 입력 신호를 더 많이 지연시켜, 출력 신호를 생성할 수 있다. 위와 같은 방식으로, 입력 신호와 출력 신호 간의 출력 딜레이가 조절될 수 있다.
도 13에서, 제1 딜레이(Delay1)는 초기 딜레이일 수 있다. 따라서, 초기 딜레이인 제1 딜레이(Delay1)가 타겟 딜레이로 설정될 수 있다. 이 때, 타겟 딜레이를 나타내는 타겟 지연 정보는 '8'의 값을 가질 수 있다.
전원 전압(VCCI)에 변동으로 인한, 제2 딜레이(Delay2)가 감지되기 전까지, 감지된 딜레이를 나타내는 지연 정보(DLY_INF)도 '8'의 값을 가질 수 있다. 따라서, 지연 정보와 타겟 지연 정보의 차이 값에 대한 부호 정보(SIGN)는 플러스이고, 크기 정보(DELTA)는 '0'의 값을 가질 수 있다.
지연 코드(DLY_CODE)는 한 주기의 펄스 신호마다 대응되어 생성될 수 있다. 초기 딜레이에 대한 지연 코드(DLY_CODE)의 값은 'B'일 수 있다. 16진수로 표현된 'B'는 10진수로 표현시 '11'일 수 있다. 제2 딜레이(Delay2)가 감지되기 전까지, 지연 코드(DLY_CODE)는 'B'의 값을 유지할 수 있다.
전압 전원(VCCI)의 변동으로 제2 딜레이(Delay2)가 발생할 수 있다. 제2 딜레이(Delay2)는 타겟 딜레이인 제1 딜레이(Delay1)보다 증가된 값을 갖는다. 따라서 출력 딜레이가 제1 딜레이(Delay1)에서 제2 딜레이(Delay2)로 증가함에 따라, 제2 딜레이(Delay2)가 발생한 1번째 펄스에서, 지연 정보(DLY_INF)의 값도 '8'에서 'B'로 증가할 수 있다.
타겟 지연 정보의 값인 '8'과 지연 정보 값인 'B'의 차이 값은 '-3'일 수 있다. 따라서 크기 정보(DELTA)는 '3'의 값을 가질 수 있다. 부호 정보(SIGN)는 마이너스일 수 있다.
제2 딜레이(Delay2)가 발생하기 직전의 이전 지연 코드(DLY_CODE)의 값은 'B'일 수 있다. 크기 정보(DELTA) 및 부호 정보(SIGN)를 반영한 지연 코드(DLY_CODE)의 값은 'B'에서 '-3'을 반영한 '8'일 수 있다.
제2 딜레이(Delay2) 이후 2번째 펄스에서, 지연 정보(DLY_INF)의 값은 'B'일 수 있다. 타겟 지연 정보의 값인 '8'과 지연 정보 값인 'B'의 차이 값은 '-3'일 수 있다. 따라서 크기 정보(DELTA)는 '3'의 값을 가지고, 부호 정보(SIGN)는 마이너스일 수 있다. 지연 코드(DLY_CODE)의 값은 '8'에서 '-3'을 반영한 '5'일 수 있다.
제2 딜레이(Delay2) 이후 3번째 펄스에서, 지연 정보(DLY_INF)의 값은 'A'일 수 있다. 타겟 지연 정보의 값인 '8'과 지연 정보 값인 'A'의 차이 값은 '-2'일 수 있다. 따라서 크기 정보(DELTA)는 '2'의 값을 가지고, 부호 정보(SIGN)는 마이너스일 수 있다. 지연 코드(DLY_CODE)의 값은 '5'에서 '-2'를 반영한 '3'일 수 있다.
제2 딜레이(Delay2) 이후 4번째 펄스에서, 지연 정보(DLY_INF)의 값은 '9'일 수 있다. 타겟 지연 정보의 값인 '8'과 지연 정보 값인 '9'의 차이 값은 '-1'일 수 있다. 따라서 크기 정보(DELTA)는 '1'의 값을 가지고, 부호 정보(SIGN)는 마이너스일 수 있다. 지연 코드(DLY_CODE)의 값은 '3'에서 '-1'을 반영한 '2'일 수 있다.
제2 딜레이(Delay2) 이후 5번째 펄스에서, 지연 정보(DLY_INF)의 값은 '8'일 수 있다. 타겟 지연 정보의 값인 '8'과 지연 정보 값인 '8'의 차이 값은 '0'일 수 있다. 따라서 크기 정보(DELTA)는 '0'의 값을 가지고, 부호 정보(SIGN)는 마이너스일 수 있다. 이는, 출력 딜레이가 타겟 딜레이에 고정됨을 나타낸다. 지연 코드(DLY_CODE)의 값은 '2'에서 '-0'을 반영한 '2'일 수 있다.
제2 딜레이(Delay2) 이후 6번째 펄스에서, 리드 클럭(RE_CK)과 내부 클럭(DQS)의 딜레이는 제3 딜레이(Delay3)일 수 있다. 제3 딜레이(Delay3)는 타겟 딜레이인 제1 딜레이(Delay1)와 동일할 수 있다.
출력 딜레이(Delay)는 중간에 변동(Variation) 발생으로, 타겟(Target) 레벨에서, 바람직하지 않은(Undesirable) 레벨로 상승하였다가 다시 타겟(Target) 레벨로 고정될 수 있다.
도 13의 실시 예의 경우, 도 6과 대비하여 리드 클럭(RE_CK)과 내부 클럭(DQS)간의 딜레이가 리드 클럭(RE_CK) 자체 요인 또는 다른 요인으로 달라져도, 출력 딜레이를 다시 타겟 딜레이로 고정할 수 있는 이점이 있다. 출력 딜레이가 타겟 딜레이에 고정되면 내부 클럭(DQS)이 일정한 폭을 갖는 안정정인 펄스 신호로 출력되므로, tDVW(Data Valid Window)가 개선될 수 있다. tDVW는 데이터를 유효하게 샘플링 할 수 있는 구간의 길이로서, 길이가 길면 길수록 샘플링 데이터의 신뢰성이 향상될 수 있다.
또한, 도 4와 대비하여 입력 신호가 기준 클럭(CK) 같이 상시 입력되는 신호가 아니라, 리드 동작 시에만 입력되는 리드 클럭(RE_CK)인 경우에도 출력 딜레이를 제어할 수 있다는 이점이 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
50: 저장 장치
100: 메모리 장치
200: 메모리 컨트롤러
300: 호스트
600: 지연 제어 회로
610: 지연 신호 생성부
620: 지연 정보 생성부
630: 지연 제어 신호 생성부

Claims (20)

  1. 지연 제어 신호에 응답하여 입력 신호를 지연시킨 출력 신호를 생성하는 지연 신호 생성부;
    상기 입력 신호와 상기 출력 신호 간의 출력 딜레이를 나타내는 지연 정보를 생성하는 지연 정보 생성부; 및
    상기 입력 신호와 상기 출력 신호 간의 타겟 딜레이를 나타내는 타겟 지연 정보와 상기 지연 정보의 비교 결과를 기초로, 상기 출력 딜레이를 조절하는 상기 지연 제어 신호를 생성하고, 상기 지연 제어 신호를 통해 상기 출력 딜레이를 상기 타겟 딜레이에 고정시키는 지연 제어 신호 생성부;를 포함하는 지연 제어 회로.
  2. 제 1항에 있어서, 상기 지연 제어 신호 생성부는,
    상기 입력 신호와 상기 출력 신호 간의 초기 딜레이를 상기 타겟 딜레이로 설정하고,
    상기 초기 딜레이는,
    상기 지연 신호 생성부에 최초로 입력되는 상기 입력 신호와 상기 지연 신호 생성부에서 최초로 출력되는 상기 출력 신호 간의 출력 딜레이인 지연 제어 회로.
  3. 제 1항에 있어서, 상기 지연 제어 신호 생성부는,
    미리 설정된 딜레이를 상기 타겟 딜레이로 설정하는 지연 제어 회로.
  4. 제 1항에 있어서, 상기 지연 신호 생성부는,
    디지털 코드인 상기 지연 제어 신호에 따라, 상기 입력 신호를 지연시킨 지연 신호를 생성하는 디지털 지연 제어부; 및
    상기 지연 신호를 분배하여 상기 출력 신호를 출력하는 클럭 분배부;를 포함하는 지연 제어 회로.
  5. 제 1항에 있어서, 상기 지연 정보 생성부는,
    아날로그 신호인 상기 출력 딜레이를 감지하고, 상기 출력 딜레이를 기초로 딜레이 감지 신호를 생성하는 지연 감지부; 및
    상기 딜레이 감지 신호를 디지털 신호로 변환하고, 상기 디지털 신호를 상기 지연 정보로 출력하는 신호 변환부를 포함하는 지연 제어 회로.
  6. 제 5항에 있어서, 상기 지연 감지부는,
    상기 출력 딜레이에 비례하는 전압을 상기 딜레이 감지 신호로 생성하는 지연 제어 회로.
  7. 제 5항에 있어서, 상기 지연 감지부는,
    상기 출력 딜레이에 비례하는 펄스를 상기 딜레이 감지 신호로 생성하고,
    상기 신호 변환부는,
    상기 펄스를 샘플링한 데이터를 인코딩하고, 상기 인코딩된 데이터를 상기 지연 정보로 출력하는 지연 제어 회로.
  8. 제 1항에 있어서, 상기 지연 제어 신호 생성부는,
    상기 타겟 지연 정보를 저장하는 제1 레지스터;
    상기 지연 정보를 저장하는 제2 레지스터;
    상기 타겟 지연 정보와 상기 지연 정보의 비교 결과를 생성하는 비교부; 및
    상기 비교 결과 및 이전 지연 코드를 이용하여, 지연 코드를 생성하고, 상기 지연 코드를 상기 지연 제어 신호로 출력하는 지연 코드 생성부;를 포함하는 지연 제어 회로.
  9. 제 8항에 있어서, 상기 제1 레지스터는,
    제1 인에이블 신호에 응답하여, 상기 타겟 지연 정보를 저장하고,
    상기 제2 레지스터는,
    상기 제1 인에이블 신호가 반전된 제2 인에이블 신호에 응답하여, 상기 지연 정보를 저장하는 지연 제어 회로.
  10. 제 8항에 있어서, 상기 비교부는,
    상기 타겟 지연 정보와 상기 지연 정보 간의 차이 값에 대한 크기 정보 및 부호 정보를 생성하는 지연 제어 회로.
  11. 제 10항에 있어서, 상기 지연 코드 생성부는,
    상기 이전 지연 코드를 저장하는 제3 레지스터;
    상기 지연 코드를 저장하는 제4 레지스터; 및
    상기 크기 정보 및 상기 부호 정보를 이용하여, 상기 이전 지연 코드를 기초로 상기 지연 코드를 생성하는 연산부;를 포함하는 지연 제어 회로.
  12. 제 10항에 있어서, 상기 지연 코드 생성부는,
    상기 부호 정보에 따라, 상기 이전 지연 코드에 미리 설정된 값을 가감하여 상기 지연 코드를 생성하는 코드 카운터를 포함하는 지연 제어 회로.
  13. 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 데이터에 대한 리드 동작을 수행하는 주변 회로; 및
    내부 클럭에 응답하여 상기 데이터를 출력하는 데이터 입출력 회로를 포함하고,
    상기 데이터 입출력 회로는,
    상기 리드 동작시 입력되는 외부 클럭을 지연시켜 상기 내부 클럭을 생성하고, 상기 외부 클럭과 상기 내부 클럭 간의 출력 딜레이를 조절하여, 상기 출력 딜레이를 타겟 딜레이에 고정시키는 지연 제어 회로를 포함하는 메모리 장치.
  14. 제 13항에 있어서, 상기 지연 제어 회로는,
    상기 외부 클럭과 상기 내부 클럭 간의 초기 딜레이를 상기 타겟 딜레이로 설정하고,
    상기 초기 딜레이는,
    상기 지연 제어 회로에 최초로 입력되는 상기 외부 클럭과 상기 지연 제어 회로에서 최초로 출력되는 상기 내부 클럭 간의 출력 딜레이인 메모리 장치.
  15. 제 14항에 있어서, 상기 지연 제어 회로는,
    지연 제어 신호에 응답하여, 상기 외부 클럭을 기초로 상기 내부 클럭을 생성하는 지연 신호 생성부;
    아날로그 신호인 상기 출력 딜레이를 디지털 신호로 변환한 지연 정보를 생성하는 지연 정보 생성부; 및
    상기 출력 딜레이를 조절하는 상기 지연 제어 신호를 생성하는 지연 제어 신호 생성부를 포함하는 메모리 장치.
  16. 제 15항에 있어서, 상기 지연 신호 생성부는,
    디지털 코드인 상기 지연 제어 신호에 따라, 상기 외부 클럭을 지연시킨 지연 신호를 생성하고, 상기 지연 신호가 분배된 상기 내부 클럭을 생성하는 메모리 장치.
  17. 제 15항에 있어서, 상기 지연 정보 생성부는,
    상기 출력 딜레이에 비례하는 전압 또는 펄스를 이용하여 상기 지연 정보를 생성하는 메모리 장치.
  18. 제 15항에 있어서, 상기 지연 제어 신호 생성부는,
    상기 타겟 딜레이를 나타내는 타겟 지연 정보와 상기 지연 정보의 비교 결과 및 이전 지연 코드를 기초로 지연 코드를 생성하고, 상기 지연 코드를 상기 지연 제어 신호로 생성하는 메모리 장치.
  19. 제 18항에 있어서, 상기 지연 제어 신호 생성부는,
    상기 타겟 지연 정보와 상기 지연 정보 간의 차이 값에 대한 크기 정보 및 부호 정보를 이용하여, 상기 이전 지연 코드를 기초로 상기 지연 코드를 생성하는 메모리 장치.
  20. 제 19항에 있어서, 상기 지연 제어 신호 생성부는,
    상기 부호 정보에 따라, 상기 이전 지연 코드에 미리 설정된 값을 가감하여 상기 지연 코드를 생성하는 메모리 장치.
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