CN112433970B - efuse控制器、芯片及efuse读写系统 - Google Patents
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Abstract
本发明提供了一种efuse控制器、芯片及efuse读写系统，efuse控制器的efuse控制模块包括脉冲间隔控制单元、脉冲宽度控制单元和脉冲输出控制单元；脉冲间隔控制单元的输入端被配置为接收预设间隔时长，脉冲间隔控制单元被配置为根据预设间隔时长控制脉冲输出控制单元输出的控制脉冲的脉冲间隔；脉冲宽度控制单元的输入端被配置为接收预设脉冲宽度，脉冲宽度控制单元被配置为根据预设脉冲宽度控制脉冲输出控制单元输出的控制脉冲的脉冲宽度；脉冲输出控制单元的输出端连接efuse模块，并被配置为将控制脉冲输出至efuse模块。本发明提供的efuse控制器、芯片及efuse读写系统，使得efuse模块能够在宽频率范围内实现读写，从而提高读写efuse模块的便利性。
Description
技术领域
本发明涉及半导体芯片技术领域，尤其涉及一种efuse控制器、芯片及efuse读写系统。
背景技术
efuse(电可编程熔丝)模块是一种一次性可编程存储器(One TimeProgrammable，OTP)，它是通过熔断熔丝的方式，实现在芯片上写入数据的功能。efuse模块是一种非易失性存储器，其内的数据一经写入将无法修改。因此，它通常作为芯片制造厂商提供的IP(Intellectual Property，知识产权)而被广泛应用于芯片制造中，用于存储特定的数据信息。比如通常用于存储一些芯片内部ram(随机存储器)的修复信息，以提高芯片的良率；或者存储一些很重要很敏感的信息，如密钥、MAC地址以及其他一些特定设置信息等。
现有技术中，大多数efuse模块仅能在固定的频率时序下进行数据的读写，而带有efuse模块的芯片用途往往各不相同，大多数情况下，含有efuse模块的芯片时钟频率与efuse的读写频率并不一致。因此，在向efuse模块写入或从其中读取数据时，往往需要通过机台等设备将读写时序控制为所述efuse模块的固定频率时序，这种方式费时费力，效率低下，即：现有的efuse模块无法适应更大频率范围下工作的需求。
因此，如何提供一种efuse控制器，以使得efuse模块能够在宽频率范围内实现读写，日益成为本领域技术人员亟待解决的技术问题之一。现有技术中，还未发现类似的技术方案。
需要说明的是，公开于该发明背景技术部分的信息仅仅旨在加深对本发明一般背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。
发明内容
本发明的目的在于针对现有技术中存在的不足，提供一种efuse控制器、芯片及efuse读写系统，以使得efuse模块能够在宽频率范围内实现读写，从而提高读写efuse模块的便利性。
为实现上述目的，本发明通过以下技术方案予以实现：一种efuse控制器，包括efuse控制模块，所述efuse控制模块包括脉冲间隔控制单元、脉冲宽度控制单元和脉冲输出控制单元；
所述脉冲间隔控制单元的输入端被配置为接收预设间隔时长，其输出端连接所述脉冲输出控制单元的其中一个输入端，所述脉冲间隔控制单元被配置为根据所述预设间隔时长控制所述脉冲输出控制单元输出的控制脉冲的脉冲间隔；
所述脉冲宽度控制单元的输入端被配置为接收预设脉冲宽度，其输出端连接所述脉冲输出控制单元的另外一个输入端，所述脉冲宽度控制单元被配置为根据所述预设脉冲宽度控制所脉冲输出控制单元输出的所述控制脉冲的脉冲宽度；
所述脉冲输出控制单元的输出端连接efuse模块，并被配置为将所述控制脉冲输出至所述efuse模块。
可选地，所述脉冲间隔控制单元和/或所述脉冲宽度控制单元包括时序逻辑电路；
所述时序逻辑电路包括第一比较器、计数器、第一选择器和第二比较器；
所述第一比较器的其中一个输入端被配置为接收预设计数参数；
所述第一比较器的另一个输入端连接所述计数器的其中一个输入端、所述第一选择器的输出端和所述第二比较器的其中一个输入端；
所述第一比较器的输出端连接所述第一选择器的选择端；
所述计数器的输出端连接所述第一选择器的其中一个输入端；
所述第一选择器的另外一个输入端接0；
所述第二比较器的另外一个输入端被配置为接收所述预设计数参数，所述第二比较器的输出端连接所述脉冲输出控制单元；
其中，所述脉冲间隔控制单元接收的所述预设计数参数包括所述预设间隔时长，所述脉冲宽度控制单元接收的所述预设计数参数包括所述脉冲宽度。
可选地，所述时序逻辑电路还包括第二选择器；
所述第二选择器的另一个输入端接0，所述第二选择器的选择端被配置为接收片选信号；
所述第一比较器的另一个输入端连接所述计数器的其中一个输入端、所述第一选择器的输出端和所述第二比较器的其中一个输入端，包括：
所述第一选择器的输出端连接所述第二选择器的其中一个输入端，所述第一比较器的另一个输入端连接所述计数器的其中一个输入端、所述第二选择器的输出端和所述第二比较器的其中一个输入端；
当所述片选信号为使能所述efuse模块时，所述efuse控制器被配置为产生所述控制脉冲。
可选地，所述时序逻辑电路还包括第一寄存器；
所述第一寄存器被配置为接收复位信号和时钟信号；
所述第一比较器的另一个输入端连接所述计数器的其中一个输入端、所述第二选择器的输出端和所述第二比较器的其中一个输入端，包括：
所述第二选择器的输出端连接所述第一寄存器的输入端，所述第一比较器的另一个输入端连接所述计数器的其中一个输入端、所述第一寄存器的输出端和所述第二比较器的其中一个输入端；
根据所述复位信号，所述efuse控制器被配置对其内部的计数复位为0。
可选地，所述脉冲输出控制单元包括第三选择器和第四选择器；
所述第三选择器的另外一个输入端接0，所述第三选择器的选择端连接所述脉冲宽度控制单元的输出端；
所述第四选择器的其中一个输入端连接所述第三选择器的输出端，所述第四选择器的另外一个输入端接0，所述第四选择器的选择端连接所述脉冲间隔控制单元的输出端；
所述第四选择器的输出端连接所述第三选择器的其中一个输入端；
所述脉冲输出控制单元的输出端连接efuse模块包括，所述第四选择器的输出端连接所述efuse模块。
可选地，所述脉冲输出控制单元还包括第二寄存器；
所述第二寄存器被配置为接收复位信号和时钟信号；
所述第四选择器的输出端连接所述第三选择器的其中一个输入端包括，所述第四选择器的输出端连接所述第二寄存器的输入端，所述第二寄存器的输出端连接所述第三选择器的其中一个输入端；
所述第四选择器的输出端连接所述efuse模块包括，所述第二寄存器的输出端连接所述efuse模块。
可选地，所述efuse控制器还包括efuse套接模块，所述efuse套接模块的其中一个输入端连接所述efuse控制模块的输出端，所述efuse套接模块的另外一个输入端连接机台；
所述efuse套接模块被配置为：根据bypass模式使能状态，通过所述efuse控制模块或所述机台对所述efuse模块进行读写。
可选地，所述efuse套接模块包括一第五选择器；
所述第五选择器的其中一个输入端连接所述efuse控制模块的输出端，所述第五选择器的另外一个输入端连接所述机台，所述第五选择器的输出端连接所述efuse模块，所述第五选择器的选择端被配置为接收所述bypass模式使能状态；
所述根据bypass模式使能状态，通过所述efuse控制模块或所述机台对所述efuse模块进行读写的方法，包括：
若所述bypass模式使能状态为bypass模式，通过所述机台对所述efuse模块进行读写操作；否则，通过所述efuse控制模块对所述efuse模块进行读写操作。
基于同一发明构思，本发明还提供了一种芯片，所述芯片包括上述任一项所述的efuse控制器以及efuse模块，所述efuse控制器与所述efuse模块连接，且通过所述efuse控制器对所述efuse模块进行读写操作。
基于同一发明构思，本发明还提供了一种efuse读写系统，所述efuse读写系统包括上述任一项所述的efuse控制器和/或上述的芯片。
与现有技术相比，本发明提供的一种efuse控制器，具有如下有益效果：
1.本发明提供的一种efuse控制器，包括efuse控制模块，所述efuse控制模块包括脉冲间隔控制单元、脉冲宽度控制单元和脉冲输出控制单元；所述脉冲间隔控制单元的输入端被配置为接收预设间隔时长，所述脉冲间隔控制单元被配置为根据所述预设间隔时长控制所述脉冲输出控制单元输出的控制脉冲的脉冲间隔；所述脉冲宽度控制单元的输入端被配置为接收预设脉冲宽度，所述脉冲宽度控制单元被配置为根据所述预设脉冲宽度控制所脉冲输出控制单元输出的所述控制脉冲的脉冲宽度；所述脉冲输出控制单元的输出端连接efuse模块，并被配置为将所述控制脉冲输出至所述efuse模块。如此配置，本发明提供的所述efuse控制模块的脉冲间隔控制单元和脉冲宽度控制单元能够根据预设间隔时长和预设脉冲宽度灵活构建出脉冲宽度和间隔都可以配置的控制脉冲，由此，能够很好地适应读取装置时序频率，从而实现所述efuse模块能够在宽频率范围内实现读写，节省了人力和物力，极大地提高了读写efuse模块的便利性。
2.本发明提供的efuse控制器，其所述脉冲间隔控制单元和/或脉冲宽度控制单元均为时序逻辑电路，所述时序逻辑电路仅包括比较器、计数器以及选择器，电气元件价格低廉，电路逻辑结构简单。如此配置，不仅成本低，而且对现有芯片的布图设计影响小，易于布线实施。
3.本发明提供的所述efuse控制器，其第二选择器能够根据片选信号是否为使能状态，从而控制所述efuse控制器是否产生控制脉冲，如此配置，能够仅在需要对所述efuse模块进行读写操作时，才使得所述efuse控制器处于工作状态，从而提高了所述efuse控制器使用的便利性和操作性。
4.本发明提供的所述efuse控制器，其所述脉冲间隔控制单元的第一时序逻辑电路包括第一寄存器，较佳地，所述第一寄存器可以为移位寄存器，所述第一寄存器能够接收复位信号和时钟信，如此配置，能够实现所述efuse控制器与所在芯片的时钟同步及内部计数的随时复位。同理，由于本实施例提供的所述脉冲宽度控制单的第二时序逻辑电路112b与所述脉冲间隔控制单元的第一时序逻辑电路电路结构相同，因此，至少具有相同的有益效果。
5.本发明提供的efuse控制器还包括efuse套接模块，所述efuse套接模块被配置为：根据bypass模式使能状态，通过所述efuse控制模块或所述机台对所述efuse模块进行读写，由于机台可以产生自定义频率的时钟和信号，所以通过机台可以对不同的efuse进行读写，能够有效增加芯片的容错能力。
本领域的技术人员应该能够理解，本发明提供的带有所述efuse控制器的芯片和所述efuse读写系统与本发明提供的efuse控制器，具有同一发明构思，因此，至少具有相同的有益效果，在此，不再一一赘述。
附图说明
图1为本发明一实施例提供的efuse控制器的结构示意图；
图2为图1中efuse控制模块的电路示意图；
图3为图1中efuse套接模块的结构示意图；
图4为本发明一实施例提供的efuse读写系统的结构示意图；
其中，附图标记说明如下：
100-efuse控制器，110-efuse控制模块，120-efuse套接模块，200-机台，300-efuse模块；
111-脉冲间隔控制单元，112-脉冲宽度控制单元，113-脉冲输出控制单元；
111a-第一时序逻辑电路，112b-第二时序逻辑电路；
a11-第一比较器，a12-第二比较器，a2、b2-计数器，a31-第一选择器，a32-第二选择器，a33-第三选择器，a34-第四选择器，a35-第五选择器，a41-第一寄存器，a42-第二寄存器；
pulse_itvl-预设间隔时长，pulse_width-预设脉冲宽度，csb-片选信号，strobe-控制脉冲，rst_n-复位信号，clk-时钟信号。
具体实施方式
本发明的核心思想在于提供一种efuse控制器、芯片及efuse读写系统，克服了efuse模块仅能在固定频率时序下进行读写的不足，从而使得efuse模块能够在宽频率范围内进行数据读写。
为实现上述思想，本发明提供了一种efuse控制器，包括efuse控制模块，所述efuse控制模块包括脉冲间隔控制单元、脉冲宽度控制单元和脉冲输出控制单元；所述脉冲间隔控制单元的输入端被配置为接收预设间隔时长，其输出端连接所述脉冲输出控制单元的其中一个输入端，所述脉冲间隔控制单元被配置为根据所述预设间隔时长控制所述脉冲输出控制单元输出的控制脉冲的脉冲间隔；所述脉冲宽度控制单元的输入端被配置为接收预设脉冲宽度，其输出端连接所述脉冲输出控制单元的另外一个输入端，所述脉冲宽度控制单元被配置为根据所述预设脉冲宽度控制所脉冲输出控制单元输出的所述控制脉冲的脉冲宽度；所述脉冲输出控制单元的输出端连接efuse模块，并被配置为将所述控制脉冲输出至所述efuse模块。
为使本发明的目的、优点和特征更加清楚，以下结合附图对本发明提出的efuse控制器、芯片及efuse读写系统作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。应当了解，说明书附图并不一定按比例地显示本发明的具体结构，并且在说明书附图中用于说明本发明某些原理的图示性特征也会采取略微简化的画法。本文所公开的本发明的具体设计特征包括例如具体尺寸、方向、位置和外形将部分地由具体所要应用和使用的环境来确定。以及，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。
本实施例提供了一种efuse控制器，参见附图1和附图4，其中，附图1为本实施例提供的efuse控制器100的结构示意图，附图4为另一实施例提供的efuse读写系统的结构示意图，所述efuse读写系统包括本实例提供的efuse控制器100。从图中可以看出，所述efuse控制器100包括efuse控制模块110，所述efuse控制模块110包括脉冲间隔控制单元111、脉冲宽度控制单元112和脉冲输出控制单元113。具体地，所述脉冲间隔控制单元111的输入端被配置为接收预设间隔时长pulse_itvl，所述脉冲间隔控制单元111的输出端连接所述脉冲输出控制单元113的其中一个输入端，所述脉冲间隔控制单元111被配置为根据所述预设间隔时长pulse_itvl控制所述脉冲输出控制单元113输出的控制脉冲strobe的脉冲间隔。所述脉冲宽度控制单元112的输入端被配置为接收预设脉冲宽度pulse_width，所述脉冲宽度控制单元112输出端连接所述脉冲输出控制单元113的另外一个输入端，所述脉冲宽度控制单元112被配置为根据所述预设脉冲宽度pulse_width控制所脉冲输出控制单元113输出的所述控制脉冲strobe的脉冲宽度；所述脉冲输出控制单元113的输出端连接efuse模块300，并被配置为将所述控制脉冲strobe输出至所述efuse模块300。
如此配置，本发明提供的所述efuse控制模块110的所述脉冲间隔控制单元111和所述脉冲宽度控制单元112能够根据预设间隔时长pulse_itvl和预设脉冲宽度pulse_width灵活构建出脉冲宽度和间隔都可以配置的控制脉冲strobe，由此，能够很好地适应读取装置时序频率，从而实现所述efuse模块300能够在宽频率范围内实现读写，节省了人力和物力，极大地提高了读写efuse模块300的便利性。
具体地，参见附图2，在本实施例中，所述脉冲间隔控制单元111包括第一时序逻辑电路111a，所述脉冲宽度控制单元112包括第二时序逻辑电路112b。为了便于描述，在本实例中，所述第一时序逻辑电路111a的电路结构与所述第二时序逻辑电路112b的电路结构完全相同。显然地，这仅是较佳实施方式的描述，而非本发明的限制，在其他的实施方式中，所述第一时序逻辑电路111a和所述第二时序逻辑电路112b的电路结构也可以不完全相同或完全不同，本领域的技术人员能够明白，在实际应用中，应根据实际工况需要适应性地调整，但均在本发明的保护范围之内。下文仅以所述脉冲间隔控制单元111的第一时序逻辑电路111a为例对本发明中的时序逻辑电路予以说明，有关所述脉冲宽度控制单元112的第二时序逻辑电路112b的组成及工作原理请参照下文对照理解。
具体地，在其中一种示例性实施方式中，所述第一时序逻辑电路111a包括第一比较器a11、计数器a2、第一选择器a31和第二比较器a12；所述第一比较器a11的其中一个输入端被配置为接收所述预设计数参数；所述第一比较器a11的另一个输入端连接所述计数器a2的其中一个输入端、所述第一选择器a31的输出端和所述第二比较器a12的其中一个输入端；所述第一比较器a11的输出端连接所述第一选择器a31的选择端；所述计数器a2的输出端连接所述第一选择器a31的其中一个输入端；所述第一选择器a31的另外一个输入端接0；所述第二比较器a12的另外一个输入端被配置为接收所述预设计数参数，所述第二比较器a12的输出端连接所述脉冲输出控制单元113。特别地，所述脉冲间隔控制单元111接收的所述预设计数参数包括所述预设间隔时长pulse_itvl，所述脉冲宽度控制单元112接收的所述预设计数参数包括所述脉冲宽度pulse_width。
本发明提供的efuse控制器100，其所述脉冲间隔控制单元111和/或脉冲宽度控制单元112均为时序逻辑电路，所述时序逻辑电路仅包括比较器、计数器以及选择器，电气元件价格低廉，电路逻辑结构简单。如此配置，不仅成本低，而且对现有芯片的布图设计影响小，易于布线实施。
具体地，请继续参见附图2，在其中一种示例性实施方式中，所述第一时序逻辑电路111a还包括第二选择器a32；所述第二选择器a32的另一个输入端接0，所述第二选择器a32的选择端被配置为接收片选信号csb。此时，所述第一比较器a11的另一个输入端连接所述计数器a2的其中一个输入端、所述第一选择器a31的输出端和所述第二比较器a12的其中一个输入端，具体包括：所述第一选择器a31的输出端连接所述第二选择器32的其中一个输入端，所述第一比较器a11的另一个输入端连接所述计数器a2的其中一个输入端、所述第二选择器a32的输出端和所述第二比较器a12的其中一个输入端；当所述片选信号csb为使能所述efuse模块300时，所述efuse控制器100被配置为产生所述控制脉冲strobe。
本发明提供的所述efuse控制器100，其第二选择器a32能够根据片选信号csb是否为使能状态，从而控制所述efuse控制器100是否产生所述控制脉冲strobe，如此配置，能够仅在需要对所述efuse模块300进行读写操作时，才使得所述efuse控制器处于工作状态，从而提高了所述efuse控制器使用的便利性和操作性。
进一步地，在其中一种示例性实施方式中，所述第一时序逻辑电路111a还包括第一寄存器a41；所述第一寄存器a41被配置为接收复位信号rst_n和时钟信号clk。作为优选，所述第一比较器a11的另一个输入端连接所述计数器a2的其中一个输入端、所述第二选择器a32的输出端和所述第二比较器a12的其中一个输入端，具体包括：所述第二选择器a32的输出端连接所述第一寄存器a41的输入端，所述第一比较器a11的另一个输入端连接所述计数器a2的其中一个输入端、所述第一寄存器a41的输出端和所述第二比较器a12的其中一个输入端；根据所述复位信号rst_n，所述efuse控制器100被配置对其内部的计数复位为0。
本发明提供的所述efuse控制器100，其所述脉冲间隔控制单元111的第一时序逻辑电路111a包括第一寄存器a41，较佳地，所述第一寄存器a41可以为移位寄存器，所述第一寄存器a41能够接收复位信号rst_n和时钟信号clk，如此配置，能够实现所述efuse控制器100与所在芯片的时钟同步及内部计数的随时复位。同理，由于本实施例提供的所述脉冲宽度控制单元111的第二时序逻辑电路112b与所述脉冲间隔控制单元111的第一时序逻辑电路111a电路结构相同，因此，至少具有相同的有益效果。
优选地，在其中一种示例性实施方式中，所述脉冲输出控制单元113包括第三选择器a33和第四选择器a34；所述第三选择器a33的另外一个输入端接0，所述第三选择器a33的选择端连接所述脉冲宽度控制单元112的输出端；所述第四选择器a34的其中一个输入端连接所述第三选择器a33的输出端，所述第四选择器a34的另外一个输入端接0，所述第四选择器a34的选择端连接所述脉冲间隔控制单元111的输出端；所述第四选择器a34的输出端连接所述第三选择器a33的其中一个输入端。在其中一种较佳实施方式中，所述脉冲输出控制单元113的输出端连接efuse模块300，具体包括所述第四选择器a34的输出端连接所述efuse模块300。
优选地，在其中一种示例性实施方式中，所述脉冲输出控制单元113还包括第二寄存器a42；所述第二寄存器a42被配置为接收复位信号rst_n和时钟信号clk。较佳地，所述第四选择器a34的输出端连接所述第三选择器a33的其中一个输入端，具体包括：所述第四选择器a34的输出端连接所述第二寄存器a42的输入端，所述第二寄存器a42的输出端连接所述第三选择器a33的其中一个输入端。进一步地，所述第四选择器a34的输出端连接所述efuse模块300，具体包括所述第二寄存器a42的输出端连接所述efuse模块300，如此配置，能够将读取到的所述efuse模块300中的串行数据转换成并行数据输出。
优选地，在其中一种示例性实施方式中，继续参见附图1、附图3和附图4，所述efuse控制器100还包括efuse套接模块120，所述efuse套接模块120的其中一个输入端连接所述efuse控制模块110的输出端，所述efuse套接模块120的另外一个输入端连接机台200。所述efuse套接模块被配置为：根据bypass模式使能状态，通过所述efuse控制模块或所述机台对所述efuse模块进行读写。
优选地，在其中一种示例性实施方式中，所述efuse套接模块120包括一第五选择器a35；所述第五选择器a35的其中一个输入端连接所述efuse控制模块110的输出端，所述第五选择器a35的另外一个输入端连接所述机台200，所述第五选择器a35的输出端连接所述efuse模块300，所述第五选择器a35的选择端被配置为接收所述设定工作模式。
作为优选，所述根据bypass模式使能状态，通过所述efuse控制模块110或所述机台200对所述efuse模块300进行读写的方法，具体包括：若所述bypass模式使能状态为bypass模式，通过所述机台200对所述efuse模块300进行读写操作；否则，通过所述efuse控制模块110对所述efuse模块300进行读写操作。
如此配置，由于机台可以产生自定义频率的时钟和信号，所以通过机台可以对不同的efuse进行读写，能够有效增加芯片的容错能力。
以下结合附图2，以本发明提供的efuse控制器100的所述脉冲间隔控制单元111为例对所述第一时序逻辑电路111a进行说明。
参见附图2，首先，1处的信号经过复位(由于复位信号rsn_n提供)后会置0，经过所述计数器a2加1后到2处。然后，经过所述第一比较器a12与所述预设间隔时长pulse_itvl进行比较：如果1处的信号≥所述预设间隔时长pulse_itvl(图示以8bit为例，即pulse_itvl[7:0])，则所述第一选择器a31将输出0，即3处的信号会置0；否则，所述第一选择器a31将输出2处的信号，即3处的信号等于1处的信号加1得到的值。接着，经过所述第二选择器a32，如果6处的所述片选信号csb为1，说明没选中所述efuse模块300，那么4处的信号也会置0，否则4处的信号等于3处信号。所述第一选择器a31和所述第二选择器a32这两个选择器是用来保证所述计数器a2在所述片选信号csb未选中所述efuse模块300或者所述计数器a2已经计到所述预设间隔时长pulse_itvl时归0用的。4处的信号经过所述第一寄存器a41到达1处。1处的信号与所述预设间隔时长pulse_itvl[7:0]比较，如果1处(就是计数器的值)大于预设间隔时长pulse_itvl(脉冲间隔参数)，则7处的值会变成1，使所述第四选择器a34选通1值，使所述控制脉冲strobe输出1。
与所述脉冲间隔控制单元111的电路逻辑类似，所述脉冲宽度控制单元112的第二时序逻辑电路112b中的计数器b2计到所述预设脉冲宽度pulse_width后，把0传递到所述第三选择器a33；接着，再传递给所述第四选择器a34，就会把所述控制脉冲strobe信号拉低到0。
基于同一发明构思，本发明的又一实施例还提供了一种芯片，所述芯片包括上述任一项实施方式所述的efuse控制器100以及efuse模块300，所述efuse控制器与所述efuse模块连接，且通过所述efuse控制器100对所述efuse模块300进行读写操作。
基于同一发明构思，本发明的再一实施例还提供了一种efuse读写系统，参见附图4，所述efuse读写系统包括上述任一项所述的efuse控制器和/或上述实施方式所述的芯片。
本发明提供的带有所述efuse控制器的芯片和所述efuse读写系统与本发明提供的一种efuse控制器，具有同一发明构思，因此，至少具有相同的有益效果，在此，不再一一赘述。
事实上，本发明提供的efuse控制器100，基于发明人长期的实践和不断深入研究创造性地提出。发明人经过大量的研究发现，控制脉冲strobe(信号)是影响对efuse模块读写频率的关键信号，在写入时，控制脉冲strobe信号有效时间过长会导致efuse模块烧坏，有效时间过短会导致通电时间过短，无法熔断熔丝，使得efuse模块写入数据失败。同样的，在读取efuse数据时，控制脉冲strobe信号时间的过长与过短，均会导致数据的读取失败。由此，本发明提供的efuse控制器可以内置在芯片内，从而满足通过芯片内置的所述efuse控制器对efuse模块进行读写时，从而根据芯片的时钟频率来产生满足efuse烧写需求的控制脉冲strobe信号。本发明提供的efuse控制器能够通过两个参数来灵活控制控制脉冲strobe信号的脉冲和间隔宽度。极大地拓展了所述efuse模块的读写频率范围，从而提高了所述efuse模块读写的效率，节省了人力和物力。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
综上，上述实施例对本发明提出的efuse控制器、芯片及efuse读写系统的不同构型进行了详细说明，当然，上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明包括但不局限于上述实施中所列举的构型，本领域技术人员可以根据上述实施例的内容举一反三，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (9)
1.一种efuse控制器，其特征在于，包括efuse控制模块，所述efuse控制模块包括脉冲间隔控制单元、脉冲宽度控制单元和脉冲输出控制单元；
所述脉冲间隔控制单元的输入端被配置为接收预设间隔时长，其输出端连接所述脉冲输出控制单元的其中一个输入端，所述脉冲间隔控制单元被配置为根据所述预设间隔时长控制所述脉冲输出控制单元输出的控制脉冲的脉冲间隔；
所述脉冲宽度控制单元的输入端被配置为接收预设脉冲宽度，其输出端连接所述脉冲输出控制单元的另外一个输入端，所述脉冲宽度控制单元被配置为根据所述预设脉冲宽度控制所脉冲输出控制单元输出的所述控制脉冲的脉冲宽度；
所述脉冲输出控制单元的输出端连接efuse模块，并被配置为将所述控制脉冲输出至所述efuse模块；
其中，所述脉冲间隔控制单元和/或所述脉冲宽度控制单元包括时序逻辑电路；
所述时序逻辑电路包括第一比较器、计数器、第一选择器和第二比较器；
所述第一比较器的其中一个输入端被配置为接收预设计数参数；
所述第一比较器的另一个输入端连接所述计数器的其中一个输入端、所述第一选择器的输出端和所述第二比较器的其中一个输入端；
所述第一比较器的输出端连接所述第一选择器的选择端；
所述计数器的输出端连接所述第一选择器的其中一个输入端；
所述第一选择器的另外一个输入端接0；
所述第二比较器的另外一个输入端被配置为接收所述预设计数参数，所述第二比较器的输出端连接所述脉冲输出控制单元；
其中，所述脉冲间隔控制单元接收的所述预设计数参数包括所述预设间隔时长，所述脉冲宽度控制单元接收的所述预设计数参数包括所述脉冲宽度。
2.根据权利要求1所述的efuse控制器，其特征在于，所述时序逻辑电路还包括第二选择器；
所述第二选择器的另一个输入端接0，所述第二选择器的选择端被配置为接收片选信号；
所述第一比较器的另一个输入端连接所述计数器的其中一个输入端、所述第一选择器的输出端和所述第二比较器的其中一个输入端，包括：
所述第一选择器的输出端连接所述第二选择器的其中一个输入端，所述第一比较器的另一个输入端连接所述计数器的其中一个输入端、所述第二选择器的输出端和所述第二比较器的其中一个输入端；
当所述片选信号为使能所述efuse模块时，所述efuse控制器被配置为产生所述控制脉冲。
3.根据权利要求2所述的efuse控制器，其特征在于，所述时序逻辑电路还包括第一寄存器；
所述第一寄存器被配置为接收复位信号和时钟信号；
所述第一比较器的另一个输入端连接所述计数器的其中一个输入端、所述第二选择器的输出端和所述第二比较器的其中一个输入端，包括：
所述第二选择器的输出端连接所述第一寄存器的输入端，所述第一比较器的另一个输入端连接所述计数器的其中一个输入端、所述第一寄存器的输出端和所述第二比较器的其中一个输入端；
根据所述复位信号，所述efuse控制器被配置对其内部的计数复位为0。
4.根据权利要求1所述的efuse控制器，其特征在于，所述脉冲输出控制单元包括第三选择器和第四选择器；
所述第三选择器的另外一个输入端接0，所述第三选择器的选择端连接所述脉冲宽度控制单元的输出端；
所述第四选择器的其中一个输入端连接所述第三选择器的输出端，所述第四选择器的另外一个输入端接0，所述第四选择器的选择端连接所述脉冲间隔控制单元的输出端；
所述第四选择器的输出端连接所述第三选择器的其中一个输入端；
所述脉冲输出控制单元的输出端连接efuse模块包括，所述第四选择器的输出端连接所述efuse模块。
5.根据权利要求4所述的efuse控制器，其特征在于，所述脉冲输出控制单元还包括第二寄存器；
所述第二寄存器被配置为接收复位信号和时钟信号；
所述第四选择器的输出端连接所述第三选择器的其中一个输入端包括，所述第四选择器的输出端连接所述第二寄存器的输入端，所述第二寄存器的输出端连接所述第三选择器的其中一个输入端；
所述第四选择器的输出端连接所述efuse模块包括，所述第二寄存器的输出端连接所述efuse模块。
6.根据权利要求1所述的efuse控制器，其特征在于，所述efuse控制器还包括efuse套接模块，所述efuse套接模块的其中一个输入端连接所述efuse控制模块的输出端，所述efuse套接模块的另外一个输入端连接机台；
所述efuse套接模块被配置为：根据bypass模式使能状态，通过所述efuse控制模块或所述机台对所述efuse模块进行读写。
7.根据权利要求6所述的efuse控制器，其特征在于，所述efuse套接模块包括一第五选择器；
所述第五选择器的其中一个输入端连接所述efuse控制模块的输出端，所述第五选择器的另外一个输入端连接所述机台，所述第五选择器的输出端连接所述efuse模块，所述第五选择器的选择端被配置为接收所述bypass模式使能状态；
所述根据bypass模式使能状态，通过所述efuse控制模块或所述机台对所述efuse模块进行读写的方法，包括：
若所述bypass模式使能状态为bypass模式，通过所述机台对所述efuse模块进行读写操作；否则，通过所述efuse控制模块对所述efuse模块进行读写操作。
8.一种芯片，其特征在于，包括如权利要求1-7任一项所述的efuse控制器以及efuse模块，所述efuse控制器与所述efuse模块连接，且通过所述efuse控制器对所述efuse模块进行读写操作。
9.一种efuse读写系统，其特征在于，所述efuse读写系统包括如权利要求1-7任一项所述的efuse控制器和/或如权利要求8所述的芯片。
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