CN102237146B - 半导体存储装置的修复电路和修复方法 - Google Patents

Abstract

本发明提供一种半导体存储装置的修复电路，所述修复电路包括：修复地址检测电路，基于从存储模块输出的多个测试数据信号来确定在所述存储模块中的失效的发生，并储存与被确定为失效的存储模块相对应的地址作为修复地址；以及反熔丝电路，接收来自所述修复地址检测电路的所述修复地址，并将所述修复地址电编程来储存编程地址。

Description

半导体存储装置的修复电路和修复方法

相关申请交叉引用

本申请要求2010年4月30日向韩国知识产权局提交的韩国申请No.10-2010-0040661的优先权，其全部内容通过引用结合到本文中。

技术领域

本发明涉及半导体存储装置，具体地涉及修复半导体存储装置中的失效的技术。

背景技术

半导体装置，特别是半导体存储装置，具有用来改变内部配置或对修复地址进行编程的熔丝电路。包括在熔丝电路中的熔丝组通过熔丝编程来储存地址以及特定配置。熔丝的电连接电阻特性随着由于施加激光束或电应力而造成熔丝的电连接的变化而改变。使用在熔丝的电连接状态(短路或开路)中的变化来对特定的信息进行编程。

作为参考，由激光束切断熔丝连接的激光熔断型熔丝通常被称为物理熔丝型。通常在封装半导体存储装置之前，在晶片状态下执行激光束照射。在封装状态下，使用电方法而不是使用利用激光束的物理方法。在封装状态下可编程的熔丝一般称为电熔丝，意味着可以通过施加电应力来改变熔丝的电连接状态而对熔丝进行编程。这种电熔丝可进一步分类成由开路状态改变为短路状态的反型熔丝(下文称为“反熔丝(anti-fuse)”、以及由短路状态改变为开路状态的熔断型熔丝。基于对半导体装置和半导体存储装置的各种特性和尺寸的考虑来选择性地使用这些不同类型的熔丝。总之，熔丝电路包括多个熔丝组，每个熔丝组可以通过特定地址的比特来编程。

图1为说明典型的半导体存储装置的修复电路的结构图。

参见图1，半导体存储装置的修复电路包括多个熔丝组10_0到10_N以及修复处理单元20。

假设特定的修复地址被编程到多个熔丝组10_0到10_N的每个中。当对多个熔丝组10_0到10_N施加输入地址BXAR<2:11>时，每个熔丝组响应于相应的熔丝组使能信号FSE0-FSEN，通过将输入地址BXAR<2:11>与编程于熔丝组中的修复地址进行比较来输出多个命中信号(hit signal)HIT<0:9>。

修复处理单元20基于从多个熔丝组10_0到10_N输出的多个命中信号HIT<0:9>，用冗余存储模块代替与修复地址相对应的存储模块。修复处理单元20包括多个比较部21_0到21_N以及修复确定部22。与修复地址相对应的存储模块为在存储读取/写入操作中发生了诸如存储失效的缺陷的存储模块。

由于所有的比较部21_0到21_N执行相同的操作，故代表性地描述第一比较部21_0的操作。第一比较部21_0通过对从第一熔丝组10_0输出的多个命中信号HIT<0:9>进行逻辑组合来输出第一修复模块选择信号HITB<0>。总之，第一比较部21_0包括逻辑单元，所述逻辑单元通过对多个命中信号HIT<0:9>执行与非运算来输出第一修复模块选择信号HITB<0>。因此，当所有命中信号HIT<0:9>以高电平输出时，第一修复模块选择信号HITB<0>被激活为低电平。这意味着储存在第一熔丝组10_0中的修复地址等于输入地址BXAR<2:11>。

修复确定部22基于从多个比较部21_0到21_N输出的修复模块选择信号HITB<0:N>来输出代表是否需要修复操作的修复确定信号HITSUM<0:N>。此时，假设以字线为基础来执行修复操作，从修复确定部22输出的正常字线禁止信号NWD禁止对正常字线的存取，而冗余字线由特定的修复确定信号HITSUM<i>驱动并代替正常字线。

为了执行上述的修复操作，必须事先将修复地址编程到熔丝组中。总之，通过从外部将修复地址直接输入到熔丝组中来执行编程操作。然而，从外部将修复地址直接输入到熔丝组中降低了编程操作的效率。

发明内容

在本发明的一个实施例中，半导体存储装置包括修复电路，所述修复电路包括：修复地址检测电路，被配置为基于从存储模块输出的多个测试数据信号来确定存储模块中的失效的发生，并储存与被确定为失效的存储模块相对应的地址作为修复地址；以及反熔丝电路，被配置为接收来自修复地址检测电路的修复地址，并对修复地址进行电编程以储存编程地址。

在本发明的另一个实施例中，半导体存储装置的修复电路包括：测试数据处理模块，被配置为在自身地址断裂信号的控制下，通过将从存储模块输出的多个测试数据信号逻辑地组合来输出失效检测信号；储存脉冲信号发生单元，被配置为产生储存脉冲信号，所述储存脉冲信号响应于所述失效检测信号、所述自身地址断裂信号与外部地址断裂信号而被选择性激活；修复地址锁存单元，被配置为响应于所述储存脉冲信号来储存与所述存储模块相对应的地址；以及反熔丝电路，被配置为在断裂使能信号的激活时间段期间，响应于所述外部地址断裂信号，将储存在所述修复地址锁存单元中的修复地址和从外部输入的地址中的一个选择性地电编程。

在本发明的又一个实施例中，一种修复半导体存储装置的方法包括以下步骤：通过将从存储模块输出的多个测试数据信号逻辑地组合，确定在所述存储模块中的失效的发生；储存与被确定为失效的存储模块相对应的地址；将所储存的地址电编程至反熔丝组；和将被编程到所述反熔丝组的地址与输入地址进行比较，并基于比较结果用冗余存储模块代替所述存储模块。

在本发明的又一个实施例中，半导体存储装置包括修复电路，所述修复电路包括：修复地址检测单元，基于从存储模块输出的多个测试数据信号来确定在所述存储模块中的缺陷的发生，并锁存与被确定为有缺陷的存储模块相对应的地址作为修复地址；以及修复地址储存单元，接收来自所述修复地址检测单元的所述修复地址，并通过改变电状态来储存所述修复地址作为所述编程地址。

附图说明

下面结合附图来描述本发明的特征、方面以及实施例，其中：

图1为说明典型的半导体存储装置的修复电路的结构图；

图2为说明根据一个实施例的半导体存储装置的修复电路的结构图；

图3说明图2所示的半导体存储装置的修复电路的详细图；

图4为说明图3所示的测试数据处理模块的电路图；

图5为说明图3所示的储存脉冲信号发生单元的电路图；

图6为说明储存脉冲信号发生单元的内部操作的时序图；以及

图7为说明图3所示的修复地址锁存单元的电路图。

具体实施方式

下文将通过示例性实施例并参考附图来说明根据本发明的半导体存储装置的修复电路和修复方法。

作为参考，由于附图以及此详细描述中的指代装置、模块等的术语、标记和符号在必要时可用于具体单元，在整个电路中相同的术语、标记和符号可能并不一定指代相同的装置、模块等。总之，电路的逻辑信号以及二进制数据值划分成与电压电平相对应的高电平(H)或低电平(L)，并且可以表示成“1”或“0”。此外，可根据需要定义并描述高阻抗状态(高Z状态)。

图2为说明根据本发明的一个实施例的半导体存储装置的修复电路的结构图。

为了清楚地描述由实施例所提出的技术原理，根据此实施例的半导体存储装置的修复电路仅包括简化的结构。

参见图2，半导体存储装置的修复电路包括修复地址检测电路100和反熔丝电路200。

修复地址检测电路100被配置为基于从存储模块输出的多个测试数据信号GIO_DATA<0:N>来确定在存储模块中的失效的发生，并且储存与被确定为失效的存储模块相对应的地址。在压缩测试模式下输出多个测试数据信号GIO_DATA<0:N>。作为参考，使用压缩测试来减少测试时间。通过在多个存储器单元中写入相同的数据并在读取操作时将多个存储单元的数据压缩并输出来执行压缩测试。

修复地址检测电路100包括测试数据处理模块110和修复地址锁存模块120。当激活自身地址断裂信号(self-address rupture signal)SELF_RUP时，测试数据处理模块110通过逻辑地组合多个测试数据信号GIO_DATA<0:N>来输出失效检测信号GIO_SUM_FAIL。总之，测试数据处理模块110包括逻辑单元，所述逻辑单元被配置为通过对多个测试数据信号GIO_DATA<0:N>执行与运算或者与非运算来输出失效检测信号GIO_SUM_FAIL。因此，当并非所有多个测试数据信号GIO_DATA<0:N>都具有相同的数据值时，相应的存储模块被确定为失效，并将失效检测信号GIO_SUM_FAIL激活。作为参考，自身地址断裂信号SELF_RUP可被定义为从模式寄存器设置(MRS)输出的信号或从内部命令模块输出的信号。此外，根据另一个实施例，自身地址断裂信号SELF_RUP也可以被定义为直接从外部输入的信号。

修复地址锁存模块120被配置为响应于失效检测信号GIO_SUM_FAIL而储存与被确定为失效的存储模块相对应的地址。修复地址锁存模块120通常可以包括：开关单元，在失效检测信号GIO_SUM_FAIL的控制下将输入的地址ADDR<0:K>选择性地输出；以及锁存单元，储存从开关单元输出的信号。当多个测试数据信号GIO_DATA<0:N>被输出时，输入至修复地址锁存模块120的地址ADDR<0:K>与储存多个测试数据信号GIO_DATA<0:N>的存储模块的地址相对应。因此，当失效检测信号GIO_SUM_FAIL被激活且存储模块被确定为失效时，相应的存储模块的地址被储存在修复地址锁存模块120中。

反熔丝电路200被配置为当断裂使能信号RUP_EN被激活时，对储存在修复地址检测电路100的修复地址锁存模块120中的修复地址ADDR_LAT<0:K>进行电编程。也就是说，反熔丝电路200被配置为执行编程操作，所述编程操作通过对包括在反熔丝电路200中的反熔丝组施加过电流或高电压来改变每个反熔丝的电连接状态。

如上所述，在基于从存储模块输出的多个测试数据信号来确定在存储模块中发生失效的方案中，存储与被确定为失效的存储模块相对应的地址，并将储存的地址编程至反熔丝电路中。这里，因为可以通过压缩测试而有效地识别与失效存储模块相对应的地址，所以可以高效地执行修复地址编程操作。

作为参考，图2的实施例示出了对从存储模块输出的多个测试数据信号GIO_DATA<0:N>进行处理的实例以清楚地描述实施例的技术原理。但是，其它实施例也是可能的，通过在这些其它实施例中应用本发明的技术原理，通过同时处理从多个存储模块输出的测试数据信号来储存多个修复地址。

图3为说明图2所示的半导体存储装置的修复电路的详细图。

为了清楚地描述实施例所提出的技术原理，根据此实施例的半导体存储装置的修复电路仅包括简化结构。

参见图3，半导体存储装置的修复电路包括测试数据处理模块110、修复地址锁存模块120以及反熔丝电路200。根据此实施例，修复地址锁存模块120包括储存脉冲信号发生单元121和修复地址锁存单元122。作为参考，在此实施例中的半导体存储装置的修复电路可进一步包括修复处理电路300。

下面描述如上配置的半导体存储装置的修复电路的详细结构和主要操作。

测试数据处理模块110被配置为在自身地址断裂信号SELF_RUP的控制下，将从存储模块输出的多个测试数据信号GIO_DATA<0:N>逻辑地组合来输出失效检测信号GIO_SUM_FAIL。多个测试数据信号GIO_DATA<0:N>是在压缩测试模式下输出的。作为参考，使用压缩测试来减少测试时间。通过在多个存储单元中写入相同的数据并在读取操作时将多个存储单元的数据压缩并输出来执行压缩测试。当自身地址断裂信号SELF_RUP被激活时，测试数据处理模块110通过逻辑地组合多个测试数据信号GIO_DATA<0:N>来输出失效检测信号GIO_SUM_FAIL。

图4为说明图3所示的测试数据处理模块的电路图。

参见图4，测试数据处理模块110包括开关单元111和逻辑单元112。

开关单元111被配置为在自身地址断裂信号SELF_RUP的控制下，选择性地输出多个测试数据信号GIO_DATA<0:N>。在此实施例中，开关单元111包括多个传输门TG0到TGN。

逻辑单元112被配置为通过对从开关单元111输出的多个输出信号执行与运算来输出失效检测信号GIO_SUM_FAIL。在此实施例中，逻辑单元112包括与非门NAND1和反相器INV2。因此，当并非所有多个测试数据信号GIO_DATA<0:N>都具有相同的数据值时，相应的存储模块被确定为失效，并将失效检测信号GIO_SUM_FAIL激活。例如，当所有多个测试数据信号GIO_DATA<0:N>都为高电平时，失效检测信号GIO_SUM_FAIL以高电平输出。失效检测信号GIO_SUM_FAIL以高电平输出的事实意味着输出多个测试数据信号GIO_DATA<0:N>的相应的存储模块处于正常操作。另一方面，当多个测试数据信号GIO_DATA<0:N>中的任意一个具有不同的数值时，失效检测信号GIO_SUM_FAIL以低电平输出。失效检测信号GIO_SUM_FAIL以低电平输出的事实意味着输出多个测试数据信号GIO_DATA<0:N>的相应的存储模块发生了失效。

储存脉冲信号产生单元121被配置为输出储存脉冲信号STOREP，储存脉冲信号STOREP响应于失效检测信号GIO_SUM_FAIL、自身地址断裂信号SELF_RUP和外部地址断裂信号EXT_RUP而被选择性地激活。当同时激活失效检测信号GIO_SUM_FAIL和自身地址断裂信号SELF_RUP时，将储存脉冲信号STOREP激活；而当激活外部地址断裂信号EXT_RUP时，将储存脉冲信号STOREP去激活。作为参考，自身地址断裂信号SELF_RUP和外部地址断裂信号EXT_RUP被定义为从模式寄存器设置(MRS)输出的信号或从内部命令模块输出的信号。此外，根据另一个实施例，自身地址断裂信号SELF_RUP和外部地址断裂信号EXT_RUP也可以被定义为从外部直接输入的信号。

图5为说明图3所示的储存脉冲信号发生单元的电路图。

参见图5，储存脉冲信号发生单元121包括内部控制信号发生部121_1和脉冲信号输出部121_2。

内部控制信号发生部121_1被配置为响应于自身地址断裂信号SELF_RUP，在测试数据读取信号RD_CMD_IN的激活时间点之后产生被激活的内部控制信号R_DELAY。内部控制信号发生部121_1可以包括延迟单元，所述延迟单元被配置为在自身地址断裂信号SELF_RUP的控制下延迟测试数据读取信号RD_CMD_IN。

脉冲信号输出部121_2被配置为响应于失效检测信号GIO_SUM_FAIL、自身地址断裂信号SELF_RUP和外部地址断裂信号EXT_RUP来输出与内部控制信号R_DELAY的激活时间段相对应地被激活的储存脉冲信号STOREP。作为参考，当特定配置的熔丝被切断时，熔丝信号USE_FUSE被激活，熔丝信号USE_FUSE为代表是否使用了特定的内部模块的一般信号。

图6为说明储存脉冲信号发生单元的内部操作的时序图。

以下参考图6的时序和图5描述如上配置的储存脉冲信号发生单元121的操作。

当自身地址断裂信号SELF_RUP和给出指示输出多个测试数据信号GIO_DATA<0:N>的指令的测试数据读取信号RD_CMD_IN被激活时，内部控制信号R_DELAY过渡到高电平。

此时，如果失效检测信号GIO_SUM_FAIL被激活为低电平，则第一内部信号ST过渡到高电平，第二内部信号OFFB改变为低电平，而第三内部信号EN_STORE改变为高电平。因此，最终输出的储存脉冲信号STOREP被激活为高电平。

因此，当自身地址断裂信号SELF_RUP与失效检测信号GIO_SUM_FAIL被激活时，储存脉冲信号STOREP被激活为高电平。

作为参考，图6的时序图中的虚线表示当确定存储模块已经失效时储存脉冲信号发生单元121的内部操作，而时序图中的实线表示当确定存储模块为正常时储存脉冲信号发生单元121的内部操作。

修复地址锁存单元122被配置为响应于储存脉冲信号STOREP来储存与存储模块相对应的地址。

图7为说明图3所示的修复地址锁存单元的电路图。

参见图7，修复地址锁存单元122包括开关部122_1和锁存部122_2。

开关部122_1被配置为在储存脉冲信号STOREP的控制下将输入的地址ADDR<0:K>选择性地输出，锁存部122_2被配置为储存由开关部122_1输出的信号。

修复地址锁存单元122被配置为储存与被确定为失效的存储模块相对应的地址。当输出多个测试数据信号GIO_DATA<0:N>时，输入至修复地址锁存单元122的地址ADDR<0:K>对应于储存多个测试数据信号GIO_DATA<0:N>的存储模块的地址。因此，储存脉冲信号STOREP的激活代表存储模块被确定为已失效并且相应的存储模块的地址被储存在修复地址锁存单元122的锁存部122_2中。

反熔丝电路200被配置为在断裂使能信号RUP_EN的激活时间段期间响应于外部地址断裂信号EXT_RUP，选择性地对储存在修复地址锁存单元122中的修复地址ADDR_LAT<0:K>或从外部输入的地址ADDR<0:K>进行编程。也就是说，反熔丝电路200被配置为执行编程操作，所述编程操作通过对包括在反熔丝电路200中的反熔丝组施加过电流或高电压来改变每个反熔丝的电连接状态。作为参考，断裂使能信号RUP_EN发出指示对熔丝组进行编程的指令，并且可以被定义为从模式寄存器设置(MRS)或与修复相关的控制电路输出的信号。

当断裂使能信号RUP_EN和外部地址断裂信号EXT_RUP被激活时，反熔丝电路200对从外部输入的地址ADDR<0:K>进行电编程。另外，当外部地址断裂信号EXT_RUP被去激活时，反熔丝电路200对储存在修复地址锁存单元122中的修复地址ADDR_LAT<0:K>进行电编程。

如上所述，在基于从存储模块输出的多个测试数据信号来确定存储模块中发生失效的方案中，与被确定为失效的存储模块相对应的地址被储存，并且储存的地址被编成至反熔丝电路中，因为可以通过压缩测试来有效地识别与失效存储模块相对应的地址，故可以高效地执行修复地址编程操作。此外，也可以根据需要从外部将修复地址直接地输入至熔丝组。此外，虽然已经参照使用反熔丝来描述本发明，除反熔丝以外的其它熔丝可以同等地用于反熔丝电路200以实施本发明。

作为参考，图3中的实施例示出了从存储模块输出多个测试数据信号GIO_DATA<0:N>的实例以清楚地描述实施例的技术原理。但是，也可以有其它实施例，通过在这些其它实施例中应用本发明的技术原理，同时处理从多个存储模块输出的测试数据信号来储存多个修复地址。

假设将特定的修复地址编程至包括在反熔丝电路200中的反熔丝组中，在将修复地址编程至反熔丝电路200后的操作如下。

反熔丝电路200被配置为通过将编程地址(programmed address)与输入地址ADDR<0:K>进行比较来输出多个命中信号HIT<0:9>。

修复处理电路300被配置为基于从反熔丝电路200输出的多个命中信号HIT<0:9>而将冗余存储模块使能。此时，禁止对被确定为失效的存储模块的存取。

如上所述，半导体存储装置是通过以下步骤来修复的：通过将从存储模块输出的多个测试数据信号逻辑地组合来检测存储模块中的失效的发生；储存与被确定为失效的存储模块相对应的地址；将储存的地址电编程至反熔丝组；并且将编程至反熔丝组的地址与输入地址进行比较，基于比较结果使用冗余存储模块来代替存储模块。

换言之，可以通过半导体存储装置的修复电路和修复方法有效地编程修复地址。

到目前为止，已经详细描述了本发明的实施例。作为参考，包括与本发明的技术原理并不直接相关的其它组成元件的实施例可以作为实例以更加详细地描述本发明。此外，用于指示信号和电路的激活状态的高有效(active high)配置和低有效(active low)配置可以根据实施例而改变。由于所有的各种实施例的细节太多而无法提及，并且可以由本领域技术人员容易地推出，在此不对它们进行详述。

虽然以上已经描述了一些实施例，本领域技术人员将理解，上述的实施例只是示例性的。因此，此处所述的半导体存储装置的修复电路与修复方法不应局限于所述的实施例。相反，仅应当根据权利要求书并且结合以上描述和附图来限定半导体存储装置的修复电路与修复方法。

Claims (10)

1.一种半导体存储装置的修复电路，包括:

测试数据处理模块，所述测试数据处理模块被配置为在自身地址断裂信号的控制下，通过将从存储模块输出的多个测试数据信号逻辑地组合来输出失效检测信号；

储存脉冲信号发生单元，所述储存脉冲信号发生单元被配置为产生储存脉冲信号，所述储存脉冲信号响应于所述失效检测信号、所述自身地址断裂信号与外部地址断裂信号而被选择性地激活；

修复地址锁存单元，所述修复地址锁存单元被配置为响应于所述储存脉冲信号来储存与所述存储模块相对应的地址；以及

反熔丝电路，所述反熔丝电路被配置为在断裂使能信号的激活时间段期间，响应于所述外部地址断裂信号而选择性地对储存在所述修复地址锁存单元中的修复地址和从外部输入的地址中的一个进行编程。

2.如权利要求1所述的半导体存储装置的修复电路，其中，所述反熔丝电路被配置为将编程地址与输入地址进行比较并输出比较结果。

3.如权利要求2所述的半导体存储装置的修复电路，还包括:

修复处理电路，所述修复处理电路被配置为基于从所述反熔丝电路输出的多个命中信号来将冗余存储模块使能。

4.如权利要求1所述的半导体存储装置的修复电路，其中，所述反熔丝电路被配置为使用电方法来对地址进行编程。

5.如权利要求1所述的半导体存储装置的修复电路，其中，在压缩测试模式下输出所述多个测试数据信号。

6.如权利要求1所述的半导体存储装置的修复电路，其中，所述测试数据处理模块包括:

开关单元，所述开关单元被配置为在所述自身地址断裂信号的控制下将所述多个测试数据信号选择性地输出；以及

逻辑单元，所述逻辑单元被配置为通过对从所述开关单元输出的多个输出信号执行与运算来输出所述失效检测信号。

7.如权利要求1所述的半导体存储装置的修复电路，其中，在所述失效检测信号和所述自身地址断裂信号被激活时，所述储存脉冲信号被激活；并且在所述外部地址断裂信号被激活时，所述储存脉冲信号被去激活。

8.如权利要求1所述的半导体存储装置的修复电路，其中，所述储存脉冲信号发生单元包括:

内部控制信号发生部，所述内部控制信号发生部被配置为响应于所述自身地址断裂信号而产生在测试数据读取信号的激活时间点之后被激活的内部控制信号；以及

脉冲信号输出部，所述脉冲信号输出部被配置为响应于所述失效检测信号、所述自身地址断裂信号和所述外部地址断裂信号，输出与所述内部控制信号的激活时间段相对应地被激活的所述储存脉冲信号。

9.如权利要求8所述的半导体存储装置的修复电路，其中，所述内部控制信号发生部包括延迟部件，所述延迟部件被配置为在所述自身地址断裂信号的控制下延迟所述测试数据读取信号。

10.如权利要求1所述的半导体存储装置的修复电路，其中，所述修复地址锁存单元包括:

开关部，所述开关部配置为在所述储存脉冲信号的控制下将所输入的地址选择性地输出；以及

锁存部，所述锁存部被配置为储存从所述开关部输出的信号。