KR101886670B1 - 퓨즈회로 - Google Patents

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Abstract

퓨즈회로는 프로그래밍인에이블신호가 인에이블된 상태에서 다수의 어드레스들 중 선택된 어드레스들에 따라 논리레벨이 결정되는 패리티신호를 생성하고, 상기 프로그래밍인에이블신호, 상기 다수의 어드레스들 및 상기 패리티신호에 응답하여 프로그래밍되는 프로그래밍퓨즈신호를 생성하는 프로그래밍퓨즈신호생성부; 상기 프로그래밍퓨즈신호에 포함된 오류를 교정하여 교정펄스를 생성하는 교정펄스생성부; 및 상기 교정펄스에 응답하여 재프로그래밍되는 퓨즈신호를 생성하는 퓨즈부를 포함한다.

Description

퓨즈회로{FUSE CIRCUIT}
본 발명은 집적회로의 동작 오류가 발생하는 것을 방지할 수 있는 퓨즈회로에 관한 것이다.
최근, 집적회로는 설계 변경 없이 내부의 설정을 변경시키기 위해 프로그래밍할 수 있는 퓨즈를 포함한 퓨즈회로를 구비하고 있다. 퓨즈회로에 사용되는 퓨즈는 레이저 빔(Laser beam) 또는 전기적인 스트레스를 인가받을 경우에 전기적 연결특성이 변화하고, 이러한 퓨즈의 전기적 연결상태의 변화를 이용하여 집적회로의 내부설정에 대한 정보를 프로그래밍한다.
퓨즈의 프로그래밍은 레이저 빔을 이용하여 퓨즈의 연결상태를 끊어버리는 방식과 전기적인 스트레스를 인가하여 퓨즈의 전기적 연결상태를 변화시키는 방식들이 사용된다. 전기적 방식으로 프로그래밍되는 퓨즈는 전기적 연결상태를 오픈상태(open)에서 쇼트상태(short)로 변화시키는 안티타입 퓨즈(Anti-type fuse)와 쇼트상태에서 오픈상태로 변화시키는 블로잉타입 퓨즈(Blowing-type fuse)로 다시 분류할 수 있다.
도 1은 종래기술에 따른 퓨즈회로의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 종래기술의 퓨즈회로는 프로그래밍인에이블신호(PGMEN)와 제1 내지 제7 어드레스(ADD<1:7>)를 입력받아 제1 내지 제8 펄스(P<1:8>)를 생성하는 프로그래밍펄스생성부(8)와, 제1 내지 제8 펄스(P<1:8>)에 응답하여 프로그래밍되어 제1 내지 제8 퓨즈신호(FUSE<1:8>)를 생성하는 제 1 내지 제8 퓨즈부(9(1:8))로 구성된 퓨즈부(9)를 포함한다. 여기서, 제 1 내지 제8 퓨즈부(9(1:8))는 제1 내지 제8 펄스(P<1:8>)에 응답하여 전기적 방식으로 프로그래밍되는 퓨즈로 구현된다.
이와 같이 구성된 퓨즈회로의 제 1 내지 제8 퓨즈부(9(1:8))는 프로그래밍인에이블신호(PGMEN)와 제1 내지 제7 어드레스(ADD<1:7>)에 의해 프로그래밍되어, 제1 내지 제8 퓨즈신호(FUSE<1:8>)를 생성한다. 예를 들어, 프로그래밍인에이블신호(PGMEN)가 로직하이레벨로 인에이블된 상태에서 제1 내지 제3 어드레스(ADD<1:3>)가 로직하이레벨이고, 제4 내지 제8 어드레스(ADD<4:8>)가 로직로우레벨로 입력되는 경우를 가정하면 프로그래밍펄스생성부(8)는 로직하이레벨의 제1 내지 제4 펄스(P<1:4>)와 로직로우레벨의 제5 내지 제8 펄스(P<5:8>)를 생성한다. 이때, 제1 내지 제4 퓨즈부(9(1:4))는 로직하이레벨의 프로그래밍인에이블신호(PGMEN) 및 제1 내지 제3 어드레스(ADD<1:3>)에 의해 전기적 연결상태가 변화하여 로직하이레벨의 제1 내지 제4 퓨즈신호(FUSE<1:4>)를 생성하고, 제5 내지 제8 퓨즈부(9(5:8))는 로직로우레벨의 제5 내지 제8 퓨즈신호(FUSE<5:8>)를 생성한다.
그런데, 퓨즈부(9)에 포함된 제5 퓨즈부(9(5))가 불량인 경우, 예를 들어 제5 퓨즈부(9(5))의 게이트 절연막에 고장이 발생하는 경우 제5 퓨즈부(9(5))는 제5 퓨즈신호(FUSE<5>)를 로직로우레벨 대신 로직하이레벨로 잘못 생성하여 집적회로의 동작에 오류를 발생시킬 수 있다.
본 발명은 퓨즈에 오류가 발생하더라도 교정하여 정상적으로 프로그래밍된 퓨즈신호를 생성함으로써, 집적회로의 동작 오류가 발생하는 것을 방지할 수 있도록 한 퓨즈회로를 제공한다.
이를 위해 본 발명은 프로그래밍인에이블신호가 인에이블된 상태에서 다수의 어드레스들 중 선택된 어드레스들에 따라 논리레벨이 결정되는 패리티신호를 생성하고, 상기 프로그래밍인에이블신호, 상기 다수의 어드레스들 및 상기 패리티신호에 응답하여 프로그래밍되는 프로그래밍퓨즈신호를 생성하는 프로그래밍퓨즈신호생성부; 상기 프로그래밍퓨즈신호에 포함된 오류를 교정하여 교정펄스를 생성하는 교정펄스생성부; 및 상기 교정펄스에 응답하여 재프로그래밍되는 퓨즈신호를 생성하는 퓨즈부를 포함하는 퓨즈회로를 제공한다.
또한, 본 발명은 프로그래밍인에이블신호 및 다수의 어드레스들에 응답하여 패리티신호를 생성하는 패리티신호생성부; 상기 프로그래밍인에이블신호, 상기 다수의 어드레스들 및 상기 패리티신호에 응답하여 펄스를 생성하는 펄스생성부; 상기 펄스에 응답하여 전기적 연결상태가 변화되는 퓨즈를 포함하여, 상기 프로그래밍퓨즈신호를 생성하는 전치퓨즈부; 상기 프로그래밍퓨즈신호에 포함된 오류를 교정하여 교정펄스를 생성하는 교정펄스생성부; 및 상기 교정펄스에 응답하여 재프로그래밍되는 퓨즈신호를 생성하는 퓨즈부를 포함하는 퓨즈회로를 제공한다.
본 발명에 의하면 퓨즈에 오류가 발생하더라도 교정하여 정상적으로 프로그래밍된 퓨즈신호를 생성함으로써, 집적회로의 동작 오류가 발생하는 것을 방지할 수 있는 효과가 있다.
도 1은 종래기술에 따른 퓨즈회로의 구성을 도시한 블럭도이다.
도 2는 본 발명의 일 실시예에 따른 퓨즈회로의 구성을 도시한 블럭도이다.
도 3은 도 1에 도시된 퓨즈회로에 포함된 패리티신호생성부의 일 실시예에 따른 회로도이다.
도 4는 도 1에 도시된 퓨즈회로에 포함된 펄스생성부의 일 실시예에 따른 회로도이다.
도 5는 도 4에 도시된 펄스생성부의 동작을 설명하기 위한 타이밍도이다.
도 6은 도 1에 도시된 퓨즈회로에 포함된 정보신호생성부의 일 실시예에 따른 회로도이다.
도 7은 도 1에 도시된 퓨즈회로에 포함된 교정신호생성부의 일 실시예에 따른 회로도이다.
도 8은 도 1에 도시된 퓨즈회로에 포함된 교정부의 일 실시예에 따른 회로도이다.
도 9는 도 1에 도시된 퓨즈회로의 동작을 설명하기 위한 표이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 퓨즈회로의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 퓨즈회로는 프로그래밍퓨즈신호생성부(1), 교정펄스생성부(2) 및 퓨즈부(3)를 포함한다. 프로그래밍퓨즈신호생성부(1)는 패리티신호생성부(11), 펄스생성부(12) 및 전치퓨즈부(13)로 구성된다. 교정펄스생성부(2)는 정보신호생성부(21), 교정신호생성부(22) 및 교정부(23)로 구성된다.
패리티신호생성부(11)는 프로그래밍인에이블신호(PGMEN)가 로직하이레벨로 인에이블된 상태에서 제1 내지 제7 어드레스(ADD<1:7>) 중 선택된 어드레스들에 따라 논리레벨이 결정되는 제 1 내지 제4 패리티신호(PA<1:4>)를 생성한다. 패리티신호생성부(11)의 보다 상세한 구성 및 동작은 도 3을 참고하여 후술한다.
펄스생성부(12)는 프로그래밍인에이블신호(PGMEN), 제1 내지 제7 어드레스(ADD<1:7>) 및 제 1 내지 제4 패리티신호(PA<1:4>)에 응답하여 순차적으로 발생하는 제1 내지 제12 펄스(PUL<1:12>)를 생성한다. 펄스생성부(12)의 보다 상세한 구성 및 동작은 도 4 및 도 5를 참고하여 후술한다.
전치퓨즈부(13)는 각각 전기적 스트레스가 입력될 때 전기적 연결상태가 변화하는 퓨즈를 포함하는 제1 내지 제12 전치퓨즈부(13(1:12))를 포함한다. 제1 내지 제12 전치퓨즈부(13(1:12))는 제1 내지 제12 펄스(PUL<1:12>)에 응답하여 프로그래밍되는 제1 내지 제12 프로그래밍퓨즈신호(PFUSE<1:12>)를 생성한다. 예를 들어, 제1 내지 제12 펄스(PUL<1:12>) 중 제 1 내지 제4 펄스(PUL<1:4>)만 인에이블되어 입력되면 제1 내지 제4 전치퓨즈부(13(1:4))에 포함된 퓨즈의 연결상태가 변화하여, 제1 내지 제4 프로그래밍퓨즈신호(PFUSE<1:4>)는 로직하이레벨로 프로그래밍된다. 이때, 제5 내지 제12 프로그래밍퓨즈신호(PFUSE<5:12>)는 로직로우레벨로 프로그래밍된다.
정보신호생성부(21)는 제1 내지 제12 프로그래밍퓨즈신호(PFUSE<1:12>)의 레벨에 따라 제1 내지 제4 정보신호(IP<1:4>)를 생성한다. 제1 내지 제4 정보신호(IP<1:4>)는 제1 내지 제12 프로그래밍퓨즈신호(PFUSE<1:12>) 중 오류가 발생된 신호에 대한 정보를 포함한다. 정보신호생성부(21)의 보다 상세한 구성 및 동작은 도 6을 참고하여 후술한다.
교정신호생성부(22)는 제1 내지 제4 정보신호(IP<1:4>)를 디코딩하여 제1 내지 제8 프로그래밍퓨즈신호(PFUSE<1:8>)에 발생된 오류를 교정하기 위한 제1 내지 제8 교정신호(CR<1:8>)를 생성한다. 교정신호생성부(22)의 보다 상세한 구성 및 동작은 도 7 및 8을 참고하여 후술한다.
교정부(23)는 제1 내지 제8 교정신호(CR<1:8>)에 응답하여 제1 내지 제8 프로그래밍퓨즈신호(PFUSE<1:8>)를 버퍼링하거나 반전버퍼링하여 제1 내지 제8 교정펄스(PN<1:8>)로 출력한다. 교정부(23)의 보다 상세한 구성 및 동작은 도 9를 참고하여 후술한다.
퓨즈부(3)는 각각 전기적 스트레스가 입력될 때 전기적 연결상태가 변화하는 퓨즈를 포함하는 제1 내지 제8 퓨즈부(3(1:8))를 포함한다. 제1 내지 제8 퓨즈부(3(1:8))는 제1 내지 제8 교정펄스(PN<1:8>)에 응답하여 프로그래밍되는 제1 내지 제8 퓨즈신호(FUSEN<1:8>)를 생성한다. 예를 들어, 제1 내지 제8 교정펄스(PN<1:8>) 중 제1 내지 제4 교정펄스(PN<1:4>)만 인에이블되어 입력되면 제1 내지 제4 퓨즈부(3(1:4))에 포함된 퓨즈의 연결상태가 변화하여, 제1 내지 제4 퓨즈신호(FUSEN<1:4>)는 로직하이레벨로 프로그래밍된다. 이때, 제5 내지 제8 퓨즈신호(FUSEN<5:8>)는 로직로우레벨로 프로그래밍된다.
도 3은 패리티신호생성부(11)의 일 실시예에 따른 회로도이다.
도 3에 도시된 바와 같이, 패리티신호생성부(11)는 제1 내지 제4 패리티신호생성부(111~114)로 구성된다. 제1 패리티신호생성부(111)는 프로그래밍인에이블신호(PGMEN), 제1 어드레스(ADD<1>), 제3 어드레스(ADD<3>), 제4 어드레스(ADD<4>) 및 제6 어드레스(ADD<6>) 중 로직하이레벨인 신호의 수가 홀수개인 경우 로직하이레벨의 제1 패리티신호(PA<1>)를 생성하고, 짝수개인 경우 로직로우레벨의 제1 패리티신호(PA<1>)를 생성한다. 제2 패리티신호생성부(112)는 프로그래밍인에이블신호(PGMEN), 제2 어드레스(ADD<2>), 제3 어드레스(ADD<3>), 제5 어드레스(ADD<5>) 및 제6 어드레스(ADD<6>) 중 로직하이레벨인 신호의 수가 홀수개인 경우 로직하이레벨의 제2 패리티신호(PA<2>)를 생성하고, 짝수개인 경우 로직로우레벨의 제2 패리티신호(PA<2>)를 생성한다. 제3 패리티신호생성부(113)는 제1 어드레스(ADD<1>), 제2 어드레스(ADD<2>), 제3 어드레스(ADD<3>) 및 제7 어드레스(ADD<7>) 중 로직하이레벨인 신호의 수가 홀수개인 경우 로직하이레벨의 제3 패리티신호(PA<3>)를 생성하고, 짝수개인 경우 로직로우레벨의 제3 패리티신호(PA<3>)를 생성한다. 제4 패리티신호생성부(114)는 제4 어드레스(ADD<4>), 제5 어드레스(ADD<5>), 제6 어드레스(ADD<6>) 및 제7 어드레스(ADD<7>) 중 로직하이레벨인 신호의 수가 홀수개인 경우 로직하이레벨의 제4 패리티신호(PA<4>)를 생성하고, 짝수개인 경우 로직로우레벨의 제4 패리티신호(PA<4>)를 생성한다. 제1 내지 제4 패리티신호(PA<1:4>)의 논리레벨은 실시예에 따라서 다양하게 설정할 수 있다.
도 4는 펄스생성부(12)의 일 실시예에 따른 회로도이고, 도 5는 펄스생성부(12)의 동작을 설명하기 위한 타이밍도이다.
도 4에 도시된 바와 같이, 펄스생성부(12)는 인버터(IV1), 내부클럭생성부(120), 시프팅신호생성부(121) 및 버퍼부(122)를 포함한다. 인버터(IV1)는 프로그래밍인에이블신호(PGMEN)를 반전버퍼링하여 리셋신호(RESET)를 생성한다. 내부클럭생성부(120)는 프로그래밍인에이블신호(PGMEN)에 응답하여 클럭신호(CLK)를 버퍼링하여 내부클럭(ICLK) 및 반전내부클럭(ICLKB)을 생성한다. 시프팅신호생성부(121)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 따라 순차적으로 인에이블되는 제1 내지 제6 시프팅신호(SFT<1:6>)를 생성한다. 버퍼부(122)는 제1 내지 제6 시프팅신호(SFT<1:6>)가 인에이블되는 구간에서 내부클럭(ICLK) 및 반전내부클럭(ICLKB)에 동기하여 프로그래밍인에이블신호(PGMEN), 제1 내지 제7 어드레스(ADD<1:7>) 및 제1 내지 제4 패러티신호(PA<1:4>)를 버퍼링하여 제1 내지 제12 펄스(PUL<1:12>)를 생성한다. 시프팅신호생성부(121)는 로직하이레벨의 리셋신호(RESET)가 입력될 때 리셋되고, 프로그래밍인에이블신호(PGMEN)가 로직하이레벨인 구간에서 클럭신호(CLK)의 한주기 구간만큼 시프팅되어 순차적으로 인에이블되는 제1 내지 제6 시프팅신호(SFT<1:6>)를 생성하는 제1 내지 제6 시프트레지스터(123~128)를 포함한다.
도 5를 참고하면 t1 시점에서 프로그래밍인에이블신호(PGMEN)가 로직하이레벨로 인에이블되면 제1 시프팅신호(SFT<1>)는 t1~t2 구간에서 로직하이레벨로 인에이블되고, 제2 시프팅신호(SFT<2>)는 t2~t3 구간에서 로직하이레벨로 인에이블되며, 제3 시프팅신호(SFT<3>)는 t3~t4 구간에서 로직하이레벨로 인에이블되고, 제4 시프팅신호(SFT<4>)는 t4~t5 구간에서 로직하이레벨로 인에이블되며, 제5 시프팅신호(SFT<5>)는 t5~t6 구간에서 로직하이레벨로 인에이블되고, 제6 시프팅신호(SFT<6>)는 t6~t7 구간에서 로직하이레벨로 인에이블된다. 제1 시프팅신호(SFT<1>)가 인에이블되는 t1~t2 구간에서는 내부클럭(ICLK)의 라이징에지에 동기하여 프로그래밍인에이블신호(PGMEN)가 버퍼링되어 제1 펄스(PUL<1>)로 출력되고, 내부클럭(ICLK)의 폴링에지에 동기하여 제1 어드레스(ADD<1>)가 버퍼링되어 제2 펄스(PUL<2>)로 출력된다. t2~t3 구간에서는 제2 어드레스(ADD<2>)가 버퍼링되어 제3 펄스(PUL<3>)로 출력되고, 제3 어드레스(ADD<3>)가 버퍼링되어 제4 펄스(PUL<4>)로 출력된다. t3~t4 구간에서는 제4 어드레스(ADD<4>)가 버퍼링되어 제5 펄스(PUL<5>)로 출력되고, 제5 어드레스(ADD<5>)가 버퍼링되어 제6 펄스(PUL<6>)로 출력된다. t4~t5 구간에서는 제6 어드레스(ADD<6>)가 버퍼링되어 제7 펄스(PUL<7>)로 출력되고, 제7 어드레스(ADD<7>)가 버퍼링되어 제8 펄스(PUL<8>)로 출력된다. t5~t6 구간에서는 제1 패러티신호(PA<1>)가 버퍼링되어 제9 펄스(PUL<9>)로 출력되고, 제2 패러티신호(PA<2>)가 버퍼링되어 제10 펄스(PUL<10>)로 출력된다. t6~t7 구간에서는 제3 패러티신호(PA<3>)가 버퍼링되어 제11 펄스(PUL<11>)로 출력되고, 제4 패러티신호(PA<4>)가 버퍼링되어 제12 펄스(PUL<12>)로 출력된다.
도 6은 정보신호생성부(21)의 일 실시예에 따른 회로도이다.
도 6에 도시된 바와 같이, 정보신호생성부(21)는 제1 내지 제4 정보신호생성부(211~214)로 구성된다. 제1 정보신호생성부(211)는 제1 프로그래밍퓨즈신호(PFUSE<1>), 제2 프로그래밍퓨즈신호(PFUSE<2>), 제4 프로그래밍퓨즈신호(PFUSE<4>), 제5 프로그래밍퓨즈신호(PFUSE<5>), 제7 프로그래밍퓨즈신호(PFUSE<7>) 및 제9 프로그래밍퓨즈신호(PFUSE<9>) 중 로직하이레벨인 신호의 수가 홀수개인 경우 로직하이레벨의 제1 정보신호(IP<1>)를 생성하고, 짝수개인 경우 로직로우레벨의 제1 정보신호(IP<1>)를 생성한다. 제2 정보신호생성부(212)는 제1 프로그래밍퓨즈신호(PFUSE<1>), 제3 프로그래밍퓨즈신호(PFUSE<3>), 제4 프로그래밍퓨즈신호(PFUSE<4>), 제6 프로그래밍퓨즈신호(PFUSE<6>), 제7 프로그래밍퓨즈신호(PFUSE<7>) 및 제10 프로그래밍퓨즈신호(PFUSE<10>) 중 로직하이레벨인 신호의 수가 홀수개인 경우 로직하이레벨의 제2 정보신호(IP<2>)를 생성하고, 짝수개인 경우 로직로우레벨의 제2 정보신호(IP<2>)를 생성한다. 제3 정보신호생성부(213)는 제2 프로그래밍퓨즈신호(PFUSE<2>), 제3 프로그래밍퓨즈신호(PFUSE<3>), 제4 프로그래밍퓨즈신호(PFUSE<4>), 제8 프로그래밍퓨즈신호(PFUSE<8>) 및 제11 프로그래밍퓨즈신호(PFUSE<11>) 중 로직하이레벨인 신호의 수가 홀수개인 경우 로직하이레벨의 제3 정보신호(IP<3>)를 생성하고, 짝수개인 경우 로직로우레벨의 제3 정보신호(IP<3>)를 생성한다. 제4 정보신호생성부(214)는 제5 프로그래밍퓨즈신호(PFUSE<5>), 제6 프로그래밍퓨즈신호(PFUSE<6>), 제7 프로그래밍퓨즈신호(PFUSE<7>), 제8 프로그래밍퓨즈신호(PFUSE<8>) 및 제12 프로그래밍퓨즈신호(PFUSE<12>) 중 로직하이레벨인 신호의 수가 홀수개인 경우 로직하이레벨의 제4 정보신호(IP<4>)를 생성하고, 짝수개인 경우 로직로우레벨의 제4 정보신호(IP<4>)를 생성한다. 제1 내지 제4 정보신호(IP<1:4>)의 논리레벨은 실시예에 따라서 다양하게 설정할 수 있다.
도 7은 교정신호생성부(22)의 일 실시예에 따른 회로도이다. 도 8은 교정신호생성부(22)의 동작을 설명하기 위한 표이다.
도 7에 도시된 바와 같이, 교정신호생성부(22)는 제1 내지 제8 교정신호생성부(221~228)를 포함하여 제1 내지 제4 정보신호(IP<1:4>)를 디코딩하여 선택적으로 로직하이레벨로 인에이블되는 제1 내지 제8 교정신호(CR<1:4>)를 생성한다. 예를 들어, 제1 정보신호(IP<1>) 및 제3 정보신호(IP<3>)가 로직하이레벨이고, 제2 정보신호(IP<2>) 및 제4 정보신호(IP<4>)가 로직로우레벨인 경우 제1 내지 제8 교정신호(CR<1:4>) 중 제2 교정신호(CR<2>)만 로직하이레벨로 생성된다.
도 8은 교정부(23)의 일 실시예에 따른 회로도이다.
도 8에 도시된 바와 같이, 교정부(23)는 제1 내지 제8 교정신호(CR<1:4>)가 로직하이레벨인 경우 제1 내지 제8 프로그래밍퓨즈신호(PFUSE<1:8>)를 반전버퍼링하여 제1 내지 제8 교정펄스(PN<1:8>)로 출력하고, 제1 내지 제8 교정신호(CR<1:4>)가 로직로우레벨인 경우 제1 내지 제8 프로그래밍퓨즈신호(PFUSE<1:8>)를 버퍼링하여 제1 내지 제8 교정펄스(PN<1:8>)로 출력한다. 예를 들어, 제1 내지 제8 교정신호(CR<1:4>) 중 제2 교정신호(CR<2>)만 로직하이레벨인 경우 제2 프로그래밍퓨즈신호(PFUSE<2>)를 반전버퍼링하여 제2 교정펄스(PN<2>)로 출력하고, 제1 프로그래밍퓨즈신호(PFUSE<1>) 및 제3 내지 제8 프로그래밍퓨즈신호(PFUSE<3:8>)를 버퍼링하여 제3 내지 제8 교정펄스(PN<3:8>)로 출력한다.
이상 살펴본 바와 같이 구성된 퓨즈회로는 해밍코드(Hamming Code)를 이용하여 제1 내지 제8 프로그래밍퓨즈신호(PFUSE<1:8>)에 발생된 오류를 추적하고 교정한다. 도 9를 참고하면 제1 내지 제4 패리티신호(PA<1:4>), 프로그래밍인에이블신호(PGMEN) 및 제1 내지 제7 어드레스(ADD<1:7>) 간의 비트포맷과, 제1 내지 제4 정보신호(IP<1:4>)의 논리레벨 조합에 따른 제1 내지 제8 프로그래밍퓨즈신호(PFUSE<1:8>)의 오류 교정 동작 방법을 확인할 수 있다. 즉, 제1 내지 제8 전치퓨즈부(13(1:8)) 중 제4 전치퓨즈부(13(4))에 고장이 발생하여 제4 프로그래밍퓨즈신호(PFUSE<4>)가 로직하이레벨 대신 로직로우레벨로 생성되는 경우 제1 내지 제4 정보신호(IP<1:4>)는 '0, 1, 1, 1'으로 생성된다. '0, 1, 1, 1'은 제4 정보신호(IP<4>)는 로직로우레벨이고, 제1 내지 제3 정보신호(IP<1:3>)는 로직하이레벨임을 의미한다. 교정신호생성부(22)는 '0, 1, 1, 1'로 생성된 제1 내지 제4 정보신호(IP<1:4>)에 의해 제4 교정신호(CR<4>)를 로직하이레벨로 생성하고, 교정부(23)는 제4 프로그래밍퓨즈신호(PFUSE<4>)를 반전버퍼링하여 로직하이레벨의 제4 교정펄스(PN<1:8>)를 생성한다. 따라서, 퓨즈부(3)는 로직하이레벨의 제4 교정펄스(PN<1:8>)를 입력받아 제4 퓨즈신호(FUSEN<4>)를 로직하이레벨로 재프로그래밍한다.
1: 프로그래밍퓨즈신호생성부 2: 교정펄스생성부
3: 퓨즈부 11: 패리티신호생성부
12: 펄스생성부 13: 전치퓨즈부
21: 정보신호생성부 22: 교정신호생성부
23: 교정부

Claims (20)

  1. 프로그래밍인에이블신호가 인에이블된 상태에서 제1 내지 제7 어드레스 중 선택된 어드레스들에 따라 논리레벨이 결정되는 패리티신호를 생성하고, 상기 프로그래밍인에이블신호, 상기 제1 내지 제7 어드레스 및 상기 패리티신호에 응답하여 프로그래밍되는 프로그래밍퓨즈신호를 생성하는 프로그래밍퓨즈신호생성부;
    상기 프로그래밍퓨즈신호에 포함된 오류를 교정하여 교정펄스를 생성하는 교정펄스생성부; 및
    상기 교정펄스에 응답하여 재프로그래밍되는 퓨즈신호를 생성하는 퓨즈부를 포함하되,
    상기 프로그래밍인에이블신호 및 상기 제1 내지 제7 어드레스에 응답하여 상기 패리티신호를 생성하는 패리티신호생성부를 포함하고, 상기 패리티신호생성부는 상기 프로그래밍인에이블신호, 제1, 제3, 제4 및 제6 어드레스에 따라 논리레벨이 결정되는 제1 패리티신호를 생성하고, 상기 프로그래밍인에이블신호, 제2, 상기 제3, 제5 및 상기 제6 어드레스에 따라 논리레벨이 결정되는 제2 패리티신호를 생성하며, 상기 제1, 상기 제2, 상기 제3 및 제7 어드레스에 따라 논리레벨이 결정되는 제3 패리티신호를 생성하고, 상기 제4, 상기 제5, 상기 제6 및 상기 제7 어드레스에 따라 논리레벨이 결정되는 제4 패리티신호를 생성하는 퓨즈회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 프로그래밍퓨즈신호생성부는
    상기 프로그래밍인에이블신호, 상기 제1 내지 제7 어드레스 및 상기 패리티신호에 응답하여 펄스를 생성하는 펄스생성부; 및
    상기 펄스에 응답하여 전기적 연결상태가 변화되는 퓨즈를 포함하여, 상기 프로그래밍퓨즈신호를 생성하는 전치퓨즈부를 포함하는 퓨즈회로.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2 항에 있어서, 상기 교정펄스생성부는
    상기 프로그래밍퓨즈신호에 포함된 오류에 관한 정보를 포함하는 정보신호를 생성하는 정보신호생성부;
    상기 정보신호에 응답하여 교정신호를 생성하는 교정신호생성부; 및
    상기 교정신호에 응답하여 상기 프로그래밍퓨즈신호에 포함된 오류를 교정하여 상기 교정펄스를 생성하는 교정부를 포함하는 퓨즈회로.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서, 상기 펄스생성부는 상기 프로그래밍인에이블신호, 상기 제1 내지 제7 어드레스 및 상기 제1 내지 제4 패리티신호를 순차적으로 발생되는 시프팅신호에 동기시켜 버퍼링하여 제1 내지 제12 펄스로 출력하는 퓨즈회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 펄스생성부는
    상기 프로그래밍인에이블신호 및 클럭신호에 응답하여 순차적으로 인에이블되는 제1 내지 제6 시프팅신호를 생성하는 시프팅신호생성부; 및
    상기 클럭신호 및 상기 제1 내지 제6 시프팅신호에 응답하여 상기 프로그래밍인에이블신호, 상기 제1 내지 제7 어드레스 및 상기 제1 내지 제4 패리티신호를 버퍼링하여 상기 제1 내지 제12 펄스를 생성하는 버퍼부를 포함하는 퓨즈회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 전치퓨즈부는 각각 퓨즈를 포함하는 제1 내지 제12 전치퓨즈부를 포함하되, 상기 제1 내지 제12 전치퓨즈부는 상기 제1 내지 제12 펄스에 응답하여 제1 내지 제12 프로그래밍퓨즈신호를 생성하는 퓨즈회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서, 상기 정보신호생성부는 상기 제1, 제2, 제4, 제5, 제7 및 제9 프로그래밍퓨즈신호에 따라 논리레벨이 결정되는 제1 정보신호를 생성하고, 상기 제1, 제3, 제4, 제6, 제7 및 제10 프로그래밍퓨즈신호에 따라 논리레벨이 결정되는 제2 정보신호를 생성하며, 상기 제2, 제3, 제4, 제8 및 제11 프로그래밍퓨즈신호에 따라 논리레벨이 결정되는 제3 정보신호를 생성하고, 상기 제5, 제6, 제7, 제8 및 제12 프로그래밍퓨즈신호에 따라 논리레벨이 결정되는 제4 정보신호를 생성하는 퓨즈회로.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 교정신호생성부는 상기 제1 내지 제4 정보신호를 디코딩하여 제1 내지 제8 교정신호를 생성하는 퓨즈회로.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서, 상기 교정부는 상기 제1 내지 제8 교정신호에 응답하여 상기 제1 내지 제8 프로그래밍퓨즈신호를 버퍼링하거나 반전버퍼링하여 제1 내지 제8 교정펄스로 전달하는 퓨즈회로.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 퓨즈부는 각각 퓨즈를 포함하는 제1 내지 제8 퓨즈부를 포함하되, 상기 제1 내지 제8 퓨즈부는 상기 제1 내지 제8 교정펄스에 응답하여 제1 내지 제8 퓨즈신호를 생성하는 퓨즈회로.
  12. 프로그래밍인에이블신호 및 제1 내지 제7 어드레스에 응답하여 패리티신호를 생성하는 패리티신호생성부;
    상기 프로그래밍인에이블신호, 상기 제1 내지 제7 어드레스 및 상기 패리티신호에 응답하여 펄스를 생성하는 펄스생성부;
    상기 펄스에 응답하여 전기적 연결상태가 변화되는 퓨즈를 포함하여, 프로그래밍퓨즈신호를 생성하는 전치퓨즈부;
    상기 프로그래밍퓨즈신호에 포함된 오류를 교정하여 교정펄스를 생성하는 교정펄스생성부; 및
    상기 교정펄스에 응답하여 재프로그래밍되는 퓨즈신호를 생성하는 퓨즈부를 포함하되, 상기 패리티신호생성부는 상기 프로그래밍인에이블신호, 제1, 제3, 제4 및 제6 어드레스에 따라 논리레벨이 결정되는 제1 패리티신호를 생성하고, 상기 프로그래밍인에이블신호, 제2, 상기 제3, 제5 및 상기 제6 어드레스에 따라 논리레벨이 결정되는 제2 패리티신호를 생성하며, 상기 제1, 상기 제2, 상기 제3 및 제7 어드레스에 따라 논리레벨이 결정되는 제3 패리티신호를 생성하고, 상기 제4, 상기 제5, 상기 제6 및 상기 제7 어드레스에 따라 논리레벨이 결정되는 제4 패리티신호를 생성하는 퓨즈회로.
  13. 삭제
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서, 상기 펄스생성부는 상기 프로그래밍인에이블신호, 상기 제1 내지 제7 어드레스 및 상기 제1 내지 제4 패리티신호를 순차적으로 발생되는 시프팅신호에 동기시켜 버퍼링하여 제1 내지 제12 펄스로 출력하는 퓨즈회로.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서, 상기 펄스생성부는
    상기 프로그래밍인에이블신호 및 클럭신호에 응답하여 순차적으로 인에이블되는 제1 내지 제6 시프팅신호를 생성하는 시프팅신호생성부; 및
    상기 클럭신호 및 상기 제1 내지 제6 시프팅신호에 응답하여 상기 프로그래밍인에이블신호, 상기 제1 내지 제7 어드레스 및 상기 제1 내지 제4 패리티신호를 버퍼링하여 상기 제1 내지 제12 펄스를 생성하는 버퍼부를 포함하는 퓨즈회로.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서, 상기 전치퓨즈부는 각각 퓨즈를 포함하는 제1 내지 제12 전치퓨즈부를 포함하되, 상기 제1 내지 제12 전치퓨즈부는 상기 제1 내지 제12 펄스에 응답하여 제1 내지 제12 프로그래밍퓨즈신호를 생성하는 퓨즈회로.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서, 상기 교정펄스생성부는
    상기 제1 내지 제12 프로그래밍퓨즈신호에 포함된 오류에 관한 정보를 포함하는 제1 내지 제4 정보신호를 생성하는 정보신호생성부;
    상기 제1 내지 제4 정보신호에 응답하여 제1 내지 제8 교정신호를 생성하는 교정신호생성부; 및
    상기 제1 내지 제8 교정신호에 응답하여 상기 제1 내지 제8 프로그래밍퓨즈신호에 포함된 오류를 교정하여 제1 내지 제8 교정펄스를 생성하는 교정부를 포함하는 퓨즈회로.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서, 상기 정보신호생성부는 상기 제1, 제2, 제4, 제5, 제7 및 제9 프로그래밍퓨즈신호에 따라 논리레벨이 결정되는 제1 정보신호를 생성하고, 상기 제1, 제3, 제4, 제6, 제7 및 제10 프로그래밍퓨즈신호에 따라 논리레벨이 결정되는 제2 정보신호를 생성하며, 상기 제2, 제3, 제4, 제8 및 제11 프로그래밍퓨즈신호에 따라 논리레벨이 결정되는 제3 정보신호를 생성하고, 상기 제5, 제6, 제7, 제8 및 제12 프로그래밍퓨즈신호에 따라 논리레벨이 결정되는 제4 정보신호를 생성하는 퓨즈회로.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18 항에 있어서, 상기 교정신호생성부는 상기 제1 내지 제4 정보신호를 디코딩하여 제1 내지 제8 교정신호를 생성하는 퓨즈회로.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서, 상기 교정부는 상기 제1 내지 제8 교정신호에 응답하여 상기 제1 내지 제8 프로그래밍퓨즈신호를 버퍼링하거나 반전버퍼링하여 제1 내지 제8 교정펄스로 전달하는 퓨즈회로.
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Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0194599A (ja) * 1987-10-05 1989-04-13 Mitsubishi Electric Corp 半導体記憶装置
JPH04206100A (ja) * 1990-11-30 1992-07-28 Mitsubishi Electric Corp 半導体記憶装置
JPH0588993A (ja) * 1991-09-25 1993-04-09 Shikoku Nippon Denki Software Kk メモリ制御システム
KR100463207B1 (ko) 2003-02-21 2004-12-23 삼성전자주식회사 플래쉬 메모리의 오류를 방지하기 위한 오류 제어 시스템
ITRM20030329A1 (it) * 2003-07-07 2005-01-08 Micron Technology Inc Cella "famos" senza precarica e circuito latch in un
JP3898682B2 (ja) * 2003-10-03 2007-03-28 株式会社東芝 半導体集積回路
JP2005174386A (ja) * 2003-12-08 2005-06-30 Elpida Memory Inc 半導体集積回路装置
KR100558056B1 (ko) * 2004-11-03 2006-03-07 주식회사 하이닉스반도체 리던던시 퓨즈 제어 회로 및 이를 포함한 반도체 메모리소자 및 이를 이용한 리던던시 수행 방법
KR100712596B1 (ko) * 2005-07-25 2007-04-30 삼성전자주식회사 플래시 메모리 장치의 리페어 및 트리밍 방법 및 장치
KR20070112953A (ko) * 2006-05-24 2007-11-28 삼성전자주식회사 Ｅｃｃ 제어회로, 제어방법 및 반도체 메모리 장치
JP2008097785A (ja) * 2006-10-16 2008-04-24 Toshiba Corp 不揮発性半導体記憶装置
KR100877701B1 (ko) * 2006-11-23 2009-01-08 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 리던던시 방법
KR20080086152A (ko) * 2007-03-22 2008-09-25 주식회사 하이닉스반도체 반도체 메모리장치
JP2010079954A (ja) * 2008-09-24 2010-04-08 Toshiba Corp 半導体記憶装置および半導体記憶装置の駆動方法
KR101062775B1 (ko) * 2009-12-28 2011-09-06 주식회사 하이닉스반도체 퓨즈 회로 및 그 제어 방법
KR101131557B1 (ko) * 2010-04-30 2012-04-04 주식회사 하이닉스반도체 반도체 메모리 장치의 리페어 회로 및 리페어 방법

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