KR101522841B1 - 캐스케이드로 연결된 회로를 위한 클럭 재생 장치 및 그 재생 방법 - Google Patents

캐스케이드로 연결된 회로를 위한 클럭 재생 장치 및 그 재생 방법 Download PDF

Info

Publication number
KR101522841B1
KR101522841B1 KR1020130110858A KR20130110858A KR101522841B1 KR 101522841 B1 KR101522841 B1 KR 101522841B1 KR 1020130110858 A KR1020130110858 A KR 1020130110858A KR 20130110858 A KR20130110858 A KR 20130110858A KR 101522841 B1 KR101522841 B1 KR 101522841B1
Authority
KR
South Korea
Prior art keywords
clock
output
signal
time
circuit
Prior art date
Application number
KR1020130110858A
Other languages
English (en)
Other versions
KR20150031543A (ko
Inventor
이주창
Original Assignee
주식회사엘디티
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사엘디티 filed Critical 주식회사엘디티
Priority to KR1020130110858A priority Critical patent/KR101522841B1/ko
Publication of KR20150031543A publication Critical patent/KR20150031543A/ko
Application granted granted Critical
Publication of KR101522841B1 publication Critical patent/KR101522841B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/03—Astable circuits
    • H03K3/0315—Ring oscillators
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Pulse Circuits (AREA)

Abstract

입력 클럭을 이용하여 제 1 시간의 폭을 갖는 출력 클럭을 생성하는 클럭 재생부;를 포함하되, 상기 클럭 재생부는, 상기 입력 클럭의 상승 에지, 하강 에지, 하이 레벨 또는 로우 레벨 중 하나를 검출하여, 검출 개시 시간에 상승 또는 하강하여 상기 제 1 시간 이후에 하강 또는 상승하는 상기 출력 클럭을 생성하는 것을 특징으로 하는 캐스케이드로 연결된 회로를 위한 클럭 재생 장치가 제공된다.

Description

캐스케이드로 연결된 회로를 위한 클럭 재생 장치 및 그 재생 방법{CLOCK REGENERATION APPARATUS FOR CASCADE CIRCUIT AND REGENERATION METHOD THEREFOR}
본 발명은 캐스케이드로 연결된 회로를 위한 클럭 재생 장치 및 그 재생 방법에 관한 것이다.
도 1a는 종래의 다수의 IC(Integrated Circuit)를 캐스케이드(Cascade) 방식으로 연결한 예시도를 나타낸다.
도 1a로부터 알 수 있는 바와 같이, 종래의 IC를 캐스케이드 방식으로 연결하여 사용하는 경우, IC의 클럭(Clock) 입력 핀(Pin)에 클럭 신호를 IC에 병렬로 접속하여 인가하였다. 이 경우 IC간의 거리가 멀어지면 클럭 라인의 기생 성분이 커져서 클럭 신호가 전달되기 어려워지는 문제점이 발생한다.
도 1b는 종래의 다수의 IC를 클럭 신호에 버퍼를 사용하여 연결한 예시도이고, 도 1c는 도 1b와 같이 일반적인 단순한 버퍼를 사용하여 클럭을 연결한 예시도이다.
도 2는 클럭 파형이 변형된 예시도이다.
도 1b와 같이 클럭 신호에 버퍼를 사용하여 연결하는 경우에도 IC 연결 시 클럭 신호에 도 2와 같이 변형이 발생할 수 있다. 즉, 다수의 IC를 캐스케이드로 연결하는 경우에 클럭 폭의 변형을 일으켜서 클럭과 클럭이 하나로 합쳐져서 IC 신호의 클럭이 미싱(Missing) 될 수 있다.
따라서, 종래의 다수의 IC를 캐스케이드로 연결하는 경우, 연결할 수 있는 IC 개수의 제한이 발생하는 문제점이 있다.
본 발명은 전술한 바와 같은 기술적 과제를 해결하는 데 목적이 있는 발명으로서, 다수의 IC를 캐스케이드로 연결하더라도 클럭의 변형이 초래되지 않는 클럭 재생 장치 및 그 재생 방법을 제공하는 것에 그 목적이 있다.
본 발명의 바람직한 일실시예에 따른 캐스케이드로 연결된 회로를 위한 클럭 재생 장치는, 입력 클럭을 이용하여 제 1 시간의 폭을 갖는 출력 클럭을 생성하는 클럭 재생부;를 포함하되, 상기 클럭 재생부는, 상기 입력 클럭의 상승 에지, 하강 에지, 하이 레벨 또는 로우 레벨 중 하나를 검출하여, 상기 검출 개시 시간에 상승 또는 하강하여 상기 제 1 시간 이후에 하강 또는 상승하는 상기 출력 클럭을 생성하는 것을 특징으로 한다.
또한, 상기 클럭 재생부로부터 출력되는 상기 출력 클럭은, 다른 회로 블록의 클럭 신호로 입력되는 것을 바람직하다.
아울러, 상기 클럭 재생 장치는, 상기 제 1 시간을 설정하기 위한 클럭 폭 설정부;를 더 포함하는 것이 바람직하다. 상기 클럭 폭 설정부는, 상기 클럭 재생부의 출력 신호를 입력받아 제 2 시간 동안 지연하는 제 1 지연 회로; 및 상기 클럭 재생부의 출력 신호와 상기 제 1 지연 회로의 출력 신호를 이용하여 상기 클럭 재생부를 리셋하는 리셋 신호를 생성하는 리셋 신호 생성 회로;를 포함하는 것을 특징으로 한다. 구체적으로, 상기 리셋 신호 생성 회로는, 상기 클럭 재생부의 출력 신호와 상기 제 1 지연 회로의 출력 신호 모두가 액티브한 구간의 신호를 제 3 시간 동안 지연하는 제 2 지연 회로;를 포함하되, 상기 리셋 신호는, 상기 제 3 시간에 의해 그 폭이 결정되는 것을 특징으로 한다.
본 발명의 바람직한 일실시예에 따른 캐스케이드로 연결된 회로를 위한 클럭 재생 방법은, (a) 입력 클럭을 이용하여 제 1 시간의 폭을 갖는 출력 클럭을 생성하는 단계;를 포함하되, 상기 (a) 단계는, 상기 입력 클럭의 상승 에지, 하강 에지, 하이 레벨 또는 로우 레벨 중 하나를 검출하여, 상기 검출 개시 시간에 상승 또는 하강하여 상기 제 1 시간 이후에 하강 또는 상승하는 상기 출력 클럭을 생성하는 것을 특징으로 한다.
상기 클럭 재생 방법은, (b) 상기 제 1 시간을 설정하는 단계;를 더 포함하되, 상기 (b) 단계는, (b-1) 상기 (a) 단계로부터 출력되는 신호를 제 2 시간 동안 지연하는 단계; 및 (b-2) 상기 (a) 단계로부터 출력되는 신호와 상기 (b-1) 단계로부터의 출력 신호를 이용하여, 상기 (a) 단계의 출력 신호를 리셋하기 위한 리셋 신호를 생성하는 단계;를 포함하는 것이 바람직하다. 구체적으로, 상기 (b-2) 단계는, (b-2-1) 상기 (a) 단계로부터 출력되는 신호와 상기 (b-1) 단계로부터의 출력 신호 모두가 액티브한 구간의 신호를 제 3 시간 동안 지연하는 단계;를 포함하되,상기 리셋 신호는, 상기 제 3 시간에 의해 그 폭이 결정되는 것을 특징으로 한다.
본 발명의 캐스케이드로 연결된 회로를 위한 클럭 재생 장치 및 그 재생 방법에 따르면, 다수의 IC를 캐스케이드로 연결하더라도 클럭의 변형이 초래되지 않는다.
도 1a는 종래의 다수의 IC를 캐스케이드 방식으로 연결한 예시도.
도 1b는 종래의 다수의 IC를 클럭 신호에 버퍼를 사용하여 연결한 예시도.
도 1c는 일반적인 단순한 버퍼를 사용하여 클럭을 연결한 예시도.
도 2는 클럭 파형이 변형된 예시도.
도 3은 본 발명의 클럭 재생 장치와 캐스케이드로 연결된 회로와의 연결도.
도 4는 클럭 재생 장치와 기능 블록이 포함된 IC의 구성도.
도 5는 본 발명의 바람직한 일실시예에 따른 캐스케이드로 연결된 회로를 위한 클럭 재생 장치의 구성도.
도 6은 본 발명의 리셋 신호 생성 회로의 예시도.
도 7은 본 발명의 클럭 재생 장치의 타이밍도.
이하, 첨부된 도면을 참조하면서 본 발명의 실시예들에 따른 캐스케이드로 연결된 회로를 위한 클럭 재생 장치 및 그 재생 방법에 대해 상세히 설명하기로 한다.
본 발명의 하기의 실시예들은 본 발명을 구체화하기 위한 것일 뿐 본 발명의 권리 범위를 제한하거나 한정하는 것이 아님은 물론이다. 본 발명의 상세한 설명 및 실시예들로부터 본 발명이 속하는 기술 분야의 전문가가 용이하게 유추할 수 있는 것은 본 발명의 권리 범위에 속하는 것으로 해석된다.
도 3은 본 발명의 클럭 재생 장치(100)와 캐스케이드로 연결된 회로와의 연결도이다. 도 3으로부터 알 수 있는 바와 같이 본 발명의 클럭 재생 장치(100)는, 캐스케이드로 연결된 회로 중 하나의 블록의 입력 클럭을 입력받아 출력 클럭 신호를 생성하여 다음 블록의 입력 클럭으로 사용할 수 있도록 한다. 즉, N개의 블록(BL_1, BL_2, …, BL_N) 각각에 대해, 입력 클럭을 이용하여 일정한 폭을 갖는 출력 클럭을 생성하여, 다음 블록에서 입력 클럭으로 이용할 수 있도록 한다.
이러한 본 발명의 클럭 재생 장치(100)는 IC 내에 포함될 수도 있다. 도 4는 클럭 재생 장치(100)와 기능 블록이 포함된 IC의 구성도를 나타낸다.
도 5는 본 발명의 바람직한 일실시예에 따른 캐스케이드로 연결된 회로를 위한 클럭 재생 장치(100)의 구성도를 나타낸다.
도 5로부터 알 수 있는 바와 같이 본 발명의 바람직한 일실시예에 따른 캐스케이드로 연결된 회로를 위한 클럭 재생 장치(100)는, 클럭 재생부(110) 및 클럭 폭 설정부(120)를 포함한다. 본 발명의 클럭 재생 장치(100)는 상술한 바와 같이 제 1 블록 내지 제 N 블록(BL_1, …, BL_N)이 차례로 캐스케이드로 연결된 회로를 위해 사용될 수 있다.
클럭 재생부(110)는, 제 1 블록 내지 제 N-1 블록(BL_1, …, BL_N-1) 중 제 M 블록(BL_M)으로 입력되는 제 M 입력 클럭(CLK_M_IN)을 이용하여 제 1 시간(t1)의 하이 레벨 또는 로우 레벨의 폭을 갖는 제 M 출력 클럭(CLK_M_OUT)을 생성하는 역할을 한다. 클럭 재생부(110)는 디-플립플롭(D-Flip Flop)을 이용하여, 데이터로 전원전압(VDD)을 입력하고, 클럭으로 제 M 입력 클럭(CLK_M_IN)을 입력하여 간단히 구현될 수 있을 것이다. 구체적으로 클럭 재생부(110)는, 제 M 입력 클럭(CLK_M_IN)의 상승 에지(Rising Edge), 하강 에지(Falling Edge), 하이 레벨(High Level) 또는 로우 레벨(Low Leve1) 중 하나를 검출하여, 검출 개시 시간(t_start)에 상승 또는 하강하여 제 1 시간(t1) 이후에 하강 또는 상승하는 제 M 출력 클럭(CLK_M_OUT)을 생성하는 것을 특징으로 한다. 클럭 재생부(110)로부터 출력되는 제 M 출력 클럭(CLK_M_OUT)이 제 M 블록(BL_M)의 다음 블록인 제 M+1 블록(BL_M+1)의 제 M+1 입력 클럭(CLK_M+1_IN)으로 입력되어 사용되게 된다.
클럭 폭 설정부(120)는, 제 M 출력 클럭(CLK_M_OUT)의 클럭 폭인 제 1 시간(t1)을 설정하는 역할을 한다. 이를 위해 클럭 폭 설정부(120)는, 제 1 지연 회로(DL_1) 및 리셋 신호 생성 회로(RSTGEN)를 포함한다.
제 1 지연 회로(DL_1)는, 클럭 재생부(110)의 출력 신호(CLK_M_OUT)를 입력받아 제 2 시간(t2) 동안 지연하는 역할을 한다. 리셋 신호 생성 회로(RSTGEN)는 클럭 재생부(110)의 출력 신호(CLK_M_OUT)와 제 1 지연 회로(DL_1)의 출력 신호(DL_1_OUT)를 이용하여 클럭 재생부(110)를 리셋하는 리셋 신호(RESET)를 생성하는 역할을 한다.
구체적으로 리셋 신호 생성 회로(RSTGEN)는, 클럭 재생부(110)의 출력 신호(CLK_M_OUT)와 제 1 지연 회로(DL_1)의 출력 신호(DL_1_OUT) 모두가 액티브한 구간의 신호를 제 3 시간(t3) 동안 지연하는 제 2 지연 회로(DL_2)를 포함하되, 리셋 신호(RESET)는 제 3 시간(t3)에 의해 그 폭이 결정되게 된다.
도 6은 본 발명의 리셋 신호 생성 회로(RSTGEN)의 일실시예를 나타낸다.
도 6으로부터 알 수 있는 바와 같이, 리셋 신호 생성 회로(RSTGEN)는, 클럭 재생부(110)의 출력 신호(CLK_M_OUT)와 제 1 지연 회로(DL_1)의 출력 신호(DL_1_OUT)를 앤드 게이트(AND GATE)를 이용하여 출력하고, 앤드 게이트 출력은 제 2 지연 회로(DL_2)에 입력((DL_2_IN)되어 제 3 시간(t3) 동안 지연된다.
최종적인 리셋 신호(RESET)는, 제 2 지연 회로(DL_2)의 출력((DL_2_OUT)을 낫 게이트(NOT GATE)에 의해 반전한 신호와 앤드 게이트의 신호를 입력받아 낸드 게이트(NAND GATE)에 의해 출력하는 것에 의해 생성되게 된다.
도 7은 본 발명의 클럭 재생 장치(100)의 타이밍도를 나타낸다.
도 7의 경우, 클럭 재생부(110)는 제 M 입력 클럭(CLK_M_IN)의 상승 에지를 검출하는 경우를 가정하였다. 즉, 클럭 재생부(110)가 제 M 입력 클럭(CLK_M_IN)의 상승 에지를 검출하여 출력(CLK_M_OUT)을 한다. 다음으로, 제 1 지연 회로(DL_1)가 클럭 재생부(110)의 출력(CLK_M_OUT)을 제 2 시간(t2) 동안 지연하여 출력하고, 클럭 재생부(110)의 출력 신호(CLK_M_OUT)와 제 1 지연 회로(DL_1)의 출력 신호(DL_1_OUT) 모두가 액티브한 구간의 신호가 제 2 지연 회로(DL_2)로 입력된다. 제 2 지연 회로(DL_2)는, 입력(DL_2_IN)을 제 3 시간(t3) 동안 지연하여, 최종적으로 리셋 신호 생성 회로(RSTGEN)가 리셋 신호(RESET)를 생성하여, 클럭 재생부(110)를 리셋하는 것에 의해, 클럭 재생부(110)가 하강하게 된다.
이때, 클럭 재생부(110)의 출력인, 제 M 출력 클럭(CLK_M_OUT)의 제 1 시간(t1)은 제 1 지연 회로(DL_1)의 지연 시간인 제 2 시간(t2)에 리셋 신호 생성 회로(RSTGEN)에 의한 다소의 지연 시간을 더한 시간으로 설정되게 된다.
본 발명의 클럭 재생 방법은, 제 1 블록 내지 제 N-1 블록(BL_1, …, BL_N-1) 중 제 M 블록(BL_M)으로 입력되는 제 M 입력 클럭(CLK_M_IN)을 이용하여 제 1 시간(t1)의 폭을 갖는 제 M 출력 클럭(CLK_M_OUT)을 생성하는 단계(S10) 및 제 1 시간(t1)을 설정하는 단계(S20)를 포함한다.
구체적으로 S10 단계는, 제 M 입력 클럭(CLK_M_IN)의 상승 에지, 하강 에지, 하이 레벨 또는 로우 레벨 중 하나를 검출하여, 검출 개시 시간(t_start)에 상승 또는 하강하여 제 1 시간(t1) 이후에 하강 또는 상승하는 제 M 출력 클럭(CLK_M_OUT)을 생성하는 것을 특징으로 한다.
또한, S20 단계는, S10 단계로부터 출력되는 신호(CLK_M_OUT)를 제 2 시간(t2) 동안 지연하는 단계(S21) 및 S10 단계로부터 출력되는 신호(CLK_M_OUT)와 S21 단계로부터의 출력 신호(DL_1_OUT)를 이용하여, S10 단계의 출력 신호(CLK_M_OUT)를 리셋하기 위한 리셋 신호(RESET)를 생성하는 단계(S22)를 포함한다. 아울러, S22 단계는 S10 단계로부터 출력되는 신호(CLK_M_OUT)와 S21 단계로부터의 출력 신호(DL_1_OUT) 모두가 액티브한 구간의 신호를 제 3 시간(t3) 동안 지연하는 단계(S221)를 포함하되, 리셋 신호(RESET)는 제 3 시간(t3)에 의해 그 폭이 결정되는 것을 특징으로 한다.
상술한 바와 같이 본 발명의 캐스케이드로 연결된 회로를 위한 클럭 재생 장치 및 그 재생 방법에 따르면, 다수의 IC를 캐스케이드로 연결하더라도 클럭의 변형이 초래되지 않음을 알 수 있다.
BL_1 :제 1 블록
BL_2 : 제 N 블록
100 : 클럭 재생 장치
110 : 클럭 재생부
120 : 클럭 폭 설정부
DL_1 : 제 1 지연 회로
RSTGEN : 리셋 신호 생성 회로
DL_2 : 제 2 지연 회로

Claims (11)

  1. 입력 클럭을 이용하여 제 1 시간의 폭을 갖는 출력 클럭을 생성하는 클럭 재생부; 및
    상기 제 1 시간을 설정하기 위한 클럭 폭 설정부;를 포함하되,
    상기 클럭 폭 설정부는,
    상기 클럭 재생부의 출력 신호를 입력받아 제 2 시간 동안 지연하는 제 1 지연 회로; 및
    상기 클럭 재생부의 출력 신호와 상기 제 1 지연 회로의 출력 신호를 이용하여 상기 클럭 재생부를 리셋하는 리셋 신호를 생성하는 리셋 신호 생성 회로;를 포함하는 것을 특징으로 하는 캐스케이드로 연결된 회로를 위한 클럭 재생 장치.
  2. 제1항에 있어서,
    상기 클럭 재생부는,
    상기 입력 클럭의 상승 에지, 하강 에지, 하이 레벨 또는 로우 레벨 중 하나를 검출하여, 검출 개시 시간에 상승 또는 하강하여 상기 제 1 시간 이후에 하강 또는 상승하는 상기 출력 클럭을 생성하는 것을 특징으로 하는 캐스케이드로 연결된 회로를 위한 클럭 재생 장치.
  3. 제1항에 있어서,
    상기 클럭 재생부로부터 출력되는 상기 출력 클럭은, 다른 회로 블록의 클럭 신호로 입력되는 것을 특징으로 하는 캐스케이드로 연결된 회로를 위한 클럭 재생 장치.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 리셋 신호 생성 회로는,
    상기 클럭 재생부의 출력 신호와 상기 제 1 지연 회로의 출력 신호 모두가 액티브한 구간의 신호를 제 3 시간 동안 지연하는 제 2 지연 회로;를 포함하되,
    상기 리셋 신호는, 상기 제 3 시간에 의해 그 폭이 결정되는 것을 특징으로 하는 캐스케이드로 연결된 회로를 위한 클럭 재생 장치.
  7. 클럭 재생 방법에 있어서,
    (a) 입력 클럭을 이용하여 제 1 시간의 폭을 갖는 출력 클럭을 생성하는 단계; 및
    (b) 상기 제 1 시간을 설정하는 단계;를 포함하되,
    상기 (b) 단계는,
    (b-1) 상기 (a) 단계로부터 출력되는 신호를 제 2 시간 동안 지연하는 단계; 및
    (b-2) 상기 (a) 단계로부터 출력되는 신호와 상기 (b-1) 단계로부터의 출력 신호를 이용하여, 상기 (a) 단계의 출력 신호를 리셋하기 위한 리셋 신호를 생성하는 단계;를 포함하는 것을 특징으로 하는 캐스케이드로 연결된 회로를 위한 클럭 재생 방법.
  8. 제7항에 있어서,
    상기 (a) 단계는,
    상기 입력 클럭의 상승 에지, 하강 에지, 하이 레벨 또는 로우 레벨 중 하나를 검출하여, 검출 개시 시간에 상승 또는 하강하여 상기 제 1 시간 이후에 하강 또는 상승하는 상기 출력 클럭을 생성하는 것을 특징으로 하는 캐스케이드로 연결된 회로를 위한 클럭 재생 방법.
  9. 삭제
  10. 삭제
  11. 제7항에 있어서,
    상기 (b-2) 단계는,
    (b-2-1) 상기 (a) 단계로부터 출력되는 신호와 상기 (b-1) 단계로부터의 출력 신호 모두가 액티브한 구간의 신호를 제 3 시간 동안 지연하는 단계;를 포함하되,
    상기 리셋 신호는, 상기 제 3 시간에 의해 그 폭이 결정되는 것을 특징으로 하는 캐스케이드로 연결된 회로를 위한 클럭 재생 방법.
KR1020130110858A 2013-09-16 2013-09-16 캐스케이드로 연결된 회로를 위한 클럭 재생 장치 및 그 재생 방법 KR101522841B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020130110858A KR101522841B1 (ko) 2013-09-16 2013-09-16 캐스케이드로 연결된 회로를 위한 클럭 재생 장치 및 그 재생 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130110858A KR101522841B1 (ko) 2013-09-16 2013-09-16 캐스케이드로 연결된 회로를 위한 클럭 재생 장치 및 그 재생 방법

Publications (2)

Publication Number Publication Date
KR20150031543A KR20150031543A (ko) 2015-03-25
KR101522841B1 true KR101522841B1 (ko) 2015-05-26

Family

ID=53025029

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130110858A KR101522841B1 (ko) 2013-09-16 2013-09-16 캐스케이드로 연결된 회로를 위한 클럭 재생 장치 및 그 재생 방법

Country Status (1)

Country Link
KR (1) KR101522841B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102028922B1 (ko) 2018-04-05 2019-10-07 주식회사엘디티 반도체 칩의 데이터 처리 방법 및 그 반도체 칩

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010057489A (ko) * 1999-12-23 2001-07-04 박종섭 내부 클럭신호 발생장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010057489A (ko) * 1999-12-23 2001-07-04 박종섭 내부 클럭신호 발생장치

Also Published As

Publication number Publication date
KR20150031543A (ko) 2015-03-25

Similar Documents

Publication Publication Date Title
Dumont et al. Electromagnetic fault injection: How faults occur
US10990121B2 (en) Apparatus and method for achieving glitch-free clock domain crossing signals
US7868706B2 (en) Oscillator device and methods thereof
US11558040B2 (en) Low hold multi-bit flip-flop
US9467144B2 (en) Radiation hardened digital circuit
US20190313938A1 (en) Circuit for meeting setup and hold times of a control signal with respect to a clock
US7113886B2 (en) Circuit and method for distributing events in an event stream
TWI515707B (zh) 影像顯示系統、移位暫存器與移位暫存器控制方法
TWI221926B (en) A multi-time domain logic system and related method
US9362899B2 (en) Clock regenerator
KR101522841B1 (ko) 캐스케이드로 연결된 회로를 위한 클럭 재생 장치 및 그 재생 방법
US10243545B2 (en) Shift register utilizing latches controlled by dual non-overlapping clocks
US6792554B2 (en) Method and system for synchronously transferring data between clock domains sourced by the same clock
TW200409122A (en) Circuit and method for generating mode register set code
US7042267B1 (en) Gated clock circuit with a substantially increased control signal delay
US6172544B1 (en) Timing signal generation circuit for semiconductor test system
US20140103972A1 (en) Duty cycle protection circuit
KR101891165B1 (ko) 리셋 신호 생성장치
US12040800B2 (en) Low hold multi-bit flip-flop
TWI820783B (zh) 時脈信號的頻率偵測裝置及其偵測方法
CN103248343A (zh) 用于校正时钟占空比的边沿选择技术
JP2016127602A (ja) クロック生成装置
KR20080035366A (ko) 반도체 메모리 장치의 데이터 래치 회로
TWI483261B (zh) 記憶體裝置及其操作方法
TWI535214B (zh) 脈衝產生器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190515

Year of fee payment: 5