JP3898682B2 - 半導体集積回路 - Google Patents

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Description

本発明は、レーザフューズ、Ｅ(electrically)−フューズ、アンチフューズなどの不揮発性メモリ素子に半永久的に記憶されたデータに基づいてチップ動作などの基本設定を行うためのフューズ回路に関し、特に、そのデータの転送路においてノイズなどによるデータ破壊が発生し易い半導体集積回路に適用される。
従来、半導体集積回路内には、動作速度、動作電圧などの内部回路の動作に関するデータ、メモリ回路内の不良セルを救済するためのリダンダンシイデータ、チップＩＤ、さらには、セキュリティデータなどを記憶するために、フューズ素子などの不揮発性メモリ素子が設けられる。
例えば、フューズ回路では、複数のフューズ素子からなるフューズセットにより、これらのデータを記憶する。フューズ素子を、Ｅ−フューズ、アンチフューズなどの電気的にプログラムできる素子にすれば、これらのデータの記憶は、アセンブリ工程の前後のいずれの時期においても行うことができる。
しかし、特に、フューズ素子に、Ｅ−フューズ、アンチフューズなどの電気的にプログラム可能な素子を使用した場合には、プログラム時に、全てのデータが正確にプログラムされない場合がある。また、内部回路の動作に関するデータや、リダンダンシイデータなどは、フューズ回路からそれらのデータを必要とする内部回路へ、長い転送経路を経由して転送される。このため、その転送経路において、ノイズなどによるデータ破壊が発生する場合がある。
特許文献１の技術は、プログラムデータをアンチフューズペアに記憶させることにより、そのプログラムデータの読み出し時の信頼性を向上させる点に特徴を有する。即ち、プログラムデータの値に応じて、アンチフューズペアのうちのいずれか一方に対して書き込み（絶縁破壊）を実行する。この場合、プログラムデータ（“０”又は“１”）を読み出すときのアンチフューズペアの抵抗値の差を大きくできるため、読み出し時におけるデータ判別の信頼性を向上できる。
従って、例えば、１つのフューズ素子によりプログラムデータを記憶する場合には、フューズ素子の特性（破壊状態）のばらつきが読み出しに悪影響を与えることになるが、特許文献１の技術では、このような悪影響を、アンチフューズペアにプログラムデータを記憶させることにより軽減することができる。
しかし、このような構成にしても、例えば、上述したような転送経路で発生するノイズなどによるデータ化けなどに関しては、特許文献１の技術では、全く回避することができない。当然に、このようなデータ化けなどによるデータ値の誤りを訂正することもできない。しかも、特許文献１の技術では、プログラムデータの１ビットをアンチフューズペア、つまり、２つのフューズ素子により記憶するため、回路サイズが大きくなり、チップ面積の増大の原因となってしまう。
ところで、非特許文献１の技術は、ＤＲＡＭ混載集積回路に関し、ＰＲＯＭとしてのフューズ素子からなるフューズセットをフューズマクロとして構成し、シフトレジスタを用いることにより、フューズデータをフューズマクロからＤＲＡＭマクロに転送する点に特徴を有する。
しかし、このような構成の場合においても、フューズマクロからＤＲＡＭマクロまでの転送経路が非常に長くなるような場合には、転送信号のスキューや、カップリングノイズなどに起因するデータ破壊によって、誤データが転送される危険性がある。また、このような転送信号のスキューや、カップリングノイズなどの影響を減少させるために非同期式転送回路を使用することも考えられるが、この場合には、データの転送速度が遅くなってしまう問題がある。
通常、パワーオン時などにフューズ回路から読み出されたデータは、ラッチ回路にラッチされる。しかし、ラッチ回路にラッチされたデータに関し、例えば、非特許文献２に示されるアルファ線によるソフトエラーや、非特許文献３に示されるニュートロンによるソフトエラーなどが発生すると、誤ったデータにより、内部回路の動作条件の意図しないトリミングや、メモリ回路内の不良セルの誤った救済などが行われる、という問題も生じる。
特開２００２−１３３８９５号公報 Michael R. Ouellette, Darren L. Anand, and Peter Jakobsen,"Shared Fuse Macro for Multiple Embedded Memory Devices with Redundancy", IEEE 2001 Custom Integrated Circuits Conference T. C. May and M. H. Woods, IEEE Trans. Electron Devices ED-26, 2 (1979) J. F. Ziegler and W. A. Lanford, SCIENCE 206, 776 (1979)
このように、従来では、フューズ素子などの不揮発性メモリ素子に半永久的に記憶されたデータに基づいてチップ動作の基本設定などを行うに当たって、不揮発性メモリ素子自体の信頼性が低い場合や、不揮発性メモリ素子のデータが転送経路又はラッチ回路において誤ったデータに変化する危険性がある場合などにおいても、何ら、それを回避するための具体的対策がなされていなかった。
本発明の目的は、フューズ素子などの不揮発性メモリ素子から誤ったデータが読み出される、転送経路又はラッチ回路で誤ったデータが発生するなどの事態が生じたときは、これを訂正することにより、正確に、チップ動作の基本設定、不良セルの救済や、チップＩＤ及びセキュリティデータの読み出しなどを行うことができる半導体集積回路を提案することにある。
本発明の例に関わる半導体集積回路は、不揮発性メモリ素子と、前記不揮発性メモリ素子から読み出されたデータをラッチするラッチ回路と、前記ラッチ回路にラッチされた前記データを必要とする制御回路とを備える。さらに、前記データが符号化されている場合には、前記不揮発性メモリ素子から前記制御回路までの前記データの転送経路に接続され、前記データを復号する復号器を備え、前記データが符号化されていない場合には、前記転送経路に接続され、前記データを符号化する符号化器と、前記転送経路に接続され、前記符号化器により符号化された前記データを復号する復号器とを備える。
本発明の例に関わる半導体集積回路は、不揮発性メモリ素子と、前記不揮発性メモリ素子から読み出されたデータが入力される複数の機能ブロックとを備える。前記複数の機能ブロックの各々は、前記データをラッチするラッチ回路と、前記データを必要とする制御回路とを有し、さらに、前記データが符号化されている場合には、前記不揮発性メモリ素子から前記制御回路までの前記データの転送経路に前記データを復号する復号器が接続され、前記データが符号化されていない場合には、前記転送経路に、前記データを符号化する符号化器と、前記符号化器により符号化された前記データを復号する復号器とが接続される。
本発明の例に関わる半導体集積回路は、不揮発性メモリ素子と、前記不揮発性メモリ素子から読み出されたデータを符号化する符号化器と、前記符号化器により符号化された前記データをラッチするラッチ回路と、前記ラッチ回路にラッチされた前記データを復号する復号器と、前記復号器により復号された前記データを必要とする制御回路とを備える。前記復号器は、前記データの誤りを訂正する機能を有し、さらに、前記半導体集積回路は、前記ラッチ回路を制御するラッチデータリフレッシュ制御回路を備える。前記ラッチデータリフレッシュ制御回路は、前記復号器が前記データの誤りを検出すると、前記復号器により誤り訂正された前記データを、再び、前記ラッチ回路にラッチさせる。
本発明の例に関わるチップ初期状態の設定方法は、データを不揮発性メモリ素子にプログラムし、前記不揮発性メモリ素子から読み出された前記データを符号化してラッチ回路にラッチさせ、前記ラッチ回路にラッチされた前記データを復号し、前記データを復号するときに前記データの誤りを検出すると、前記データの誤り訂正を行うと共に、前記誤り訂正された前記データを、再び、前記ラッチ回路にラッチさせ、その後、前記誤り訂正された前記データに基づいて内部回路の動作に関する基本設定を行う、というステップから構成される。
前記データを復号するときに前記データの誤りを検出し、かつ、その誤りが誤り訂正能力を超えるものであるとき、前記不揮発性メモリ素子から読み出された前記データを、再び、前記ラッチ回路に転送させてもよい。
本発明の例に関わる半導体集積回路によれば、フューズ素子などの不揮発性メモリ素子から誤ったデータが読み出される、転送経路又はラッチ回路で誤ったデータが発生するなどの事態が生じたときであっても、これを訂正できるため、正確に、チップ動作の基本設定、不良セルの救済や、チップＩＤ及びセキュリティデータの読み出しなどを行うことができる。
以下、図面を参照しながら、本発明を実施するための最良の形態について詳細に説明する。
１． 概要
本発明の例に関わる半導体集積回路は、動作速度、動作電圧などの内部回路の動作に関するデータ（オプションデータ）、メモリ回路内の不良セルを救済するためのリダンダンシイデータ、チップＩＤ、セキュリティデータなどを半永久的に不揮発に記憶する回路を有することを前提とする。
このような回路としては、例えば、複数のフューズ素子から構成されるフューズセットを有するフューズ回路が一般的であるので、以下では、一例として、フューズ回路を有する半導体集積回路について説明する。
フューズ回路から読み出されたデータは、長い転送経路を経由して、そのデータを必要とする内部回路に転送される。ここで、その転送経路においては、転送信号のスキューや、カップリングノイズなどに起因して、誤データが発生する危険性がある。また、フューズ回路から読み出されたデータは、ラッチ回路にラッチされるが、ラッチ回路では、アルファ線やニュートロンによるソフトエラーが発生する場合がある。
そこで、本発明の例に関わる半導体集積回路では、フューズ回路からフューズデータを必要とする内部回路（例えば、他の内部回路の動作特性を決定するオプション設定回路）までの転送経路に、誤りデータの発生を抑制するための復号器 (Decoder) 、又は、符号化器 (Encoder) 及び復号器を接続する、また、その転送経路に、誤りデータを訂正するための誤り訂正回路 (Error correction circuit) を接続する。
これにより、いかなる状況においても、正確に、チップ動作の基本設定、不良セルの救済や、チップＩＤ及びセキュリティデータの読み出しなどを行うことができる。
２． 実施例
(1) 全体構成
図１は、ＤＲＡＭとＳＲＡＭが混載された半導体集積回路の例を示している。
図１の回路は、非特許文献１に開示されるような一般的なメモリ混載ＬＳＩであり、シフトレジスタによるフューズデータ転送回路を有している。
チップ１０内には、例えば、４つのメモリブロック（ＤＲＡＭ１，ＤＲＡＭ２，ＳＲＡＭ１，ＳＲＡＭ２）及びフューズブロック（ＦＵＳＥ ＰＲＯＭ）が配置される。各メモリブロック（ＤＲＡＭ１，ＤＲＡＭ２，ＳＲＡＭ１，ＳＲＡＭ２）は、シフトレジスタＳＲを有している。フューズブロック（ＦＵＳＥ ＰＲＯＭ）から読み出されるデータは、各メモリブロック（ＤＲＡＭ１，ＤＲＡＭ２，ＳＲＡＭ１，ＳＲＡＭ２）内のシフトレジスタＳＲに転送される。
ここで、このようなシフトレジスタＳＲによる転送経路においては、転送信号のスキューや、カップリングノイズなどに起因して、誤データが発生する危険性がある。
(2) フューズ回路
図２及び図３は、図１のフューズブロック（ＦＵＳＥ ＰＲＯＭ）の一部を示している。
図２の例では、ＮチャネルＭＯＳトランジスタＴＲ１１，ＴＲ１２及びアンチフューズ素子Ｃ１１が、電源端子ＶＤＤと接地端子ＶＳＳとの間に直列に接続される。アンチフューズ素子Ｃ１１は、ＭＯＳトランジスタＴＲ１１，ＴＲ１２の間に接続される。アンチフューズ素子Ｃ１１は、例えば、キャパシタの絶縁膜破壊を利用してプログラムデータを記憶するタイプのものである。ラッチ回路ＬＡ１１は、アンチフューズ素子Ｃ１１の一端に接続される。本例では、ラッチ回路ＬＡ１１は、フリップフロップ接続されたインバータから構成される。
図３の例では、ＮチャネルＭＯＳトランジスタＴＲ１，ＴＲ２及びアンチフューズ素子Ｃ１が、電源端子ＶＤＤと接地端子ＶＳＳとの間に直列に接続される。アンチフューズ素子Ｃ１は、ＭＯＳトランジスタＴＲ１，ＴＲ２の間に接続される。また、ＮチャネルＭＯＳトランジスタＴＲ３，ＴＲ４及びアンチフューズ素子Ｃ２は、電源端子ＶＤＤと接地端子ＶＳＳとの間に直列に接続される。アンチフューズ素子Ｃ２は、ＭＯＳトランジスタＴＲ３，ＴＲ４の間に接続される。
アンチフューズ素子Ｃ１，Ｃ２は、例えば、キャパシタの絶縁膜破壊を利用してプログラムデータを記憶するタイプのものである。書き込み（絶縁破壊）は、プログラムデータの値（“０”又は“１”）に応じて、アンチフューズ素子Ｃ１，Ｃ２のうちのいずれか一方に対して実行される。この場合、プログラムデータを読み出すときのアンチフューズ素子Ｃ１，Ｃ２の抵抗値の差を大きくできるため、読み出し時におけるコンパレータ１３によるデータ判別の信頼性を向上できる。ラッチ回路１４は、コンパレータ１３から出力されるデータをラッチする。
(3) 簡略化
図４は、フューズデータの転送経路を示している。
ここでは、例えば、図１のシフトレジスタを用いた転送経路をそのまま適用できるが、簡略化のため、シフトレジスタは、使用しない。
フューズブロックＦＵＳＥ ＰＲＯＭ内の１セット（１フューズセット）分のフューズ素子ＦＵＳＥ、本例では、８個のフューズ素子ＦＵＳＥは、例えば、チップ動作の基本設定又は不良セルの救済のためのデータ、チップＩＤや、セキュリティデータなどを記憶する。
８個のフューズ素子ＦＵＳＥから読み出されるフューズデータは、ラッチ回路ＬＡＴＣＨにラッチされた後、転送経路(ＴＲＡＮＳＲＡＴＩＯＮ ＡＲＥＡ Ｘ）に転送される。ラッチデータは、転送経路(ＴＲＡＮＳＲＡＴＩＯＮ ＡＲＥＡ Ｘ）を経由して、機能ブロックＢＬＯＣＫ内の制御回路１５に入力される。本例では、ラッチ回路ＬＡＴＣＨは、１セット分のフューズ素子ＦＵＳＥに対応して、８個設けられている。
なお、機能ブロックＢＬＯＣＫは、例えば、図１のメモリブロック（ＤＲＡＭ１，ＤＲＡＭ２，ＳＲＡＭ１，ＳＲＡＭ２）のうちの１つに相当するとしてもよいし、或いは、メモリブロック内に幾つか存在するオプション設定回路や、分割されたメモリセルアレイに対応するリダンダンシイ制御ブロックでもよい。
例えば、パワーオン時に、フューズデータは、８個のフューズ素子ＦＵＳＥから読み出され、かつ、ラッチ回路ＬＡＴＣＨにラッチされた後、転送経路(ＴＲＡＮＳＲＡＴＩＯＮ ＡＲＥＡ Ｘ）に転送される。制御回路１５は、例えば、ラッチ回路ＬＡＴＣＨにラッチされたフューズデータに基づいて、チップ動作の基本設定などを実行する。
(4) 第１実施例
以下、第１実施例に関わる半導体集積回路について説明する。
図５は、第１実施例に関わる半導体集積回路を示している。
この半導体集積回路は、ＤＲＡＭとＳＲＡＭが混載されたメモリ混載ＬＳＩ（混載メモリ）に関する。
チップ１０内には、例えば、４つのメモリブロック（ＤＲＡＭ１，ＤＲＡＭ２，ＳＲＡＭ１，ＳＲＡＭ２）及びフューズブロック（ＦＵＳＥ ＰＲＯＭ）が配置される。各メモリブロック（ＤＲＡＭ１，ＤＲＡＭ２，ＳＲＡＭ１，ＳＲＡＭ２）は、シフトレジスタＳＲを有している。
フューズブロック（ＦＵＳＥ ＰＲＯＭ）から読み出されるデータは、各メモリブロック（ＤＲＡＭ１，ＤＲＡＭ２，ＳＲＡＭ１，ＳＲＡＭ２）内のシフトレジスタＳＲに転送される。ここで、このようなシフトレジスタＳＲによる転送経路においては、転送信号のスキューや、カップリングノイズなどに起因して、誤データが発生する危険性がある。
そこで、第１実施例では、フューズ回路ＦＵＳＥ ＰＲＯＭ内のフューズ素子には、符号化されたデータをプログラムする。また、最もノイズが発生し易いと考えられるフューズブロック（ＦＵＳＥ ＰＲＯＭ）の出力端から最初にフューズデータが入力されるメモリブロック（ＤＲＡＭ１）の入力端までの転送経路の最後の部分に、データの誤りを検出かつ訂正するための復号器１１を接続する。
このように、フューズ回路ＦＵＳＥ ＰＲＯＭ内のフューズ素子には、符号化されたデータをプログラムし、データの誤りを検出かつ訂正するための復号器１１を、最初にフューズデータが入力されるメモリブロック（ＤＲＡＭ１）の入口部分に配置する。その結果、フューズ回路ＦＵＳＥ ＰＲＯＭから読み出されるデータは、符号化されたデータとなるため、このデータが長い転送経路を経由することにより、仮に誤りデータが発生しても、その誤りデータを容易に検出かつ訂正することができる。
なお、符号化されたデータは、シフトレジスタＳＲに入力される直前に、復号器１１により復号されるため、シフトレジスタＳＲには、復号された通常のフューズデータが入力される。その後、そのフューズデータは、ラッチ回路ＬＡＴＣＨにラッチされる。
以上のような構成により、フューズ回路ＦＵＳＥ ＰＲＯＭから読み出されるフューズデータに基づいて、チップ動作の基本設定、不良セルの救済や、チップＩＤ及びセキュリティデータの読み出しなどを正確に行う。
図６は、フューズデータの転送経路を示している。
ここでは、例えば、図５のシフトレジスタを用いたシリアル転送経路をそのまま適用できるが、簡略化のため、シフトレジスタは使用しないで、パラレル転送の場合について説明する。
フューズブロックＦＵＳＥ ＰＲＯＭ内の１セット（１フューズセット）分のフューズ素子ＦＵＳＥ、本例では、１２個のフューズ素子ＦＵＳＥは、例えば、チップ動作の基本設定又は不良セルの救済のためのデータ、チップＩＤや、セキュリティデータなどを記憶する。
本例では、８ビットのプログラムデータを、例えば、 Hamming Code （正確には、短縮化 Hamming 符号) により符号化し、１２ビットの符号語として、１２個のフューズ素子ＦＵＳＥに書き込んでいる。
従って、例えば、パワーオン時に、フューズ素子ＦＵＳＥから読み出されるデータは、符号化された１２ビットのデータであり、この符号化されたデータは、転送経路(ＴＲＡＮＳＲＡＴＩＯＮ ＡＲＥＡ Ｘ）を経由して、復号器１１に入力される。
復号器１１では、１２ビットのデータが８ビットのデータに復号される。そして、復号された８ビットのデータが、機能ブロックＢＬＯＣＫ内のラッチ回路ＬＡＴＣＨにラッチされる。本例では、ラッチ回路ＬＡＴＣＨは、復号された８ビットのデータに対応して、８個設けられている。
なお、機能ブロックＢＬＯＣＫは、例えば、図５のメモリブロック（ＤＲＡＭ１，ＤＲＡＭ２，ＳＲＡＭ１，ＳＲＡＭ２）のうちの１つに相当するとしてもよいし、或いは、メモリブロック内に幾つか存在するオプション設定回路や、分割されたメモリセルアレイに対応するリダンダンシイ制御ブロックでもよい。
制御回路１５は、例えば、ラッチ回路ＬＡＴＣＨにラッチされたフューズデータに基づいて、チップ動作の基本設定などを実行する。
このように、第１実施例では、符号化されたデータをフューズ素子ＦＵＳＥにプログラムし、かつ、フューズ素子ＦＵＳＥから読み出されたデータは、長い転送経路を経由し、ラッチ回路ＬＡＴＣＨにラッチされる直前に、復号器１１により復号される。
従って、仮に、フューズ素子ＦＵＳＥの信頼性が低く、フューズ素子ＦＵＳＥのうちの幾つかが正しいデータを保持していない場合、さらには、フューズ素子ＦＵＳＥから読み出されたデータが、転送中に、何らかしらの影響で誤ったデータに変わってしまった場合などにおいても、例えば、復号器１１において誤り訂正符号を用いることにより、誤り検出、訂正などを行うことができる。
(5) 第２実施例
以下、第２実施例に関わる半導体集積回路について説明する。
図７は、第２実施例に関わる半導体集積回路を示している。
この半導体集積回路は、第１実施例に関わる半導体集積回路（図５参照）と比べると、復号器１１の代わりに、復号器／誤り訂正回路１１Ａを設けている点に特徴を有する。
その他の構成については、既に説明した第１実施例と同じであるため、ここでは、その説明については、省略する。
図８は、フューズデータの転送経路を示している。
フューズブロックＦＵＳＥ ＰＲＯＭ内の１セット分のフューズ素子ＦＵＳＥ、本例では、１２個のフューズ素子ＦＵＳＥは、例えば、チップ動作の基本設定又は不良セルの救済のためのデータ、チップＩＤや、セキュリティデータなどを記憶する。
本例では、８ビットのプログラムデータを、例えば、 Hamming Code （正確には、短縮化 Hamming 符号) により符号化し、１２ビットの符号語として、１２個のフューズ素子ＦＵＳＥに書き込んでいる。
従って、例えば、パワーオン時に、フューズ素子ＦＵＳＥから読み出されるデータは、符号化された１２ビットのデータであり、この符号化されたデータは、転送経路(ＴＲＡＮＳＲＡＴＩＯＮ ＡＲＥＡ Ｘ）を経由して、復号器／誤り訂正回路１１Ａに入力される。
復号器／誤り訂正回路１１Ａは、１２ビットのデータを８ビットのデータに復号すると共に、例えば、ｎ（ｎは自然数）ビットの誤りが存在する場合には、そのｎビットの誤りを検出かつ訂正する。そして、復号かつ訂正された８ビットのデータが、機能ブロックＢＬＯＣＫ内のラッチ回路ＬＡＴＣＨにラッチされる。本例では、ラッチ回路ＬＡＴＣＨは、復号された８ビットのデータに対応して、８個設けられている。
なお、機能ブロックＢＬＯＣＫは、例えば、図７のメモリブロック（ＤＲＡＭ１，ＤＲＡＭ２，ＳＲＡＭ１，ＳＲＡＭ２）のうちの１つに相当するとしてもよいし、或いは、メモリブロック内に幾つか存在するオプション設定回路や、分割されたメモリセルアレイに対応するリダンダンシイ制御ブロックでもよい。
制御回路１５は、例えば、ラッチ回路ＬＡＴＣＨにラッチされたフューズデータに基づいて、チップ動作の基本設定などを実行する。
このように、第２実施例では、符号化されたデータをフューズ素子ＦＵＳＥにプログラムし、かつ、フューズ素子ＦＵＳＥから読み出されたデータは、長い転送経路を経由し、ラッチ回路ＬＡＴＣＨにラッチされる直前に、復号器／誤り訂正回路１１Ａにより復号される。
従って、仮に、フューズ素子ＦＵＳＥの信頼性が低く、フューズ素子ＦＵＳＥのうちの幾つかが正しいデータを保持していない場合、さらには、フューズ素子ＦＵＳＥから読み出されたデータが、転送中に、何らかしらの影響で誤ったデータに変わってしまった場合などにおいても、復号器／誤り訂正回路１１Ａによる誤り訂正機能を利用することにより、正しいデータをラッチすることができる。
なお、誤りのビット数が、復号器／誤り訂正回路１１Ａによる誤り訂正が可能なビット数を超えている場合には、誤り検出のみを行うようにしてもよい。
(6) 第３実施例
以下、第３実施例に関わる半導体集積回路について説明する。
図９は、第３実施例に関わる半導体集積回路を示している。
この半導体集積回路は、第２実施例に関わる半導体集積回路（図７参照）と比べると、復号器／誤り訂正回路（ＤＥＣ／ＥＣＣ）１１Ａの位置に特徴を有する。
即ち、図７の例では、全てのメモリブロック（ＤＲＡＭ１，ＤＲＡＭ２，ＳＲＡＭ１，ＳＲＡＭ２）に共通に、１つだけ、復号器／誤り訂正回路１１Ａが設けられたが、本例では、１つのメモリブロック（ＤＲＡＭ１，ＤＲＡＭ２，ＳＲＡＭ１，ＳＲＡＭ２）に、１つずつ、復号器／誤り訂正回路１１Ａが設けられる。
この場合、例えば、各メモリブロック（ＤＲＡＭ１，ＤＲＡＭ２，ＳＲＡＭ１，ＳＲＡＭ２）内のラッチ回路ＬＡＴＣＨ内で発生するアルファ線やニュートロンによるソフトエラーに対しても、誤り検出や誤り訂正などを行うことができる。
このように、本例では、ラッチ回路の信頼性に問題があるような場合、即ち、アルファ線やニュートロンによるソフトエラーが発生する可能性がある場合 (SEU: single event upset) でも、各機能ブロック内の復号器／誤り訂正回路により、誤り検出、訂正が可能であるため、チップ全体の信頼性を向上できる。
なお、その他の構成については、既に説明した第１実施例と同じであるため、ここでは、その説明については、省略する。
図１０は、フューズデータの転送経路を示している。
フューズブロックＦＵＳＥ ＰＲＯＭ内の１セット分のフューズ素子ＦＵＳＥ、本例では、１２個のフューズ素子ＦＵＳＥは、例えば、チップ動作の基本設定又は不良セルの救済のためのデータ、チップＩＤや、セキュリティデータなどを記憶する。
本例では、８ビットのプログラムデータを、例えば、 Hamming Code （正確には、短縮化 Hamming 符号) により符号化し、１２ビットの符号語として、１２個のフューズ素子ＦＵＳＥに書き込んでいる。
従って、例えば、パワーオン時に、フューズ素子ＦＵＳＥから読み出されるデータは、符号化された１２ビットのデータであり、この符号化されたデータは、転送経路(ＴＲＡＮＳＲＡＴＩＯＮ ＡＲＥＡ Ｘ）を経由して、機能ブロックＢＬＯＣＫ内のラッチ回路ＬＡＴＣＨにラッチされる。
本例では、ラッチ回路ＬＡＴＣＨは、フューズ素子ＦＵＳＥから読み出される符号化された１２ビットのデータに対応して、１２個設けられている。また、図１０では、フューズデータをパラレル転送しているが、シリアル転送の場合でも、同様に適用できる。
ラッチ回路ＬＡＴＣＨのデータは、復号器／誤り訂正回路１１Ａを経由して、制御回路１５に入力される。制御回路１５は、復号器／誤り訂正回路１１Ａの出力データに基づいて、チップ動作の基本設定などを実行する。
ここで、復号器／誤り訂正回路１１Ａは、１２ビットのデータを８ビットのデータに復号すると共に、例えば、ｎ（ｎは自然数）ビットの誤りが存在する場合には、そのｎビットの誤りを検出かつ訂正する。そして、復号かつ訂正された８ビットのデータが、出力データとして制御回路１５に供給される。
なお、機能ブロックＢＬＯＣＫは、例えば、図９のメモリブロック（ＤＲＡＭ１，ＤＲＡＭ２，ＳＲＡＭ１，ＳＲＡＭ２）のうちの１つに相当するとしてもよいし、或いは、メモリブロック内に幾つか存在するオプション設定回路や、分割されたメモリセルアレイに対応するリダンダンシイ制御ブロックでもよい。
このように、第３実施例では、符号化されたデータをフューズ素子ＦＵＳＥにプログラムし、かつ、フューズ素子ＦＵＳＥから読み出されたデータは、長い転送経路を経由し、ラッチ回路ＬＡＴＣＨにラッチされる。この後、そのデータは、復号器／誤り訂正回路１１Ａにより復号され、制御回路１５に供給される。
従って、仮に、フューズ素子ＦＵＳＥの信頼性が低く、フューズ素子ＦＵＳＥのうちの幾つかが正しいデータを保持していない場合、フューズ素子ＦＵＳＥから読み出されたデータが、転送中に、何らかしらの影響で誤ったデータに変わってしまった場合、さらには、ラッチ回路においてソフトエラーが発生した場合などにおいても、ブロック毎に設けられた復号器／誤り訂正回路１１Ａによる誤り訂正機能を利用することにより、正しいデータを制御回路１５に転送できる。
なお、誤りのビット数が、復号器／誤り訂正回路１１Ａによる誤り訂正が可能なビット数を超えている場合には、誤り検出のみを行うようにしてもよい。また、復号器／誤り訂正回路１１Ａは、復号器１１に変えてもよい。
(7) 第４実施例
以下、第４実施例に関わる半導体集積回路について説明する。
図１１は、第４実施例に関わる半導体集積回路を示している。
第４実施例は、第２実施例をさらに改良したものであり、符号化器１２を新たに設けた点に特徴を有する。
チップ１０内には、例えば、４つのメモリブロック（ＤＲＡＭ１，ＤＲＡＭ２，ＳＲＡＭ１，ＳＲＡＭ２）及びフューズブロック（ＦＵＳＥ ＰＲＯＭ）が配置される。各メモリブロック（ＤＲＡＭ１，ＤＲＡＭ２，ＳＲＡＭ１，ＳＲＡＭ２）は、シフトレジスタＳＲを有している。
フューズブロック（ＦＵＳＥ ＰＲＯＭ）から読み出されるデータは、各メモリブロック（ＤＲＡＭ１，ＤＲＡＭ２，ＳＲＡＭ１，ＳＲＡＭ２）内のシフトレジスタＳＲに転送される。ここで、このようなシフトレジスタＳＲによる転送経路においては、転送信号のスキューや、カップリングノイズなどに起因して、誤データが発生する危険性がある。
そこで、第４実施例では、最もノイズが発生し易いと考えられるフューズブロック（ＦＵＳＥ ＰＲＯＭ）の出力端から最初にフューズデータが入力されるメモリブロック（ＤＲＡＭ１）の入力端までの転送経路に、データの誤りを検出かつ訂正するための復号器／誤り訂正回路１１Ａ及び符号化器１２を接続する。
具体的には、データの誤りを検出かつ訂正するための復号器／誤り訂正回路１１Ａは、最初にフューズデータが入力されるメモリブロック（ＤＲＡＭ１）の入口部分に配置される。また、符号化器１２は、フューズブロック（ＦＵＳＥ ＰＲＯＭ）の出力端に配置される。その結果、フューズ回路ＦＵＳＥ ＰＲＯＭから読み出されるデータは、符号化された後に、転送経路に転送され、かつ、シフトレジスタＳＲに入力される直前に復号されるため、仮に誤りデータが発生しても、これを容易に検出かつ訂正できる。
以上のような構成により、フューズ回路ＦＵＳＥ ＰＲＯＭから読み出されるフューズデータに基づいて、チップ動作の基本設定、不良セルの救済や、チップＩＤ及びセキュリティデータの読み出しなどを正確に行う。
なお、復号器／誤り訂正回路１１Ａは、例えば、図５に示すように、復号器１１に変えてもよい。この場合、第４実施例は、第１実施例を改良した形になる。
図１２は、フューズデータの転送経路を示している。
フューズブロックＦＵＳＥ ＰＲＯＭ内の１セット分のフューズ素子ＦＵＳＥ、本例では、８個のフューズ素子ＦＵＳＥは、例えば、チップ動作の基本設定又は不良セルの救済のためのデータ、チップＩＤや、セキュリティデータなどを記憶する。
本例では、符号化器１２がフューズ回路ＦＵＳＥ ＰＲＯＭの出力端に接続されるため、フューズ素子ＦＵＳＥから読み出された８ビットのプログラムデータは、例えば、 Hamming Code （正確には、短縮化 Hamming 符号) により符号化され、１２ビットの符号語として、転送経路(ＴＲＡＮＳＲＡＴＩＯＮ ＡＲＥＡ Ｘ）に転送される。
従って、例えば、パワーオン時に、フューズ素子ＦＵＳＥから読み出されるデータは、符号化された１２ビットのデータとなって、転送経路(ＴＲＡＮＳＲＡＴＩＯＮ ＡＲＥＡ Ｘ）を経由し、復号器／誤り訂正回路１１Ａに入力される。
復号器／誤り訂正回路１１Ａは、１２ビットのデータを８ビットのデータに復号すると共に、例えば、ｎ（ｎは自然数）ビットの誤りが存在する場合には、そのｎビットの誤りを検出かつ訂正する。そして、復号かつ訂正された８ビットのデータが、機能ブロックＢＬＯＣＫ内のラッチ回路ＬＡＴＣＨにラッチされる。本例では、ラッチ回路ＬＡＴＣＨは、復号された８ビットのデータに対応して、８個設けられている。
なお、機能ブロックＢＬＯＣＫは、例えば、図１１のメモリブロック（ＤＲＡＭ１，ＤＲＡＭ２，ＳＲＡＭ１，ＳＲＡＭ２）のうちの１つに相当するとしてもよいし、或いは、メモリブロック内に幾つか存在するオプション設定回路や、分割されたメモリセルアレイに対応するリダンダンシイ制御ブロックでもよい。
制御回路１５は、例えば、ラッチ回路ＬＡＴＣＨにラッチされたフューズデータに基づいて、チップ動作の基本設定などを実行する。
このように、第４実施例では、フューズ素子ＦＵＳＥから読み出されたデータは、符号化器１２により符号化された後、転送経路に転送され、かつ、機能ブロックＢＬＯＣＫ内のラッチ回路ＬＡＴＣＨにラッチされる直前に、復号器／誤り訂正回路１１Ａにより復号される。
従って、仮に、フューズ素子ＦＵＳＥの信頼性が低く、フューズ素子ＦＵＳＥのうちの幾つかが正しいデータを保持していない場合、さらには、フューズ素子ＦＵＳＥから読み出されたデータが、転送中に、何らかしらの影響で誤ったデータに変わってしまった場合などにおいても、例えば、復号器／誤り訂正回路１１Ａにおいて誤り訂正符号を用いることにより、誤り検出、訂正などを行うことができる。
(8) 第５実施例
以下、第５実施例に関わる半導体集積回路について説明する。
図１３は、第５実施例に関わる半導体集積回路を示している。
第５実施例は、第３実施例をさらに改良したものであり、符号化器１２を新たに設けた点に特徴を有する。
チップ１０内には、例えば、４つのメモリブロック（ＤＲＡＭ１，ＤＲＡＭ２，ＳＲＡＭ１，ＳＲＡＭ２）及びフューズブロック（ＦＵＳＥ ＰＲＯＭ）が配置される。各メモリブロック（ＤＲＡＭ１，ＤＲＡＭ２，ＳＲＡＭ１，ＳＲＡＭ２）は、シフトレジスタＳＲを有している。
フューズブロック（ＦＵＳＥ ＰＲＯＭ）から読み出されるデータは、各メモリブロック（ＤＲＡＭ１，ＤＲＡＭ２，ＳＲＡＭ１，ＳＲＡＭ２）内のシフトレジスタＳＲに転送される。ここで、このようなシフトレジスタＳＲによる転送経路においては、転送信号のスキューや、カップリングノイズなどに起因して、誤データが発生する危険性がある。
そこで、第５実施例では、フューズブロック（ＦＵＳＥ ＰＲＯＭ）の出力端に符号化器１２を接続し、かつ、各メモリブロック（ＤＲＡＭ１，ＤＲＡＭ２，ＳＲＡＭ１，ＳＲＡＭ２）内に、データの誤りを検出かつ訂正するための復号器／誤り訂正回路１１Ａを配置する。この場合、符号化されたデータは、転送経路を経由し、シフトレジスタＳＲに入力されるため、仮に誤りデータが発生しても、復号器／誤り訂正回路１１Ａにより、これを容易に検出かつ訂正できる。
以上のような構成により、フューズ回路ＦＵＳＥ ＰＲＯＭから読み出されるフューズデータに基づいて、チップ動作の基本設定、不良セルの救済や、チップＩＤ及びセキュリティデータの読み出しなどを正確に行うことができる。
なお、復号器／誤り訂正回路１１Ａは、復号器１１に変えてもよい。
第５実施例では、フューズ素子ＦＵＳＥには、８ビットデータが記憶されるが、ラッチ回路ＬＡＴＣＨには，符号化された１２ビットデータがラッチされる。このため、第５実施例に関わる半導体集積回路は、フューズ素子ＦＵＳＥの信頼性については十分に高いが、ラッチ回路ＬＡＴＣＨの信頼性に問題がある場合に有効である。
図１４は、フューズデータの転送経路を示している。
フューズブロックＦＵＳＥ ＰＲＯＭ内の１セット分のフューズ素子ＦＵＳＥ、本例では、８個のフューズ素子ＦＵＳＥは、例えば、チップ動作の基本設定又は不良セルの救済のためのデータ、チップＩＤや、セキュリティデータなどを記憶する。
本例では、符号化器１２がフューズ回路ＦＵＳＥ ＰＲＯＭの出力端に接続されるため、フューズ素子ＦＵＳＥから読み出された８ビットのプログラムデータは、例えば、 Hamming Code （正確には、短縮化 Hamming 符号) により符号化され、１２ビットの符号語として、転送経路(ＴＲＡＮＳＲＡＴＩＯＮ ＡＲＥＡ Ｘ）に転送される。
従って、例えば、パワーオン時に、フューズ素子ＦＵＳＥから読み出されるデータは、符号化された１２ビットのデータとなって、転送経路(ＴＲＡＮＳＲＡＴＩＯＮ ＡＲＥＡ Ｘ）を経由し、機能ブロックＢＬＯＣＫ内のラッチ回路ＬＡＴＣＨにラッチされる。本例では、ラッチ回路ＬＡＴＣＨは、フューズ素子ＦＵＳＥから読み出される符号化された１２ビットのデータに対応して、１２個設けられている。
ラッチ回路ＬＡＴＣＨのデータは、復号器／誤り訂正回路１１Ａを経由して、制御回路１５に入力される。制御回路１５は、復号器／誤り訂正回路１１Ａの出力データに基づいて、チップ動作の基本設定などを実行する。
ここで、復号器／誤り訂正回路１１Ａは、１２ビットのデータを８ビットのデータに復号すると共に、１ビットの誤りが存在する場合には、それを訂正することができる。一般には、ここで用いられた Humming 符号だけではなく、 BCH 符号のような符号論理でよく知られた多重誤り訂正可能な符号を用いれば、符号長は長くなってしまうが、例えば、ｎ（ｎは自然数）ビットの誤りが存在する場合には、そのｎビットの誤りを検出かつ訂正する。そして、復号かつ訂正された８ビットのデータが、出力データとして制御回路１５に供給される。
なお、機能ブロックＢＬＯＣＫは、例えば、図１３のメモリブロック（ＤＲＡＭ１，ＤＲＡＭ２，ＳＲＡＭ１，ＳＲＡＭ２）のうちの１つに相当するとしてもよいし、或いは、メモリブロック内に幾つか存在するオプション設定回路や、分割されたメモリセルアレイに対応するリダンダンシイ制御ブロックでもよい。
このように、第５実施例では、フューズ素子ＦＵＳＥから読み出されたデータは、符号化器１２により符号化された後、転送経路に転送され、かつ、機能ブロックＢＬＯＣＫ内のラッチ回路ＬＡＴＣＨにラッチされた後、制御回路１２の手前で、復号器／誤り訂正回路１１Ａにより復号される。
従って、仮に、フューズ素子ＦＵＳＥの信頼性が低く、フューズ素子ＦＵＳＥのうちの幾つかが正しいデータを保持していない場合、フューズ素子ＦＵＳＥから読み出されたデータが、転送中に、何らかしらの影響で誤ったデータに変わってしまった場合、さらには、ラッチ回路においてソフトエラーが発生した場合などにおいても、ブロック毎に設けられた復号器／誤り訂正回路１１Ａによる誤り訂正機能を利用することにより、正しいデータを制御回路１５に転送できる。
なお、誤りのビット数が、復号器／誤り訂正回路１１Ａによる誤り訂正が可能なビット数を超えている場合には、誤り検出のみを行うようにしてもよい。
(9) 第６実施例
以下、第６実施例に関わる半導体集積回路について説明する。
図１５は、第６実施例に関わる半導体集積回路を示している。
本例の半導体集積回路は、第一に、機能ブロックＢＬＯＣＫ内のラッチ回路ＬＡＴＣＨを挟み込むように、復号器／誤り訂正回路１１Ａ及び符号化器１２を配置し、ラッチ回路ＬＡＴＣＨにおけるデータ反転（ソフトエラーによる誤りデータの発生）に対する誤り検出／訂正を行う点、第二に、ラッチ回路ＬＡＴＣＨにおけるデータ反転が発生したときには、再び、ラッチ回路ＬＡＴＣＨに対する書き込み動作（ラッチデータのリフレッシュ動作）を実行し、ラッチ回路ＬＡＴＣＨには常に正しいデータがラッチされているようにする点にある。
これにより、例えば、ラッチ回路ＬＡＴＣＨにラッチされる１２ビットデータのうちの１ビットの値がソフトエラーなどにより反転してしまっても、復号器／誤り訂正回路１１Ａにより、その誤りデータの検出／訂正が行える。従って、常に、正しいデータを制御回路１５に供給できる。
また、復号器／誤り訂正回路１１Ａによる誤りデータの訂正能力には、上限があり、例えば、ｎ（ｎは自然数）ビットまでの訂正ならば可能であるが、ｎビットを超えるビットの訂正は、不可能になっている（例えば、(12,8,3)-短縮 Hamming 符号を使用する場合には、誤り訂正能力は、１ビットである。）。
このため、ｎビット以下、例えば、１ビットの誤りが生じたときは、直ちに、誤り検出信号ＳＹＮを出力し、ラッチ回路ＬＡＴＣＨに正しいデータを再書き込みするラッチデータリフレッシュ動作を行う。このようにすれば、誤ったデータが制御回路１５に供給されることが完全になくなる。
以下、具体的構成について説明する。
フューズ回路２０内の１セット（８ビット）分のフューズ素子ＦＵＳＥ、本例では、８個のフューズ素子ＦＵＳＥは、例えば、チップ動作の基本設定又は不良セルの救済のためのデータ、チップＩＤや、セキュリティデータなどを記憶する。選択回路１６は、選択信号ＳＥＬに基づいて、フューズ回路２０から出力される８ビットデータ及び復号器／誤り訂正回路１１Ａから出力される８ビットデータのうちのいずれか一方を選択し、これを符号化器１２に出力する。
選択回路１６から出力される８ビットデータは、符号化器１２において、例えば、 Hamming Code （正確には、短縮化 Hamming 符号) により符号化され、１２ビットデータ（符号語）となる。ラッチ回路ＬＡＴＣＨは、リフレッシュラッチクロック信号 refclk に基づいて、この１２ビットデータをラッチする。本例では、ラッチ回路ＬＡＴＣＨは、符号化器１２から出力される符号化された１２ビットのデータに対応して、１２個設けられている。
ラッチ回路ＬＡＴＣＨのデータは、復号器／誤り訂正回路１１Ａを経由して、制御回路１５に入力される。制御回路１５は、復号器／誤り訂正回路１１Ａの出力データに基づいて、チップ動作の基本設定などを実行する。
ここで、復号器／誤り訂正回路１１Ａは、１２ビットデータを８ビットデータに復号すると共に、例えば、ｎ（ｎは自然数）ビットの誤りが存在する場合には、そのｎビットの誤りを検出かつ訂正する。そして、復号かつ訂正された８ビットのデータが、出力データとして制御回路１５に供給される。
また、復号器／誤り訂正回路１１Ａは、ｎビットの誤りが存在する場合には、誤り検出信号ＳＹＮを出力する。ラッチデータリフレッシュ制御回路１７は、誤り検出信号ＳＹＮを受けると、選択信号ＳＥＬを出力し、復号器／誤り訂正回路１１Ａの出力信号を選択するように、選択回路１６を制御する。
そして、リフレッシュラッチクロック信号 refclk をラッチ回路ＬＡＴＣＨに与えると、ラッチ回路ＬＡＴＣＨは、フィードバックされたデータ、即ち、復号器／誤り訂正回路１１Ａの出力信号を符号化した１２ビットデータを、再度、ラッチする（リフレッシュ動作）。
このように、第６実施例では、最初は、フューズ回路２０から読み出された８ビットデータが符号化された後、この８ビットデータがラッチ回路ＬＡＴＣＨにラッチされる。この後は、復号器／誤り訂正回路１１Ａから誤り検出信号ＳＹＮが出力される度に、復号器／誤り訂正回路１１Ａから出力される８ビットデータが符号化され、再び、ラッチ回路ＬＡＴＣＨにラッチされる。
従って、仮に、ラッチ回路ＬＡＴＣＨの信頼性が低く、ソフトエラーなどにより、ラッチ回路ＬＡＴＣＨのうちの幾つかが正しいデータを保持しなくなった場合でも、ブロック毎に設けられた復号器／誤り訂正回路１１Ａによる誤り訂正機能を利用することにより、正しいデータを制御回路１５に転送できる。さらに、誤りデータが発生する度に、ラッチ回路ＬＡＴＣＨのデータをリフレッシュすることにより、ラッチ回路ＬＡＴＣＨ内の誤りビット数が、復号器／誤り訂正回路１１Ａの誤り訂正能力（ビット数）を上回ることもなくなり、常に、正しいデータを制御回路１５に供給できる。
(10) 第７実施例
以下、第７実施例に関わる半導体集積回路について説明する。
図１６は、第７実施例に関わる半導体集積回路を示している。
第７実施例は、第６実施例の変形例である。
第７実施例に関わる半導体集積回路は、第６実施例に関わる半導体集積回路と比べると、ラッチデータのリフレッシュ時に、復号器／誤り訂正回路１１Ａから符号語（１２ビットデータ）を直接フィードバックして、ラッチ回路ＬＡＴＣＨに再びラッチさせている点に特徴を有する。
即ち、第６実施例では、図１５に示すように、復号された８ビットデータを再び符号化してラッチ回路ＬＡＴＣＨに供給するため、選択回路１６は、符号化器１２の手前に配置されるのに対し、第７実施例では、図１６に示すように、復号器／誤り訂正回路１１Ａから符号語（１２ビットデータ）を直接フィードバックしているため、選択回路１６は、ラッチ回路ＬＡＴＣＨの直前（符号化器１２とラッチ回路ＬＡＴＣＨとの間）に配置される。
従って、本例では、選択回路１６は、選択信号ＳＥＬに基づいて、符号化器１２から出力される１２ビットデータと、復号器／誤り訂正回路１１Ａから出力される１２ビットデータのうちのいずれか一方を選択的に出力する。
なお、その他の構成については、既に説明した第６実施例と同じであるため、ここでは、その説明については、省略する。
このような構成においても、第６実施例と同様に、第一に、ラッチ回路ＬＡＴＣＨで発生するソフトエラーによる誤りデータの訂正により、常に、正しいデータを制御回路に供給できる、第二に、誤りが発生したときは、直ちに、ラッチ回路ＬＡＴＣＨに正しいデータを再書き込み（リフレッシュ）することにより、誤り訂正回路の能力を超えるような誤りが発生しないようにする、という効果を得ることができる。
(11) 第８実施例
以下、第８実施例に関わる半導体集積回路について説明する。
図１７は、第８実施例に関わる半導体集積回路を示している。
第８実施例は、第６実施例の変形例である。
第８実施例に関わる半導体集積回路は、第６実施例に関わる半導体集積回路と比べると、誤りデータのビット数が訂正可能な範囲を越え、誤り訂正が不可能となっている場合に、訂正不可信号を出力し、再び、フューズ素子ＦＵＳＥから正しいデータを読み出し（再送）、これを符号化してラッチ回路ＬＡＴＣＨにラッチさせる点に特徴を有する。
構成要素としては、第６実施例と比較すると、第一に、復号器／誤り訂正回路１１Ｂが訂正不可信号を出力する機能を有している点、第二に、転送制御回路（再送要求タイミング発生得回路）１８が新規に設けられている点、第三に、フューズデータの転送のためにシフトレジスタ１９Ａ，１９Ｂが使用される点にある。
復号器／誤り訂正回路１１Ｂは、ラッチデータを復号すると共に、ラッチデータの誤り検出を行う。ラッチデータに１ビット以上の誤りが存在する場合には、復号器／誤り訂正回路１１Ｂは、誤り訂正可能か否かを判断する。例えば、Hamming 距離が４、即ち、１誤り訂正可能、かつ、２誤り検出可能である (13,8,4) -拡大 Humming 符号を使用する場合には、誤り訂正能力は、１ビット、誤り検出能力は、２ビットである。
従って、例えば、ソフトエラーなどにより、ラッチデータに１ビットの誤りがあることが検出されると、これは、訂正可能であるため、第６実施例と同様に、復号器／誤り訂正回路１１Ｂは、誤り検出信号ＳＹＮを出力する。その結果、誤り訂正されたラッチデータ、即ち、復号器／誤り訂正回路１１Ｂの出力信号がフィードバックされ、再び、ラッチ回路ＬＡＴＣＨにラッチされる。
これに対し、例えば、ソフトエラーなどにより、ラッチデータに２ビットの誤りがあることが検出されると、これは、訂正不可能であるため、復号器／誤り訂正回路１１Ｂは、訂正不可信号を出力する。転送制御回路（再送要求タイミング発生回路）１８は、訂正不可信号を受けると、フューズデータの転送に使用するシフトレジスタ１９Ａ，１９Ｂに再送要求信号を与える。
シフトレジスタ１９Ａ，１９Ｂは、再送要求信号を受けると、フューズ回路２０内のフューズ素子ＦＵＳＥから読み出されたフューズデータを、再び、フューズ回路２０から機能ブロックＢＬＯＣＫに転送する。誤データの発生がラッチ回路ＬＡＴＣＨのみで発生すると仮定すると、このフューズデータは、正しいデータである。そこで、これを、符号化した後、ラッチ回路ＬＡＴＣＨにラッチする。
このように、本実施例では、符号化されたフューズデータをラッチし、ラッチデータを復号した後に、制御回路に転送する回路において、第一に、ラッチデータに誤りが生じ、かつ、これを訂正できるときは、誤り訂正されたデータをフィードバックし、再び、これをラッチデータとしてラッチする。第二に、ラッチデータに誤りが生じ、かつ、これを訂正できないときは、フューズ回路から読み出したフューズデータを、再び、ラッチデータとしてラッチする。
このような構成を採用することにより、例えば、ラッチ回路ＬＡＴＣＨの信頼性が低く、ソフトエラーなどにより、ラッチ回路ＬＡＴＣＨのうちの幾つかが正しいデータを保持しなくなった場合でも、誤り訂正の可能／不可能にかかわらず、直ちに、ラッチ回路ＬＡＴＣＨ内のデータを正しいデータにリフレッシュすることができる。従って、常に、正しいデータを制御回路に転送できる。
なお、第８実施例は、当然に、第７実施例に組み合せることもできる。
この場合、第７実施例において、復号器／誤り訂正回路１１Ａに訂正不可信号を出力する機能を設け、さらに、転送制御回路（再送要求タイミング発生回路）１８を新規に設ければよい。
(12) 第９実施例
以下、第９実施例に関わる半導体集積回路について説明する。
図１８は、第９実施例に関わる半導体集積回路を示している。
第９実施例は、いままで述べてきた第１乃至第８実施例の応用例に関する。第９実施例では、実際に、チップ１０上において、本発明の例に関わる回路がどのように使用されているかを示す。
まず、フューズ回路に関しては、例えば、フューズ素子のプログラムをレーザにより行うレーザフューズ回路２０Ａの場合、フューズデータの信頼性は高いと考えられるため、フューズデータを符号化してプログラムする必要はない。
しかし、例えば、プログラムが過大電流による配線の切断により行われる電気的フューズや、プログラムが過大電圧による絶縁破壊により行われるアンチフューズなどから構成されるＥ−フューズ回路２０Ｂの場合、フューズデータの信頼性は低いと考えられるため、フューズデータを符号化してプログラムする。
具体的には、十分な歩留りを得ることができるだけの能力を持った誤り訂正符号を用いて、その符号語をプログラムする。
そして、Ｅ−フューズ回路２０Ｂから読み出されたデータを復号器１１ａにより復号する。
次に、フューズデータの転送経路に関しては、フューズ回路２０Ａ，２０Ｂとフューズデータを使用する制御回路１５とが大きく離れ、両者を繋ぐ配線の配線長（フューズデータの転送経路TRANSRATION AREA X ）が非常に長くなるような場合には、データ同士のスキュや、カップリングなどによるノイズの影響を考慮し、その転送経路の最初の部分に符号化器１２ｂを接続し、その転送経路の最後の部分に復号器１１ｂを接続する。
なお、フューズデータの転送経路は、データをシリアル転送する構成のものであってもよいし、また、データをパラレル転送する構成のものであってもよい。第９実施例は、シフトレジスタＳＲを用いて、フューズデータをシリアル転送する例である。
データ量が非常に多い場合に、シリアル転送を行うときは、ブロック符号を用いるよりも、畳込み符号を用いる方が有利となることが多い。
最後に、フューズデータをラッチするラッチ回路ＬＡＴＣＨに関しては、ラッチ回路ＬＡＴＣＨのソフトエラーに関する信頼性が十分でないような場合には、ラッチ回路ＬＡＴＣＨの直前に符号化器１２ｃを配置し、その直後に復号器１１ｃを配置する。シフトレジスタＳＲから供給されるフューズデータは、符号化された後、ラッチ回路ＬＡＴＣＨにラッチされる。また、ラッチ回路ＬＡＴＣＨにラッチされたラッチデータは、復号器１１ｃにより復号された後、制御回路１５に供給される。
なお、第９実施例では、機能ブロックＢＬＯＣＫ１，２，３，４の各々にラッチデータが供給され、全ての機能ブロックＢＬＯＣＫ１，２，３，４がラッチ回路ＬＡＴＣＨを有している構成となっているが、これらのうち、少なくとも１つの機能ブロックのみに対して、本発明の例に関わる回路が適用されるようにしてもよい。
(13) 第１０実施例
以下、第１０実施例に関わる半導体集積回路について説明する。
図１９は、第１０実施例に関わる半導体集積回路を示している。
第１０実施例は、回路構成としては、上述の第６実施例（図１５参照）と同じになっている。第１０実施例が第６実施例と異なる点は、フーズデータやラッチデータのビット数のみにある。つまり、第１０実施例では、第６実施例に対して、フューズデータやラッチデータのビット数を減らすことで、本発明の例に関わる回路の回路規模を小さくし、本実施例の本質となる制御回路を簡単に説明するものである。
なお、第１０実施例では、フューズデータは、４ビットとし、この４ビットフューズデータを、符号化器１２によって７ビットデータに変換する。この符号化された７ビットデータがラッチデータとしてラッチ回路ＬＡＴＣＨにラッチされる。ラッチデータは、復号器／誤り訂正回路１１Ａにより復号され、４ビットデータになる。
(14) 回路例
次に、本発明の例に関わる半導体集積回路に使用される回路例について説明する。ここで、上述した第１乃至第１０実施例のうち、最後の第１０実施例に関する回路構成は、フューズデータのビット数が最も少なく、かつ、最も簡単な構成となっている。そこで、以下では、第１０実施例に対応する形式の回路例について説明する。
A. フューズ回路
図２０及び図２１は、フューズ回路の例を示している。
フューズ回路２０の１ビット分は、電源端子ＶＤＤと接地端子ＶＳＳとの間に直列接続されたＰチャネルＭＯＳトランジスタＱＰ、ＮチャネルＭＯＳトランジスタＱＮ及びフューズ素子から構成される。ＭＯＳトランジスタＱＰのゲートには、制御信号ｖｐが入力し、ＭＯＳトランジスタＱＮのゲートには、制御信号ｖｎが入力される。
このフューズ回路２０は、レーザ溶断タイプフューズ回路を前提としているので、プログラムのための回路は、存在しない。もし、Ｅ−フューズ回路やアンチフューズ回路を必要とするならば、プログラムのための新たな回路を付加する必要がある。
フューズデータの読み出し時には、図２２に示すようなタイミングで、制御信号ｖｐ，ｖｎをフューズ回路２０に与える。この例では、まず、制御信号ｖｐを“Ｌ”にして、出力ノードを“Ｈ”にプリチャージする。この後、制御信号ｖｎを“Ｌ”にすると、フューズデータの値に応じて、出力ノードのレベルに変化が表れる。
例えば、フューズ素子が切断されていない状態（導通状態）では、制御信号ｖｎが“Ｈ”になることにより、出力ノードのレベルは、“Ｈ”から“Ｌ”に変化する。一方、フューズ素子が切断されている状態（非導通状態）では、制御信号ｖｎが“Ｈ”になっても、出力ノードのレベルは、“Ｈ”を維持し続ける。
B. 選択回路
図２３及び図２４は、選択回路の例を示している。
選択回路１６は、フューズデータのビット数に対応して４つのスイッチ回路ＳＥＬＥＣＴを有している。スイッチ回路ＳＥＬＥＣＴは、選択信号ＳＥＬに基づいて、フューズ回路からのフューズデータ及び復号器／誤り訂正回路からのデータのうちのいずれか一方を選択し、かつ、これを出力する。選択信号ＳＥＬは、ラッチデータリフレッシュ制御回路から供給される。
スイッチ回路ＳＥＬＥＣＴは、トランスファゲート回路ＴＧＡ，ＴＧＢ及びインバータ回路ＩＳから構成される。選択信号ＳＥＬの値に応じて、フューズ回路からの４ビットデータＡ又は復号器／誤り訂正回路からの４ビットデータが選択される。
C. 符号化器
図２５は、符号化器の例を示している。
符号化器１２は、エクスクルーシブオア（Ｅｘ−ＯＲ）回路を有している。このエクスクルーシブオア回路を用いて、７ビットの符号語ｘ１、ｘ２、ｘ３、ｘ４、ｃ１、ｃ２、ｃ３を生成する。
D. ラッチ回路
図２６は、ラッチ回路の例を示している。
このラッチ回路は、インバータＩＶ１〜ＩＶ６及びナンド回路ＮＤ１，ＮＤ２を有している。ラッチ回路の動作は、クロック信号ｃｌｋにより制御される。クロック信号ｃｌｋは、インバータＩＶ７を経由することによりクロック信号ｂｃｌｋとなり、かつ、インバータＩＶ７，ＩＶ８を経由することによりクロック信号ａｃｌｋとなる。
クロック信号ｃｌｋに関しては、例えば、図２７に示すように、フューズデータをラッチするとき、即ち、最初のフューズデータをラッチするとき及びフューズデータの再送要求がなされたときには、通常クロック信号normal clk が使用され、ラッチデータのリフレッシュを行うとき、即ち、復号器／誤り訂正回路から出力されるデータを再びラッチするときには、リフレッシュラッチクロック信号refclk が使用される。
通常クロック信号normal clk とリフレッシュラッチクロック信号refclk との切り替えは、ラッチデータリフレッシュ制御回路から出力される選択信号ＳＥＬを用いる。
尚、入力データは、実際には、フリップフロップ接続されるインバータＩＶ２とナンド回路ＮＤ１からなる第１ラッチ部と、フリップフロップ接続されるインバータＩＶ４とナンド回路ＮＤ２からなる第２ラッチ部とにラッチされる。
リセット信号は、ナンド回路ＮＤ１，ＮＤ２に入力され、ラッチデータをリセットする際に使用される。
E. 復号器／誤り訂正回路
図２８は、復号器／誤り訂正回路の例を示している。
復号器／誤り訂正回路は、syndrome 検出回路２１、誤り位置検出回路２２、エクスクルーシブオア（Ｅｘ−ＯＲ）回路及びオア回路（ＯＲ）を有している。syndrome 検出回路２１は、７ビットの符号語ｙ１、ｙ２、ｙ３、ｙ４、ｙ５、ｙ６、ｙ７から誤りを検出するための信号ｓ１，ｓ２，ｓ３を生成する。この信号ｓ１，ｓ２，ｓ３のオアをとると、誤りが存在するか否かを示す誤り検出信号ＳＹＮが得られる。
誤り位置検出回路２２は、syndrome 検出回路２１の出力信号ｓ１，ｓ２，ｓ３に基づいて、誤りビットの位置を検出する。誤り位置検出回路２２の出力信号（誤り位置検出信号）ｅ１，ｅ２，ｅ３，ｅ４，ｅ５，ｅ６，ｅ７と７ビットの符号語ｙ１、ｙ２、ｙ３、ｙ４、ｙ５、ｙ６、ｙ７とのエクスクルーシブオアをとると、誤りビットが正しいビットに訂正される。
ここで、誤り位置検出信号ｅ１，ｅ２，ｅ３，ｅ４，ｅ５，ｅ６，ｅ７は、syndrome 検出回路２１の出力信号ｓ１，ｓ２，ｓ３と、それらの反転信号／ｓ１，／ｓ２，／ｓ３とのアンドをとることにより作ることができる。なお、図２８における記号「※」は、アンドロジックを実行することを意味している。
F. ラッチデータリフレッシュ制御回路
図２９は、ラッチデータリフレッシュ制御回路の主要部の例を示している。
セットリセットフリップフロップ回路（SR-Filp/Fiop）２３には、誤り検出信号ＳＹＮ及びリセット信号ＲＥＳＥＴが入力される。セットリセットフリップフロップ回路２３の出力信号は、選択信号ＳＥＬとなる。選択信号ＳＥＬは、遅延回路ＤＥＬ Ａ，ＤＥＬ Ｂ、インバータＩＶ９及びアンド回路ＡＤ１を経由すると、リフレッシュラッチクロック信号refclk となる。
また、リフレッシュラッチクロック信号refclk は、図３０に示すように、遅延回路ＤＥＬ Ｃ、インバータＩＶ１０，ＩＶ１１及びアンド回路ＡＤ２を経由すると、リセット信号ＲＥＳＥＴとなる。
次に、ラッチデータリフレッシュ制御回路の動作について簡単に説明する。
図３１は、ラッチデータリフレッシュ制御回路の動作波形を示している。
ラッチデータにエラーが発生すると、誤り検出信号ＳＹＮが“Ｈ”になる。これを受けて、ラッチデータリフレッシュ制御回路は、選択信号（パルス信号）ＳＥＬ（＝“Ｈ”）を出力すると共に、リフレッシュラッチクロック信号 refclk を出力する。その結果、例えば、誤り訂正されたデータが再びラッチ回路にラッチされる（ラッチデータのリフレッシュ動作）。この後、ラッチデータリフレッシュ制御回路は、リセット信号ＲＥＳＥＴを“Ｈ”にする。
３． その他
以上の実施例では、レーザ溶断型フューズ、電流溶断型フューズや、絶縁破壊型アンチフューズなどを用いたフューズ回路からデータを読み出す場合について説明したが、本発明の例は、ホットキャリア現象又はトンネル電流によりコントロールゲートに電荷を注入することによりデータを記憶するメモリ素子に、内部回路の動作に関するデータ、リダンダンシイデータ、チップＩＤ、さらには、セキュリティデータなどを記憶させる場合にも適用可能であることは言うまでもない。
また、本発明の例は、ＡＳＩＣなどのロジックＬＳＩ、複数の機能ブロックから構成されるシステムＬＳＩ、メモリ混載ＬＳＩ、マイクロプロセッサ、半導体メモリなどの様々な半導体集積回路に適用可能である。
本発明の例は、上述の形態に限定されるものではなく、その要旨を逸脱しない範囲で、構成要素を変形して具体化できる。また、上述の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる形態の構成要素を適宜組み合わせてもよい。
本発明の例は、特に、パッケージング工程前又は後において、チップ内の不揮発性メモリ素子、例えば、レーザ溶断型フューズ、電流溶断型フューズ、誘電体破壊型アンチフューズなどに、チップ動作の基本設定に関するデータなどをプログラムする必要がある半導体製品であって、その信頼性の向上が要求されるものに対して有効である。
従来のフューズデータの転送経路の例を示す図。 フューズ回路の例を示す図。 フューズ回路の例を示す図。 従来のフューズデータの転送経路の例を示す図。 第１実施例に関わる半導体集積回路を示す図。 第１実施例に関わる半導体集積回路を示す図。 第２実施例に関わる半導体集積回路を示す図。 第２実施例に関わる半導体集積回路を示す図。 第３実施例に関わる半導体集積回路を示す図。 第３実施例に関わる半導体集積回路を示す図。 第４実施例に関わる半導体集積回路を示す図。 第４実施例に関わる半導体集積回路を示す図。 第５実施例に関わる半導体集積回路を示す図。 第５実施例に関わる半導体集積回路を示す図。 第６実施例に関わる半導体集積回路を示す図。 第７実施例に関わる半導体集積回路を示す図。 第８実施例に関わる半導体集積回路を示す図。 第９実施例に関わる半導体集積回路を示す図。 第１０実施例に関わる半導体集積回路を示す図。 フューズ回路の例を示す図。 フューズ回路の例を示す図。 図２０及び図２１のフューズ回路の動作波形を示す図。 選択回路の例を示す図。 選択回路の例を示す図。 符号化器の例を示す図。 ラッチ回路の例を示す図。 クロックを選択する回路の例を示す図。 復号器／誤り訂正回路の例を示す図。 ラッチデータリフレッシュ制御回路の例を示す図。 ラッチデータリフレッシュ制御回路の例を示す図。 図２９及び図３０のラッチデータリフレッシュ制御回路の動作波形を示す図。
符号の説明
１０： チップ、 １１： 復号器、 １１Ａ： 復号器／誤り訂正回路、 １２： 符号化器、 １３： コンパレータ、 １４： ラッチ回路、 １５： 機能ブロック内の制御回路、 １６： 選択回路、 １７： ラッチデータリフレッシュ制御回路、 １８： 転送制御回路（再送要求タイミング発生回路）、 １９Ａ，１９Ｂ： シフトレジスタ、 ２０、２０Ａ，２０Ｂ： フューズ回路、 ２１： syndrome 検出回路、 ２２： 誤り位置検出回路、 ２３： セットリセットフリップフロップ回路。

Claims (4)

  1. 不揮発性メモリ素子と、前記不揮発性メモリ素子から読み出されたデータを符号化する符号化器と、前記符号化器により符号化された前記データをラッチするラッチ回路と、前記ラッチ回路にラッチされた前記データを復号する復号器と、前記復号器により復号された前記データを必要とする制御回路とを具備する半導体集積回路において、
    前記復号器は、前記データの誤りを訂正する機能を有し、さらに、前記半導体集積回路は、前記ラッチ回路を制御するラッチデータリフレッシュ制御回路を具備し、
    前記ラッチデータリフレッシュ制御回路は、前記復号器が前記データの誤りを検出すると、前記復号器により誤り訂正された前記データを、再び、前記ラッチ回路にラッチさせることを特徴とする半導体集積回路。
  2. 請求項１に記載の半導体集積回路において、さらに、前記不揮発性メモリ素子から読み出された前記データの転送を制御する転送制御回路を具備し、
    前記転送制御回路は、前記復号器が前記データの誤りを検出し、かつ、その誤りが前記復号器の誤り訂正能力を超えるものであるとき、前記不揮発性メモリ素子から読み出された前記データを、再び、前記ラッチ回路に転送させることを特徴とする半導体集積回路。
  3. データを不揮発性メモリ素子にプログラムし、前記不揮発性メモリ素子から読み出された前記データを符号化してラッチ回路にラッチさせ、前記ラッチ回路にラッチされた前記データを復号し、前記データを復号するときに前記データの誤りを検出すると、前記データの誤り訂正を行うと共に、前記誤り訂正された前記データを、再び、前記ラッチ回路にラッチさせ、その後、前記誤り訂正された前記データに基づいて内部回路の動作に関する基本設定を行うことを特徴とするチップ初期状態の設定方法。
  4. 前記データを復号するときに前記データの誤りを検出し、かつ、その誤りが誤り訂正能力を超えるものであるとき、前記不揮発性メモリ素子から読み出された前記データを、再び、前記ラッチ回路に転送させることを特徴とする請求項３に記載の設定方法。
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