KR20170023249A - 메모리 장치 및 메모리 장치의 동작 방법 - Google Patents

메모리 장치 및 메모리 장치의 동작 방법 Download PDF

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Abstract

메모리 장치는 다수의 메모리 셀; 하나 이상의 어드레스 저장부; 상기 다수의 메모리 셀 중 하나 이상의 선택된 메모리 셀에서 첫번째로 리드된 데이터와 두번째로 리드된 데이터를 비교하여 페일을 검출하되, 페일이 발생한 경우 상기 선택된 메모리 셀들의 어드레스가 상기 어드레스 저장부에 저장되도록 제어하는 페일 검출부; 및 상기 어드레스 저장부의 어드레스에 대응하는 메모리 셀들은 다른 메모리 셀들보다 높은 빈도로 리프레시되도록 제어하는 리프레시 제어부를 포함할 수 있다.

Description

메모리 장치 및 메모리 장치의 동작 방법{MEMORY DEVICE AND METHOD OPERATING FOR MEMORY DEVICE}
본 특허문헌은 메모리 장치 및 메모리 장치의 동작 방법에 관한 것이다.
메모리 장치의 메모리셀은 스위치역할을 하는 트랜지스터와 전하(데이터)를 저장하는 캐패시터로 구성되어 있다. 메모리 셀 내의 캐패시터에 전하가 있는가 없는가에 따라, 즉 캐패시터의 단자 전압이 높은가 낮은가에 따라 데이터의 '하이'(논리 1), '로우'(논리 0)를 구분한다.
데이터의 보관은 캐패시터에 전하가 축적된 형태로 되어 있는 것이므로 원리적으로는 전력의 소비가 없다. 그러나 MOS트랜지스터의 PN결합 등에 의한 누설 전류가 있어서 캐패시터에 저장된 초기의 전하량이 소멸 되므로 데이터가 소실될 수 있다. 이를 방지하기 위해서 데이터를 잃어버리기 전에 메모리 셀 내의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 정상적인 전하량을 재충전해 주어야 한다. 이러한 동작은 주기적으로 반복되어야만 데이터의 기억이 유지되는데, 이러한 셀 전하의 재충전 과정을 리프레시(refresh) 동작이라 한다.
리프레시 동작은 메모리 콘트롤러로부터 메모리로 리프레시 커맨드가 입력될 때마다 수행되는데, 메모리 콘트롤러는 메모리의 데이터 유지 시간(data retention time)을 고려해 일정 시간마다 메모리로 리프레시 커맨드를 입력한다. 예를 들어, 메모리의 데이터 유지 시간(data retention time)이 64ms이고, 리프레시 커맨드가 8000번 입력되어야 메모리 내부의 전체 메모리 셀이 리프레시 될 수 있는 경우에, 메모리 콘트롤러는 64ms 동안에 8000번의 리프레시 커맨드를 메모리 장치로 입력한다. 한편, 메모리 장치의 테스트 과정에서 메모리에 포함된 일부 메모리 셀들의 데이터 유지 시간(data retention time)이 규정된 기준시간을 초과하지 못하는 경우 메모리 장치는 페일로 처리되는데, 이렇게 페일로 처리된 메모리 장치의 경우 버려져야 한다.
데이터 유지 시간이 기준시간에 미치지 못하는 메모리 셀을 포함하는 메모리 장치를 모두 페일로 처리하는 경우 수율이 하락하는 문제점이 있다. 또한 테스트를 통과한 메모리 장치라도 사후적인 요인에 의해 데이터 유지 시간이 기준시간에 미치지 못하는 메모리 셀이 발생하면 오류를 일으킬 수 있다.
본 발명의 일 실시예는 데이터 유지 시간이 기준시간에 미치지 못하는 메모리 셀들이 정상적으로 동작할 수 있도록 리프레시를 수행하는 메모리 장치 및 메모리 장치의 동작방법을 제공할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 다수의 메모리 셀; 하나 이상의 어드레스 저장부; 상기 다수의 메모리 셀 중 하나 이상의 선택된 메모리 셀에서 첫번째로 리드된 데이터와 두번째로 리드된 데이터를 비교하여 페일을 검출하되, 페일이 발생한 경우 상기 선택된 메모리 셀들의 어드레스가 상기 어드레스 저장부에 저장되도록 제어하는 페일 검출부; 및 상기 어드레스 저장부의 어드레스에 대응하는 메모리 셀들은 다른 메모리 셀들보다 높은 빈도로 리프레시되도록 제어하는 리프레시 제어부를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치는 다수의 메모리 셀이 연결된 다수의 로우; 하나 이상의 어드레스 저장부; 카운팅 어드레스를 생성하는 리프레시 카운터; 상기 로우들 중 상기 카운팅 어드레스에 대응하는 로우의 다수의 메모리 셀 중 선택된 하나 이상의 메모리 셀에서 첫번째로 리드된 데이터와 두번째로 리드된 데이터를 비교하여 페일을 검출하되, 페일이 발생한 경우 상기 카운팅 어드레스가 상기 어드레스 저장부에 저장되도록 제어하는 페일 검출부; 및 상기 어드레스 저장부의 어드레스에 대응하는 로우가 다른 로우들보다 높은 빈도로 리프레시되도록 제어하는 리프레시 제어부를 포함할 수 있다.
본 발명의 일 실시예에 따른 메모리 장치의 동작 방법은 다수의 메모리 셀을 포함하는 메모리 장치의 동작 방법에 있어서, 하나 이상의 메모리 셀을 선택하는 단계; 상기 선택된 메모리 셀들의 데이터를 첫번째로 리드하는 단계; 소정의 시간이 지난 후 상기 선택된 메모리 셀들의 데이터를 두번째로 리드하는 단계; 상기 첫번째로 리드된 데이터와 상기 두번째로 리드된 데이터를 비교하여 페일을 검출하는 단계; 페일이 검출된 경우 상기 선택된 메모리 셀들의 어드레스를 저장하는 단계; 및 상기 저장된 어드레스에 대응하는 메모리 셀들을 다른 메모리 셀들보다 높은 빈도로 리프레시하는 단계를 포함할 수 있다.
본 기술은 메모리 장치의 리프레시 동작을 제어함으로써 데이터 유지 시간이 기준시간에 미치지 못하는 메모리 셀들이 정상적으로 동작하도록 할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 2는 어드레스 저장부(120)의 구성도,
도 3a는 IR 인에이블 신호 생성부(210)의 동작을 설명하기 위한 도면,
도 3b는 선택신호 생성부(220)의 동작을 설명하기 위한 도면,
도 4는 저장부(230_0)의 구성도,
도 5는 페일 검출부(140)의 구성도,
도 6은 도 1의 메모리 장치의 검출 동작을 설명하기 위한 도면,
도 7은 도 1의 메모리 장치의 리프레시 동작을 설명하기 위한 도면,
도 8a 내지 도 8c는 도 1의 메모리 장치와 동일한 방법을 사용하여 수행되는 리프레시 동작을 설명하기 위한 도면,
도 9는 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 10은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면,
도 11은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면,
도 12은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면,
도 13은 본 발명의 일 실시예에 따른 메모리 장치의 검출 동작을 설명하기 위한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
이하에서 제1리프레시는 스펙에 규정된 리프레시 구간(tRFC) 동안 셀 어레이(메모리 뱅크 등)에 포함된 모든 워드라인들이 차례로 1회씩 리프레시되는 노멀 리프레시(normal refresh)이고, 제2리프레시는 불량으로 검출된 워드라인(데이터 보유 시간이 짧은 워드라인)이 데이터를 유지할 수 있도록 노멀 리프레시 이외에 추가로 수행하는 추가 리프레시일 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 1을 참조하면, 메모리 장치는 셀 어레이(110), 어드레스 저장부(120), 리프레시 카운터(130), 페일 검출부(140), 리프레시 제어부(150), 로우 회로(160) 및 컬럼 회로(170)를 포함할 수 있다.
셀 어레이(110)는 다수의 로우(WL0 - WL63, 워드라인), 다수의 컬럼(BL0 - BL63, 비트라인) 및 워드라인과 비트라인 사이에 연결된 다수의 메모리 셀(MC)을 포함할 수 있다. 로우, 컬럼 및 메모리 셀들의 개수는 설계에 따라 달라질 수 있다.
어드레스 저장부(120)는 검출신호(이하 DET)가 활성화되면 제1검출 어드레스(이하 PS_RADD<0:5>)를 저장할 수 있다. 어드레스 저장부(120)는 1개 이상의 어드레스를 저장하는 경우 IR 인에이블 신호(이하 IR_EN)을 활성화하고, 어드레스를 1개도 저장하고 있지 않은 경우 IR_EN을 비활성화할 수 있다.
어드레스 저장부(120)는 저장된 어드레스들의 소정의 비트(SADD0<0:4> - SADD3<0:4>)와 카운팅 어드레스의 소정의 비트(CNT_ADD<0:4>)를 비교하여 같으면 IR 플래그 신호(이하 IR_REF)를 활성화하고, 저장된 어드레스들(이하 SADD0<0:5> - SADD3<0:5>) 중 카운팅 어드레스와 소정의 비트가 같은 어드레스를 IR 어드레스(이하 IR_ADD<0:5>)로 출력할 수 있다.
리프레시 카운터(130)는 제1리프레시 신호(이하 REF1)가 활성화될 때마다 카운팅을 수행하여 카운팅 어드레스(이하 CNT_ADD<0:5>)를 생성할 수 있다. 리프레시 카운터(130)는 REF1가 활성화될 때마다 CNT_ADD<0:5>의 값을 1씩 증가시킬 수 있다. CNT_ADD<0:5>의 값을 1씩 증가시킨다는 것은 금번에 K번째 워드라인이 선택되었다면 다음번에는 K+1번째 워드라인이 선택되도록 CNT_ADD<0:5>를 변화시킨다는 것을 나타낼 수 있다. 리프레시 카운터는 제1패트롤 스크러빙 신호(이하 PS1) 또는 제2패트롤 스크러빙 신호(이하 PS2)가 활성화된 경우 카운팅을 수행하지 않고, CNT_ADD<0:5>의 값이 유지되도록 할 수 있다.
페일 검출부(140)는 셀 어레이(110)의 다수의 메모리 셀(MC) 중 선택된 메모리 셀들에서 첫번째로 리드된 데이터와 두번째로 리드된 데이터를 비교하여 선택된 메모리 셀들의 페일 발생 여부를 검출할 수 있다. 이때 첫번째로 리드된 데이터와 두번째로 리드된 데이터는 동일한 메모리 셀들에서 소정의 시간 차이를 두고 리드된 데이터일 수 있다.
페일 검출부(140)는 선택된 메모리 셀들로부터 첫번째로 리드된 데이터를 래치하고, 동일한 메모리 셀들로부터 두번째로 리드된 데이터와 래치된 데이터를 비교하여 같으면 페일로 검출하지 않고(DET 비활성화), 다르면 페일로 검출한다(DET 활성화). 페일 검출부(140)는 페일이 검출된 경우 래치된 데이터가 선택된 메모리 셀들에 라이트되도록 컬럼 회로(170)를 제어할 수 있다.
페일 검출부(140)는 페일을 검출할 메모리 셀들의 로우 어드레스인 PS_RADD<0:5>와 컬럼 어드레스인 제2검출 어드레스(이하 PS_CADD<0:3>)를 생성할 수 있다. 페일 검출부(140)는 선택된 메모리 셀들의 페일 검출 동작이 완료될 때마다 PS_CADD<0:3>을 1씩 증가시키되, PS_CADD<0:3>가 마지막 값에 도달한 후 초기화되면 PS_RADD<0:5>를 1씩 증가시킬 수 있다. 또는 페일 검출부(140)는 선택된 메모리 셀들의 페일 검출 동작이 완료될 때마다 PS_RADD<0:5>을 1씩 증가시키되, PS_RADD<0:5>가 마지막 값에 도달한 후 초기화되면 PS_CADD<0:3>를 1씩 증가시킬 수 있다.
페일 검출부(140)의 검출 동작은 2가지 서브 동작으로 구분될 수 있다. 제1서브 동작은 선택된 메모리 셀의 데이터를 첫번째로 리드하여 래치하는 동작이고, 제2서브 동작은 선택된 메모리 셀의 데이터를 두번째로 리드하여 리드된 데이터를 제1서브 동작에서 래치된 데이터와 비교하여 페일 발생 여부를 검출하고, 페일 발생시 래치된 데이터를 선택된 메모리 셀들에 라이트하는 동작이다.
페일 검출부(140)는 REF를 카운팅한 결과를 이용하여 PS1 및 PS2를 생성할 수 있다. PS1은 제1서브 동작을 위해 활성화되는 신호이고 PS2는 제2서브 동작을 위해 활성화되는 신호이다. PS1 및 PS2의 활성화 간격은 리프레시 구간보다 소정의 시간일 수 있다.
리프레시 제어부(150)는 리프레시 커맨드가 입력되면 활성화되는 REF에 응답하여 REF1를 활성화한다. 또한 리프레시 제어부(150)는 IR_EN 및 IR_REF가 활성화된 경우 CNT_ADD<5>와 IR_ADD<5>를 비교하여 서로 다른 경우에만 REF에 응답하여 제2리프레시 신호(이하 REF2)를 활성화할 수 있다.
로우 회로(160)는 로우 어드레스(이하 RADD<0:5>), CNT_ADD<0:5>, IR_ADD<0:5> 또는 PS_RADD<0:5>에 의해 선택된 워드라인의 액티브 및 프리차지 동작을 제어하기 위한 회로이다. 로우 회로(160)는 액티브 커맨드(active command)가 입력되면 활성화되는 ACT에 응답하여 RADD<0:5>에 대응하는 워드라인을 액티브하고, 프리차지 커맨드(precharge command)가 입력되면 활성화되는 PRE에 응답하여 액티브된 워드라인을 프리차지할 수 있다.
로우 회로(160)는 PS1 및 PS2가 비활성화된 상태에서 REF1가 활성화되면 CNT_ADD<0:5>에 대응하는 워드라인을 리프레시하고, PS1 또는 PS2가 활성화된 상태에서 REF1가 활성화되면 PS_RADD<0:5>에 대응하는 워드라인을 액티브-프리차지 할 수 있다. 또한 로우 회로(160)는 REF2가 활성화되면 IR_ADD<0:5>에 대응하는 워드라인을 리프레시할 수 있다.
컬럼 회로(170)는 리드 커맨드(read command)가 입력되면 활성화되는 RD에 응답하여 컬럼 어드레스(이하 CADD<0:3>)에 의해 선택된 비트라인들에 연결된 메모리 셀들(MC)의 데이터를 리드하고, 라이트 커맨드(write command)가 입력되면 활성화되는 WT에 응답하여 CADD<0:3>에 의해 선택된 비트라인들(bit line)에 연결된 메모리 셀들(MC)의 데이터를 라이트할 수 있다. DATA는 컬럼 회로(170)를 통해 셀 어레이(110)에 입/출력되는 데이터를 나타낸다.
컬럼 회로(170)는 PS1 또는 PS2가 활성화된 경우 PS_CADD<0:3>에 의해 선택된 비트라인들에 연결된 메모리 셀들(MC)의 데이터를 리드할 수 있다. 컬럼 회로(170)는 PS2 및 DET가 활성화되면 페일 검출부(140)의 데이터를 PS_CADD<0:3>에 의해 선택된 비트라인들에 연결된 메모리 셀들에 라이트할 수 있다.
101은 페일 검출부(140)와 컬럼 회로(170) 사이에 여러가지 신호를 전달하는 다수의 라인을 나타낸 것이다. 참고로 도 1의 실시예에서 컬럼 회로(170)는 CADD<0:3> 또는 PS_CADD<0:3>에 응답하여 한 번에 4개의 비트라인을 선택할 수 있다.
도 2는 어드레스 저장부(120)의 구성도이다.
도 2를 참조하면, 어드레스 저장부(120)는 IR 인에이블 신호 생성부(210), 선택신호 생성부(220), 다수의 저장부(230_0 - 230_3), 다수의 어드레스 비교부(240_0 - 240_3), IR 플래그 신호 생성부(250), 어드레스 출력부(260)를 포함할 수 있다.
IR 인에이블 신호 생성부(210)는 DET에 응답하여 IR_EN를 활성화하고, 리셋 신호(이하 RST)에 응답하여 IR_EN를 비활성화한다. IR_EN는 DET가 첫번째로 활성화된 시점부터 RST가 활성화되는 시점까지 활성화 상태로 유지될 수 있다(도 3a 참조).
선택신호 생성부(220)는 선택신호(이하 SEL<0:3>)을 생성하되, DET가 활성화될 때마다 활성화되는 SEL<0:3>를 변경할 수 있다. 선택신호 생성부(220)는 DET가 첫번째로 활성화되면 SEL<0>를, 두번째로 활성화되면 SEL<1>를, 세번째로 활성화되면 SEL<2>를, 네번째로 활성화되면 SEL<3>를 각각 활성화할 수 있다. 선택신호 생성부(220)는 인에이블 신호(이하 EN<0:3>) 중 활성화된 선택신호에 대응하는 신호를 활성화할 수 있다. 선택신호 생성부(220)는 RST가 활성화되면 초기화되며, 따라서 SEL<0:3> 및 EN<0:3>를 모두 초기 상태로 만들 수 있다(도 3b 참조).
다수의 저장부들(230_0 - 230_3)은 SEL<0:3> 중 대응하는 선택신호가 활성화되면 PS_RADD<0:5>를 저장할 수 있다. 230_0 - 230_3은 각각 SEL<0> - SEL<3>에 대응할 수 있다.
다수의 어드레스 비교부들(240_0 - 240_3)은 EN<0> - EN<3> 중 대응하는 신호가 활성화된 경우 대응하는 저장부의 어드레스의 소정의 비트(SADD0<0:4> - SADD3<0:4>)와 카운팅 어드레스의 소정의 비트(CNT_ADD<0:4>)를 비교하여 각각 다수의 히트 신호(이하 HIT<0:3>)를 생성할 수 있다. 어드레스 비교부들(240_0 - 240_3)은 양자가 같으면 HIT를 활성화하고, EN이 비활성화되거나 양자가 다르면 HIT를 비활성화할 수 있다.
IR 플래그 생성부(250)는 HIT<0> - HIT<3> 중 하나 이상의 HIT가 활성화된 경우 IR_REF를 활성화할 수 있다. IR 플래그 생성부(250)는 HIT<0> - HIT<3> 모두가 비활성화된 경우 IR_REF를 비활성화할 수 있다.
어드레스 출력부(260)는 HIT<0> - HIT<3> 중 활성화된 신호에 대응하는 어드레스 저장부의 어드레스를 IR_ADD<0:5>로 출력할 수 있다. IR_ADD<0:5>는 제2리프레시를 수행할 워드라인을 선택하기 위한 어드레스일 수 있다.
도 4는 저장부(230_0)의 구성도이다.
도 4를 참조하면, 저장부(230_0)는 SEL<0>가 활성화된 경우 어드레스 비트를 통과시키는 패스 게이트들(PA0 - PA5)과 대응하는 패스 게이트를 통과한 어드레스 비트를 저장하는 래치들(LATCH0 - LATHC5)을 포함할 수 있다. 나머지 저장부들(230_1 - 230_3)은 각각 SEL<1> - SEL<3>에 의해 패스 게이트가 턴온된다는 점을 제외하면 저장부(230_0)와 구성 및 동작이 동일하다.
도 5는 페일 검출부(140)의 구성도이다.
도 5를 참조하면, 페일 검출부(140)는 PS 신호 생성부(510), 다수의 데이터 래치부(520_0 - 520_3), 다수의 데이터 비교부(530_0 - 530_3), 검출신호 생성부(540) 및 다수의 라이트 데이터 전송부(550_0 - 550_3)를 포함할 수 있다. IN0 - IN3는 페일 검출부(140)로 입력되는 데이터가 전달되는 라인을 나타내고, OUT0 - OUT3는 페일 검출부(140)에서 출력되는 데이터가 전달되는 라인을 나타낼 수 있다. 참고로 도 1의 101은 IN0 - IN3, OUT0 - OUT3을 포함할 수 있다.
PS 신호 생성부(510)는 REF가 활성화된 횟수를 카운팅한 값이 제1설정값에 대응할 때 PS1을 활성화하고, 제2설정값에 대응할 때 PS2를 활성화할 수 있다. PS 신호 생성부(510)는 PS1을 먼저 활성화하되, PS1 및 PS2를 번갈아가면서 소정의 구간 동안 활성화할 수 있다.
다수의 데이터 래치부(520_0 - 520_3)는 각각 IN0 내지 IN3에 대응하며, PS1이 활성화되면 대응하는 IN 라인으로 전달된 데이터를 래치할 수 있다. IN0 - IN3의 데이터는 선택된 메모리 셀들(MC)로부터 첫번째로 리드된 데이터일 수 있다. 다수의 데이터 래치부(520_0 - 520_3)는 래치된 데이터를 출력할 수 있다(LD0 - LD3).
다수의 데이터 비교부들(530_0 - 530_3)은 대응하는 데이터 래치부에서 출력된 데이터(LD0 - LD3)와 대응하는 IN라인으로 전달된 데이터를 비교한 결과를 출력할 수 있다(DC0 - DC3). 데이터 비교부들(530_0 - 530_3)은 LD0 - LD3와 IN0 - IN3가 같으면 비활성화(예, 로우)되고, 다르면 활성화(예, 하이)될 수 있다.
검출신호 생성부(540)는 DC0 - DC3가 모두 비활성화된 경우 즉, 첫번째로 리드된 데이터(데이터 래치부들(520_0 - 520_3)에 래치된 데이터)와 두번째로 리드된 데이터(IN0 - IN3의 데이터)가 같은 경우 검출신호(DET)를 비활성화할 수 있다. 또한 검출신호 생성부(540)는 DC0 - DC3 중 하나 이상의 신호가 활성화된 경우, 즉 첫번째로 리드된 데이터와 두번째로 리드된 데이터가 다른 경우 DET를 활성화할 수 있다.
다수의 라이트 데이터 전송부들(550_0 - 550_3)은 PS2 및 DET가 활성화된 경우 WT가 활성화되면 대응하는 데이터 래치부에서 출력된 데이터(LD0 - LD3)를 각각 대응하는 OUT라인으로 전달할 수 있다. OUT라인으로 전달된 데이터는 컬럼 회로(170)를 거쳐 선택된 메모리 셀들(MC)에 라이트될 수 있다.
도 6은 도 1의 메모리 장치의 검출 동작을 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 장치는 PS1가 활성화된 상태에서 REF가 활성화되면 선택된 메모리 셀들의 데이터를 첫번째로 리드하여 래치한다. PS2가 활성화된 상태에서 REF가 활성화되면 선택된 메모리 셀들의 데이터를 두번째로 리드하여 첫번째로 리드된 데이터와 비교한다. 양 데이터가 같으면 DET를 비활성화하고, 양 데이터가 다르면 DET를 활성화한다. PS_CADD<0:3>는 선택된 메모리 셀의 검출 동작이 완료될 때마다 카운팅된다. PS_RADD<0:5>는 PS_CADD<0:3>가 1111에 도달한 후 0000으로 초기화될 때마다 카운팅된다.
DET가 비활성화된 경우 PS_RADD<0:5>는 래치되지 않고, 다음 검출 동작을 진행된다. 첫번째로 DET가 활성화된 경우 PS_RADD<0:5> = 000001가 SEL<0>에 의해 선택된 저장부(230_0)에 저장된다. DET가 활성화되면 IR_EN이 활성화되어 제2리프레시 동작이 인에이블된다.
선택된 메모리 셀들(MC)로부터 첫번째로 리드된 데이터는 다시 선택된 메모리 셀들(MC)로 라이트된다. 이러한 동작을 라이트 백(write back)이라 하는데, 라이트 백 동작을 수행하는 이유는 다음과 같다.
제1서브 동작시 첫번째로 리드된 데이터와 제2서브 동작시 두번째로 리드된 데이터가 서로 다르다는 것은 선택된 메모리 셀들(MC)의 데이터 유지 시간이 짧아서 저장된 데이터의 일부 또는 전부가 소실되었다는 것을 나타낸다. 따라서 이 경우 첫번째로 리드된 데이터를 라이트 백함으로써 선택된 메모리 셀들(MC)에 저장된 데이터를 복원한다. 이때 제1서브 동작과 제2서브 동작이 수행되는 간격은 리프레시 구간보다는 작은 것이 바람직하다. 검출 동작은 리프레시 구간보다 데이터 보유 시간이 작은 메모리 셀들을 검출하는 동작이기 때문이다.
두번째 내지 네번째로 DET가 활성화된 경우 각각 PS_RADD<0:5> = 000110, 001101, 111111각각 SEL<1> - SEL<3>에 의해 선택된 저장부들(230_1 - 230_3)에 저장된다.
PS_RADD<0:5> = 111111, PS_CADD<0:3> = 1111에 의해 선택된 메모리 셀들의 검출 동작이 완료되면, PS_RADD<0:5> = 000000, PS_CADD<0:3> = 0000에 대응하는 메모리 셀들부터 다시 선택되고, 검출 동작이 수행될 수 있다.
도 7은 도 1의 메모리 장치의 리프레시 동작을 설명하기 위한 도면이다.
도 7을 참조하면, IR_EN가 비활성화된 상태에서 메모리 장치는 CNT_ADD<0:5>에 의해 차례로 선택되는 워드라인을 리프레시하는 제1리프레시 동작만 수행할 수 있다(IR DISBLE). DET가 활성화되어 어드레스 저장부(120)에 어드레스가 저장된 이후부터는 어드레스 저장부(120)에 저장된 어드레스에 대해 제1리프레시와 함께 추가로 제2리프레시가 수행될 수 있다(IR ENABLE).
어드레스 저장부(120)에 저장된 어드레스가 001010이라 하자. CNT_ADD<0:5> = 001010일 때 REF가 활성화되면 REF1이 활성화되고 WL10이 제1리프레시된다. 또한 CNT_ADD<0:4>와 SADD<0:4>가 01010이므로 IR_ADD<0:5>로 SADD<0:5>인 001010이 출력된다. CNT_ADD<5>와 IR_ADD<5>이 0으로 같기 때문에 REF2는 활성화되지 않고 제2리프레시는 수행되지 않는다.
다음으로 CNT_ADD<0:5> = 101010일 때 REF가 활성화되면 REF1이 활성화되고 WL42이 제1리프레시된다. 또한 CNT_ADD<0:4>와 SADD<0:4>가 01010이므로 IR_ADD<0:5>로 SADD<0:5>인 001010이 출력된다. CNT_ADD<5>와 IR_ADD<5>이 서로 다르기 때문에 제2리프레시 신호(REF2)가 활성화되고, 따라서 IR_ADD<0:5> = 001010에 대응하는 WL10이 제2리프레시된다.
이때 CNT_ADD와 IR_ADD 중 서로 비교되는 비트를 제외한 비트의 수는 IR_ADD에 대응하는 워드라인이 리프레시 구간 동안 리프레시되는 횟수에 대응한다. 보다 자세히 살펴보면, CNT_ADD와 IR_ADD 중 서로 비교되는 비트를 제외한 비트의 수가 K비트인 경우 IR_ADD에 대응하는 워드라인은 리프레시 구간 동안 2K회만큼 리프레시될 수 있다. 도 1 내지 도 7의 설명에서 상술한 메모리 장치의 경우 비교에서 제외된 비트의 수가 1개(IR_ADD<5>)이므로 IR_ADD에 대응하는 워드라인은 리프레시 구간 동안 21회만큼 리프레시될 수 있다. K는 설계에 따라 달라질 수 있다.
도 8a 내지 도 8c는 도 1의 메모리 장치와 동일한 방법을 사용하여 수행되는 리프레시 동작을 설명하기 위한 도면이다. 이하에서 설명되는 리프레시 동작을 수행하는 메모리 장치는 8196개(WL0 - WL8195)의 워드라인을 포함한다고 가정하자. 따라서 로우 어드레스(RADD)는 13비트의 신호이다. 또한 검출 동작시 WL10의 어드레스 0000000001010가 검출되어 어드레스 저장부에 저장되었다고 가정하자.
도 8a는 검출된 워드라인을 리프레시 구간 동안 총 2회(제1리프레시 1회, 제2리프레시 1회) 리프레시하는 동작을 설명하기 위한 도면이다.
도 8a를 참조하면, CNT_ADD가 10(0000000001010)인 경우 WL10이 제1리프레시되고, CNT_ADD가 4106(1000000001010)인 경우 WL4106이 제1리프레시되고, WL10이 제2리프레시된다.
도 8b는 검출된 워드라인을 리프레시 구간 동안 총 4회(제1리프레시 1회, 제2리프레시 3회) 리프레시하는 동작을 설명하기 위한 도면이다.
도 8b를 참조하면, CNT_ADD가 10(0000000001010)인 경우 WL10이 제1리프레시되고, CNT_ADD가 2058(0100000001010)인 경우 WL2058이 제1리프레시되고, WL10이 제2리프레시된다. CNT_ADD가 4106(1000000001010)인 경우 WL4106이 제1리프레시되고, WL10이 제2리프레시되고, CNT_ADD가 6154(1100000001010)인 경우 WL6154이 제1리프레시되고, WL10이 제2리프레시된다.
도 8c는 검출된 워드라인을 리프레시 구간 동안 총 8회(제1리프레시 1회, 제2리프레시 7회) 리프레시하는 동작을 설명하기 위한 도면이다.
도 8c를 참조하면, CNT_ADD가 10(0000000001010)인 경우 WL10이 제1리프레시되고, CNT_ADD가 1034(0010000001010)인 경우 WL1034이 제1리프레시되고, WL10이 제2리프레시된다. CNT_ADD가 2058(0100000001010)인 경우 WL2058이 제1리프레시되고, WL10이 제2리프레시되고, CNT_ADD가 3082(0110000001010)인 경우 WL3082이 제1리프레시되고, WL10이 제2리프레시된다. CNT_ADD가 4106(1000000001010)인 경우 WL4106이 제1리프레시되고, WL10이 제2리프레시되고, CNT_ADD가 5130(1010000001010)인 경우 WL5130이 제1리프레시되고, WL10이 제2리프레시된다. CNT_ADD가 6154(1100000001010)인 경우 WL6154이 제1리프레시되고, WL10이 제2리프레시되고, CNT_ADD가 7178(1110000001010)인 경우 WL7178이 제1리프레시되고, WL10이 제2리프레시된다.
도 1 내지 도 8에서 설명한 메모리 장치는 내부적으로 데이터 보유 시간이 기준에 미치지 못하는 메모리 셀들을 검출하고, 이러한 메모리 셀들의 어드레스를 저장하여 리프레시 빈도를 높임으로써 데이터 보유 시간이 기준에 미치지 못하는 메모리 셀들을 포함하는 메모리 장치가 정상적으로 동작하도록 할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 9를 참조하면, 메모리 장치는 메모리 장치는 셀 어레이(910), 어드레스 저장부(920), 리프레시 카운터(930), 페일 검출부(940), 리프레시 제어부(950), 로우 회로(960) 및 컬럼 회로(970)를 포함할 수 있다. 도 9의 메모리 장치는 검출 동작을 수행할 메모리 셀들의 로우를 CNT_ADD<0:5>를 이용하여 선택한다. 따라서 도 1의 메모리 장치와 달리 페일 검출부(940)가 로우를 선택하기 위한 PS_RADD<0:5>를 생성하지 않고, 컬럼을 선택하기 위한 PS_CADD<0:3>만 생성할 수 있다. 도 9의 메모리 장치의 리프레시 동작은 도 1의 메모리 장치의 리프레시 동작과 동일할 수 있다.
어드레스 저장부(920)는 DET가 활성화되면 CNT_ADD<0:5>를 저장하는 것을 제외하면 도 1의 어드레스 저장부(910)와 동일하게 동작할 수 있다.
페일 검출부(940)는 컬럼 어드레스인 PS_CADD<0:3>를 생성할 수 있다. 페일 검출부(940)는 선택된 메모리 셀들의 페일 검출 동작이 완료될 때마다 PS_CADD<0:3>을 1씩 증가시키되, PS_CADD<0:3>가 마지막 값에 도달한 후 초기화될 수 있다. 페일 검출부(940)는 검출 동작이 다음과 같은 순서로 수행되도록 PS1 및 PS2를 생성할 수 있다.
K(K는 자연수)번째 리프레시 구간의 첫번째 리프레시 동작시 WL0에 연결된 메모리 셀들의 제1서브 동작이 시작되었다고 가정하자. K+1번째 리프레시 구간의 첫번째 리프레시 동작시 WL0에 연결된 메모리 셀들의 제2서브 동작이 수행된다. 이와 같이 WL0에 연결된 메모리 셀들에 대한 검출 동작을 수행하는 경우 각 리프레시 구간의 첫번째 리프레시 동작시, 즉 CNT_RADD<0:5>가 000000인 경우 제1 또는 제2서브 동작을 수행한다. WL0에 연결된 메모리 셀들에 대한 검출동작이 완료되고, WL1에 연결된 메모리 셀들에 대한 검출 동작이 수행될 때는 각 리프레시 구간의 두번째 리프레시 동작시 제1 또는 제2서브 동작을 수행하게 된다. 이와 비슷하게, WLX(X는 자연수)에 연결된 메모리 셀들에 대한 검출 동작을 수행하는 경우 각 리프레시 구간의 X번째 리프레시 동작시, 즉 CNT_RADD<0:5>가 WLX에 대응하는 값을 가지는 리프레시 동작시 제1 또는 제2서브 동작을 수행하게 된다.
도 9의 메모리 장치의 검출 동작은 제1서브 동작과 제2서브 동작이 위와 같은 시퀀스로 진행된다는 것을 제외하면 도 1의 메모리 장치의 검출 동작과 동일하다.
로우 회로(960)는 RADD<0:5>, CNT_ADD<0:5> 또는 IR_ADD<0:5>에 의해 선택된 워드라인의 액티브 및 프리차지 동작을 제어하기 위한 회로이다. 로우 회로(960)는 REF1가 활성화되면 CNT_ADD<0:5>에 대응하는 워드라인을 리프레시하고, REF2가 활성화되면 IR_ADD<0:5>에 대응하는 워드라인을 리프레시할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다. 도 10을 참조하여 도 1의 메모리 장치의 검출 동작을 설명한다.
S1010 단계에서 다수의 메모리 셀 중 PS_RADD, PS_CADD에 대응하는 메모리 셀들이 선택된다. S1020단계에서 선택된 메모리 셀의 데이터가 첫번째로 리드되고, S1030단계에서 첫번째로 리드된 데이터가 페일 검출부(140)에 래치된다.
소정의 시간이 지난 후 S1040단계에서 선택된 메모리 셀의 데이터가 두번째로 리드된다. S1050단계에서 래치된 데이터와 두번째로 리드된 데이터를 비교하여 양 데이터가 다르면 경우 페일로 검출되고(FAIL로 진행), 같은 경우 페일로 검출되지 않는다(PASS로 진행).
페일로 검출된 경우 S1051단계에서 페일이 첫번째로 검출된 것이면 S1052단계에서 제2리프레시를 인에이블시키고(YES로 진행) S1060단계로 진행하고, 페일이 첫번째로 검출된 것이 아니면 바로 S1060단계로 진행한다(NO로 진행). 여기서 제2리프레시를 인에이블 한다는 것은 IR_EN를 활성화하는 것을 나타낼 수 있다. S1060단계에서 PS_RADD가 어드레스 저장부(120)에 저장된다. S1070단계에서 첫번째로 리드된 데이터가 선택된 메모리 셀에 라이트 백된다.
페일이 검출되지 않거나 라이트 백이 완료되면 S1080단계에서 PS_CADD가 최대값이 아니면(NO로 진행) S1081단계에서 PS_CADD의 값이 1증가하고, S1010단계로 진행된다. PS_CADD가 최대값이면(YES로 진행) S1082단계에서 PS_CADD가 초기화된다. S1090단계에서 PS_RADD가 최대값이 아닌 경우(NO로 진행) S1091단계에서 PS_RADD의 값이 1증가하고, S1010단계로 진행된다. PS_RADD가 최대값이면(YES로 진행) S1092단계에서 PS_RADD가 초기화되고, S1010단계로 진행된다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다. 도 11을 참조하여 도 1의 메모리 장치의 검출 동작을 설명한다.
S1110 단계에서 다수의 메모리 셀 중 PS_RADD, PS_CADD에 대응하는 메모리 셀들이 선택된다. S1120단계에서 선택된 메모리 셀의 데이터가 첫번째로 리드되고, S1130단계에서 첫번째로 리드된 데이터가 페일 검출부(140)에 래치된다.
소정의 시간이 지난 후 S1140단계에서 선택된 메모리 셀의 데이터가 두번째로 리드된다. S1150단계에서 래치된 데이터와 두번째로 리드된 데이터를 비교하여 양 데이터가 다른 경우 페일로 검출되고(FAIL로 진행), 같은 경우 페일로 검출되지 않는다(PASS로 진행).
페일로 검출된 경우 S1151단계에서 페일이 첫번째로 검출된 것이면 S1152단계에서 제2리프레시를 인에이블시키고(YES로 진행) S1160단계로 진행하고, 페일이 첫번째로 검출된 것이 아니면 바로 S1160단계로 진행한다(NO로 진행). 여기서 제2리프레시를 인에이블 한다는 것은 IR_EN를 활성화하는 것을 나타낼 수 있다. 페일로 검출된 경우 S1160단계에서 PS_RADD가 어드레스 저장부(120)에 저장된다. S1170단계에서 첫번째로 리드된 데이터가 선택된 메모리 셀에 라이트 백된다.
페일이 검출되지 않거나 라이트 백이 완료되면 S1180단계에서 PS_RADD가 최대값이 아니면(NO로 진행) S1181단계에서 PS_RADD의 값이 1증가하고, S1110단계로 진행된다. PS_RADD가 최대값이면(YES로 진행) S1182단계에서 PS_RADD가 초기화된다. S1190단계에서 PS_CADD가 최대값이 아닌 경우(NO로 진행) S1191단계에서 PS_CADD의 값이 1증가하고, S1110단계로 진행된다. PS_CADD가 최대값이면(YES로 진행) S1192단계에서 PS_CADD가 초기화되고, S1110단계로 진행된다.
도 12은 본 발명의 일 실시예에 따른 메모리 장치의 동작 방법을 설명하기 위한 도면이다. 도 12를 참조하여 도 1의 메모리 장치의 리프레시 동작을 설명한다.
S1210단계에서 리프레시 커맨드가 입력되면, S1220단계에서 CNT_ADD에 대응하는 워드라인이 선택되어 S1230단계에서 제1리프레시된다. S1240단계에서 제2리프레시가 인에이블되지 않았으면(NO로 진행) S1250단계로 진행하고, S1250단계에서 CNT_ADD가 최대값이 아니면(NO로 진행) S1251단계에서 CNT_ADD의 값을 1증가시키고, S1210단계로 진행한다. CNT_ADD가 최대값이면(YES로 진행) S1252단계에서 CNT_ADD를 초기화시키고, S1210단계로 진행한다.
S1240단계에서 제2리프레시가 인에이블되었으면(YES로 진행) S1260단계에서 CNT_ADD와 IR_ADD를 비교한다. CNT_ADD와 IR_ADD의 모든 비트가 동일하거나 소정의 비트들(도 1의 CNT_ADD<0:4>와 IR_ADD<0:4>) 중 하나 이상의 비트가 다르면(A로 진행) S1250단계로 진행한다. CNT_ADD<0:4>와 IR_ADD<0:4>이 모두 같고, CNT_ADD<5>와 IR_ADD<5>만 다른 경우 S1270단계로 진행되어 IR_ADD에 대응하는 어드레스가 선택되어 S1280단계에서 제2리프레시된 후 S1250단계로 진행한다.
도 13은 본 발명의 일 실시예에 따른 메모리 장치의 검출 동작을 설명하기 위한 도면이다. 도 13을 참조하여 도 9의 메모리 장치의 검출 동작을 설명한다.
S1310 단계에서 다수의 메모리 셀 중 CNT_ADD, PS_CADD에 대응하는 메모리 셀들이 선택된다. S1320단계에서 선택된 메모리 셀의 데이터가 첫번째로 리드되고, S1330단계에서 첫번째로 리드된 데이터가 페일 검출부(940)에 래치된다.
소정의 시간이 지난 후 S1340단계에서 선택된 메모리 셀의 데이터가 두번째로 리드된다. S1350단계에서 래치된 데이터와 두번째로 리드된 데이터를 비교하여 양 데이터가 같은 경우 페일로 검출되고(FAIL로 진행), 다른 경우 페일로 검출되지 않는다(PASS로 진행).
페일로 검출된 경우 S1351단계에서 페일이 첫번째로 검출된 것이면 S1352단계에서 제2리프레시를 인에이블시키고(YES로 진행) S1360단계로 진행하고, 페일이 첫번째로 검출된 것이 아니면 바로 S1360단계로 진행한다(NO로 진행). 여기서 제2리프레시를 인에이블 한다는 것은 IR_EN를 활성화하는 것을 나타낼 수 있다. S1360단계에서 CNT_RADD가 어드레스 저장부(920)에 저장된다. S1370단계에서 첫번째로 리드된 데이터가 선택된 메모리 셀에 라이트 백된다.
페일이 검출되지 않거나 라이트 백이 완료되면 S1380단계에서 PS_CADD가 최대값이 아니면 NO로 진행하여 S1381단계에서 PS_CADD의 값이 1증가하고, S1310단계로 진행된다. PS_CADD가 최대값이면 YES로 진행하여 S1382단계에서 PS_CADD가 초기화되고, S1310단계로 진행된다. CNT_ADD는 검출 동작과는 독립적으로 메모리 장치의 리프레시 동작을 수행하는 과정에서 카운팅된다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (23)

  1. 다수의 메모리 셀;
    하나 이상의 어드레스 저장부;
    상기 다수의 메모리 셀 중 하나 이상의 선택된 메모리 셀에서 첫번째로 리드된 데이터와 두번째로 리드된 데이터를 비교하여 페일을 검출하되, 페일이 발생한 경우 상기 선택된 메모리 셀들의 어드레스가 상기 어드레스 저장부에 저장되도록 제어하는 페일 검출부; 및
    상기 어드레스 저장부의 어드레스에 대응하는 메모리 셀들은 다른 메모리 셀들보다 높은 빈도로 리프레시되도록 제어하는 리프레시 제어부
    를 포함하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 검출부는
    상기 첫번째로 리드된 데이터를 래치하는 데이터 래치부를 포함하고,
    상기 데이터 래치부의 데이터와 상기 두번째로 리드된 데이터를 비교하는 메모리 장치.
  3. 제 1항에 있어서,
    상기 검출부는
    상기 페일이 발생한 경우 상기 첫번째로 리드된 데이터가 상기 선택된 메모리 셀들에 라이트되도록 제어하는 메모리 장치.
  4. 제 1항에 있어서,
    상기 검출부는
    상기 첫번째로 리드된 데이터와 상기 두번째로 리드된 데이터가 같으면 상기 페일로 검출하지 않고, 상기 첫번째로 리드된 데이터와 상기 두번째로 리드된 데이터가 서로 다르면 상기 페일로 검출하는 메모리 장치.
  5. 제 1항에 있어서,
    상기 두번째로 리드된 데이터는 상기 첫번째로 리드된 데이터가 리드된 이후 소정의 시간이 지난 후에 리드된 데이터인 메모리 장치.
  6. 제 5항에 있어서,
    상기 첫번째로 리드된 데이터와 상기 두번째로 리드된 데이터는 서로 다른 리프레시 동작시 리드된 데이터는 메모리 장치.
  7. 제 1항에 있어서,
    상기 검출부는
    상기 다수의 메모리 셀을 차례로 선택하여 상기 페일을 검출하는 메모리 장치.
  8. 제 1항에 있어서,
    상기 다수의 메모리 셀 중 하나 이상의 메모리 셀이 연결된 다수의 로우를 더 포함하고,
    상기 검출부는
    상기 페일이 발생한 경우
    상기 선택된 메모리 셀들이 연결된 로우의 로우 어드레스가 상기 어드레스 저장부에 저장되도록 제어하는 메모리 장치.
  9. 제 6항에 있어서,
    상기 리프레시 제어부는
    상기 다수의 로우가 차례로 제1리프레시되도록 제어하되, 상기 다수의 로우가 모두 1회씩 상기 제1리프레시되는 리프레시 구간에서 상기 어드레스 저장부의 로우 어드레스에 대응하는 로우는 1회 이상 제2리프레시되도록 제어하는 메모리 장치.
  10. 제 9항에 있어서,
    카운팅 어드레스를 생성하는 리프레시 카운터를 더 포함하고,
    상기 리프레시 제어부는
    리프레시 커맨드에 응답하여 상기 카운팅 어드레스에 대응하는 로우가 상기 제1리프레시되도록 제어하되, 상기 카운팅 어드레스의 일부 비트들과 상기 어드레스 저장부의 로우 어드레스의 일부 비트들이 같으면, 상기 어드레스 저장부의 로우 어드레스에 대응하는 로우가 상기 제2리프레시되도록 제어하는 메모리 장치.
  11. 다수의 메모리 셀이 연결된 다수의 로우;
    하나 이상의 어드레스 저장부;
    카운팅 어드레스를 생성하는 리프레시 카운터;
    상기 로우들 중 상기 카운팅 어드레스에 대응하는 로우의 다수의 메모리 셀 중 선택된 하나 이상의 메모리 셀에서 첫번째로 리드된 데이터와 두번째로 리드된 데이터를 비교하여 페일을 검출하되, 페일이 발생한 경우 상기 카운팅 어드레스가 상기 어드레스 저장부에 저장되도록 제어하는 페일 검출부; 및
    상기 어드레스 저장부의 어드레스에 대응하는 로우가 다른 로우들보다 높은 빈도로 리프레시되도록 제어하는 리프레시 제어부
    를 포함하는 메모리 장치.
  12. 제 11항에 있어서,
    상기 검출부는
    상기 첫번째로 리드된 데이터를 래치하는 데이터 래치부를 포함하고,
    상기 데이터 래치부의 데이터와 상기 두번째로 리드된 데이터를 비교하는 메모리 장치.
  13. 제 11항에 있어서,
    상기 검출부는
    상기 페일이 발생한 경우 상기 첫번째로 리드된 데이터가 상기 선택된 메모리 셀들에 라이트되도록 제어하는 메모리 장치.
  14. 제 11항에 있어서,
    상기 검출부는
    상기 카운팅 어드레스에 대응하는 워드라인의 메모리 셀들 중 하나 이상의 메모리 셀을 선택하기 위한 검출 어드레스를 생성하고, 상기 검출 어드레스의 값은 상기 선택된 메모리 셀들에서 두번째로 데이터가 리드되면 변경되는 메모리 장치.
  15. 제 11항에 있어서,
    상기 리프레시 제어부는
    상기 리프레시 커맨드에 응답하여 상기 카운팅 어드레스에 대응하는 로우가 상기 제1리프레시되도록 제어하되, 상기 카운팅 어드레스의 일부 비트들과 상기 어드레스 저장부의 로우 어드레스의 일부 비트들이 같으면, 상기 어드레스 저장부의 로우 어드레스에 대응하는 로우가 상기 제2리프레시되도록 제어하는 메모리 장치.
  16. 다수의 메모리 셀을 포함하는 메모리 장치의 동작 방법에 있어서,
    하나 이상의 메모리 셀을 선택하는 단계;
    상기 선택된 메모리 셀들의 데이터를 첫번째로 리드하는 단계;
    소정의 시간이 지난 후 상기 선택된 메모리 셀들의 데이터를 두번째로 리드하는 단계;
    상기 첫번째로 리드된 데이터와 상기 두번째로 리드된 데이터를 비교하여 페일을 검출하는 단계;
    페일이 검출된 경우 상기 선택된 메모리 셀들의 어드레스를 저장하는 단계; 및
    상기 저장된 어드레스에 대응하는 메모리 셀들을 다른 메모리 셀들보다 높은 빈도로 리프레시하는 단계
    를 포함하는 메모리 장치의 동작 방법.
  17. 제 16항에 있어서,
    상기 첫번째로 리드된 데이터를 래치하는 단계
    를 더 포함하는 메모리 장치의 동작 방법.
  18. 제 17항에 있어서,
    상기 페일을 검출하는 단계는
    상기 래치된 데이터와 상기 두번째로 리드된 데이터가 같으면 상기 페일로 검출하지 않고, 상기 래치된 데이터와 상기 두번째로 리드된 데이터가 다르면 페일로 검출하는 메모리 장치의 동작 방법.
  19. 제 16항에 있어서,
    상기 페일이 검출된 경우 상기 첫번째로 리드된 데이터를 상기 선택된 메모리 셀에 라이트하는 단계
    를 더 포함하는 메모리 장치의 동작 방법.
  20. 제 14항에 있어서,
    상기 첫번째로 데이터를 리드하는 단계와 상기 두번째로 데이터를 리드하는 단계는 서로 다른 리프레시 동작시 수행되는 메모리 장치의 동작 방법.
  21. 제 16항에 있어서,
    상기 메모리 장치는
    상기 다수의 메모리 셀 중 하나 이상의 메모리 셀이 연결된 다수의 로우를 더 포함하고,
    상기 선택된 메모리 셀들의 어드레스를 저장하는 단계는
    상기 선택된 메모리 셀들에 연결된 로우의 로우 어드레스를 저장하는 메모리 장치의 동작 방법.
  22. 제 18항에 있어서,
    상기 리프레시하는 단계는
    리프레시 구간 동안 상기 다수의 로우를 차례로 제1리프레시하는 단계; 및
    상기 리프레시 구간 동안 상기 저장된 로우 어드레스에 대응하는 로우를 1회 이상 제2리프레시하는 단계
    를 포함하는 메모리 장치의 동작 방법.
  23. 제 19항에 있어서,
    상기 리프레시하는 단계는
    상기 로우가 리프레시될 떼마다 카운팅 어드레스의 값을 변경하는 단계; 및
    리프레시 커맨드에 응답하여 상기 카운팅 어드레스에 대응하는 로우를 상기 제1리프레시하되, 상기 카운팅 어드레스의 일부 비트들과 상기 어드레스 저장부의 로우 어드레스의 일부 비트들이 같으면, 상기 어드레스 저장부의 로우 어드레스에 대응하는 로우를 제2리프레시하는 단계
    를 포함하는 메모리 장치의 동작 방법.
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