KR20170121498A - 메모리 장치 - Google Patents

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Abstract

메모리 장치는 다수의 메모리 셀; 카운팅 어드레스를 생성하는 리프레시 카운터; 프로그램된 하나 이상의 위크 어드레스를 동시에 센싱하되, 상기 센싱된 위크 어드레스들을 시간차를 두어 순차적으로 전송하는 비휘발성 메모리부; 상기 비휘발성 메모리부에서 전송된 위크 어드레스들을 래치하되, 위크 리프레시 동작시 래치된 위크 어드레스들을 순차로 출력하는 위크 어드레스 제어부; 및 노멀 리프레시 동작시 상기 카운팅 어드레스에 대응하는 메모리 셀들이 리프레시되도록 제어하되, 상기 위크 리프레시 동작시 상기 위크 어드레스에 대응하는 메모리 셀들이 리프레시되도록 제어하는 리프레시 제어부를 포함할 수 있다.

Description

메모리 장치{MEMORY DEVICE}
본 특허문헌은 메모리 장치에 관한 것이다.
메모리 장치의 메모리셀은 스위치역할을 하는 트랜지스터와 전하(데이터)를 저장하는 캐패시터로 구성되어 있다. 메모리 셀 내의 캐패시터에 전하가 있는가 없는가에 따라, 즉 캐패시터의 단자 전압이 높은가 낮은가에 따라 데이터의 '하이'(논리 1), '로우'(논리 0)를 구분한다.
데이터의 보관은 캐패시터에 전하가 축적된 형태로 되어 있는 것이므로 원리적으로는 전력의 소비가 없다. 그러나 MOS트랜지스터의 PN결합 등에 의한 누설 전류가 있어서 캐패시터에 저장된 초기의 전하량이 소멸 되므로 데이터가 소실될 수 있다. 이를 방지하기 위해서 데이터를 잃어버리기 전에 메모리 셀 내의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시금 정상적인 전하량을 재충전해 주어야 한다. 이러한 동작은 주기적으로 반복되어야만 데이터의 기억이 유지되는데, 이러한 셀 전하의 재충전 과정을 리프레시(refresh) 동작이라 한다.
리프레시 동작은 메모리 콘트롤러로부터 메모리로 리프레시 커맨드가 입력될 때마다 수행되는데, 메모리 콘트롤러는 메모리의 데이터 유지 시간(data retention time)을 고려해 일정 시간마다 메모리로 리프레시 커맨드를 입력한다. 예를 들어, 메모리 셀의 데이터 유지 시간(data retention time)이 64ms 이상이고, 리프레시 커맨드가 8000번 입력되어야 메모리 내부의 전체 메모리 셀이 리프레시 될 수 있는 경우에, 메모리 콘트롤러는 64ms 동안에 8000번의 리프레시 커맨드를 메모리 장치로 입력한다.
한편, 자주 액티브되는 워드라인에 인접한 워드라인에 연결된 메모리 셀들 또는 결함이 있는 메모리 셀들의 경우 데이터 유지 시간(data retention time)이 규정된 기준시간보다 짧아질 수 있다. 이 경우 위에서 설명한 리프레시 동작만을 수행하는 경우 메모리 장치의 동작에 오류가 발생하게 된다.
도 1은 상술한 자주 액티브되는 워드라인에 인접한 워드라인에 연결된 메모리 셀들에 발생하는 현상을 설명하기 위해 메모리 장치에 포함된 셀 어레이의 일부를 나타낸 도면이다. 'BL'은 비트라인이다.
도 1을 참조하면, 'WLK-1', 'WLK', 'WLK+1'은 셀 어레이 내에서 나란히 배치된 3개 워드라인이다. 'ATTACK_WL'가 표시된 'WLK'는 액티브 횟수가 많거나, 액티브 빈도가 높거나, 또는 액티브 시간이 긴 워드라인이고, 'WLK-1' 및 'WLK+1'은 'WLK'와 인접하게 배치된 워드라인이다. 'CELL_K-1', 'CELL_K', 'CELL_K+1'은 각각 'WLK-1', 'WLK', 'WLK+1'에 연결된 메모리 셀이다. 메모리 셀(CELL_K-1, CELL_K, CELL_K+1)은 셀 트랜지스터(TR_K-1, TR_K, TR_K+1) 및 셀 캐패시터(CAP_K-1, CAP_K, CAP_K+1)를 포함한다.
도 1에서 'WLK'가 많이 액티브 되거나, 자주 액티브되거나 또는 긴 시간 동안 액티브 되는 경우 'WLK'의 전압이 자주 토글하거나 긴 시간 동안 높은 전압으로 유지되어, 'WLK'와 'WLK-1' 및 'WLK+1' 사이에 발생하는 커플링 현상으로 인해 'WLK-1' 및 'WLK+1'에 연결된 메모리 셀들(CELL_K-1, CELL_K+1)에 저장된 데이터에도 영향을 미칠 수 있다. 이러한 영향은 메모리 셀에 저장된 데이터가 유지될 수 있는 시간을 감소시킬 수 있다.
본 발명의 일 실시예는 데이터 유지 시간이 기준시간보다 짧은 메모리 셀들이 정상적으로 동작할 수 있도록 리프레시 동작을 수행하는 메모리 장치를 제공할 수 있다.
본 발명의 일 실시예는 다수의 메모리 셀; 카운팅 어드레스를 생성하는 리프레시 카운터; 프로그램된 하나 이상의 위크 어드레스를 동시에 센싱하되, 상기 센싱된 위크 어드레스들을 시간차를 두어 순차적으로 전송하는 비휘발성 메모리부; 상기 비휘발성 메모리부에서 전송된 위크 어드레스들을 래치하되, 위크 리프레시 동작시 래치된 위크 어드레스들을 순차로 출력하는 위크 어드레스 제어부; 및 노멀 리프레시 동작시 상기 카운팅 어드레스에 대응하는 메모리 셀들이 리프레시되도록 제어하되, 상기 위크 리프레시 동작시 상기 위크 어드레스에 대응하는 메모리 셀들이 리프레시되도록 제어하는 리프레시 제어부를 포함할 수 있다.
본 발명의 일 실시예는 다수의 메모리 셀; 카운팅 어드레스를 생성하는 리프레시 카운터; 하나 이상의 위크 어드레스를 저장하고, 저장된 위크 어드레스들을 전송하는 비휘발성 메모리부; 상기 비휘발성 메모리부에서 전송된 상기 위크 어드레스들을 래치하는 래치 회로; 및 리프레시 커맨드에 응답하여 리프레시 신호를 1회 이상 활성화하되, 상기 리프레시 신호가 활성화된 횟수에 의해 결정되는 구간에서 위크 리프레시 신호를 활성화하는 리프레시 제어부를 포함하고, 상기 리프레시 신호가 활성화된 경우 상기 카운팅 어드레스에 대응하는 메모리 셀들을 리프레시하고, 상기 리프레시 신호 및 상기 위크 리프레시 신호가 활성화된 경우 상기 래치 회로에 래치된 위크 어드레스에 대응하는 메모리 셀들을 리프레시할 수 있다.
본 기술은 메모리 장치가 다양한 리프레시 동작을 수행함으로써 데이터 유지 시간이 기준시간에 미치지 못하는 메모리 셀들이 정상적으로 동작하도록 할 수 있다.
도 1은 상술한 자주 액티브되는 워드라인에 인접한 워드라인에 연결된 메모리 셀들에 발생하는 현상을 설명하기 위해 메모리 장치에 포함된 셀 어레이의 일부를 나타낸 도면,
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 구성도,
도 3은 비휘발성 메모리부(220)의 구성도,
도 4a 및 도 4b는 도 2의 메모리 장치의 동작을 설명하기 위한 도면,
도 5는 본 발명의 일 실시예에 다른 메모리 장치의 구성도,
도 6은 부트업 동작과 래치부(540)의 어드레스 출력 동작을 설명하기 위한 도면,
도 7은 리프레시 제어부(550)의 구성도,
도 8a 내지 도 8d는 도 5의 메모리 장치의 리프레시 동작 및 리프레시 제어부(550)의 동작을 설명하기 위한 도면,
도 9는 본 발명의 일실시예에 따른 메모리 장치의 구성도,
도 10은 리프레시 제어부(950)의 동작을 설명하기 위한 도면,
도 11은 본 발명의 일실시예에 따른 메모리 장치의 구성도,
도 12는 리프레시 제어부(1150)의 구성도,
도 13은 리프레시 제어부(1150)의 동작을 설명하기 위한 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
이하에서 노멀 리프레시 동작은 카운팅 어드레스에 대응하는 메모리 셀들(또는 워드라인)을 리프레시하는 동작이고, 위크 리프레시 동작은 위크 어드레스에 대응하는 메모리 셀들(또는 워드라인)을 리프레시하는 동작이고, 타겟 리프레시 동작은 타겟 어드레스에 대응하는 메모리 셀들(또는 워드라인)을 리프레시하는 동작일 수 있다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 구성도이다.
도 2를 참조하면, 메모리 장치는 코어 영역(210), 비휘발성 메모리부(220), 리프레시 카운터(230), 위크 어드레스 제어부(240) 및 리프레시 제어부(250)를 포함할 수 있다.
코어 영역(210)은 셀 어레이(211) 및 셀 어레이(211)를 제어하기 위한 다수의 제어회로(도 2에 미도시 됨)를 포함할 수 있다. 셀 어레이(211)는 다수의 워드라인(WL0 - WLx, x는 자연수), 다수의 비트라인(BL0 - BLy, y는 자연수) 및 워드라인과 비트라인 사이에 연결된 다수의 메모리 셀(MC)을 포함할 수 있다. 워드라인, 비트라인 및 메모리 셀들의 개수는 설계에 따라 달라질 수 있다.
코어 영역(210)은 위크 리프레시 신호(WREF)가 비활성화된 상태에서 리프레시 신호(REF)가 활성화된 경우 카운팅 어드레스(CADD)에 대응하는 워드라인이 노멀 리프레시 되도록 제어하되, 위크 리프레시 신호(WREF)가 활성화된 상태에서 리프레시 신호(REF)가 활성화된 경우 위크 어드레스 제어부(240)에서 출력된 어드레스(LWADD)에 대응하는 워드라인이 위크 리프레시되도록 제어할 수 있다.
비휘발성 메모리부(220)는 하나 이상의 위크 어드레스를 저장할 수 있다. 비휘발성 메모리부(220)는 위크 리프레시 동작시 프로그램된 하나 이상의 위크 어드레스를 위크 어드레스 제어부(240)로 시간차를 두어 순차적으로 출력할 수 있다. 비휘발성 메모리부(220)에서 출력된 어드레스(WADD)는 위크 어드레스 제어부(240)로 전송될 수 있다. 비휘발성 메모리부(220)는 요청신호(ASK)가 활성화되면 저장된 위크 어드레스들을 동시에 센싱하되, 센싱된 위크 어드레스들을 시간차를 두어 순차적으로 출력(WADD)할 수 있다.
도 3은 비휘발성 메모리부(220)의 구성도이다.
도 3을 참조하면, 비휘발성 메모리부(220)는 셀 어레이(310), 다수의 센싱부(320_0 - 320_3), 전송부(330) 및 제어부(340)를 포함할 수 있다.
비휘발성 메모리부(220)는 퓨즈 회로(Fuse Circuit)를 비롯해 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등의 비휘발성 메모리 회로 또는 이와 비슷한 기능을 수행하여 데이터를 저장하는 다양한 회로들 중 하나일 수 있다.
셀 어레이(310)는 다수의 비휘발성 메모리 셀을 포함하고, 하나 이상의 위크 어드레스를 저장할 수 있다. 이하에서는 셀 어레이(310)에 4개의 위크 어드레스가 저장되고, 각각의 위크 어드레스가 저장된 제1 내지 제4부분(PART0 - PART3)은 서로 다른 센싱부(320_0 - 320_3)에 의해 센싱되는 경우에 대해 설명한다.
제어부(340)는 요청신호(ASK)가 활성화되면 센싱 신호(SENSE)를 활성화할 수 있다. 또한 제어부(340)는 센싱 신호(SENSE)를 활성화하고 센싱이 완료될 만큼 충분한 시간이 지난 후 제1 내지 제4선택신호(SEL<0:3>)를 차례로 활성화할 수 있다.
다수의 센싱부(320_0 - 320_3)는 센싱 신호(SENSE)가 활성화되면 제1 내지 제4부분(PART0 - PART3) 중 대응하는 부분에 저장된 위크 어드레스를 센싱할 수 있다. 이때 센싱부들(320_0 - 320_3)의 센싱 동작은 동시에 이루어질 수 있다. 여기서 센싱 동작이란 제1 내지 제4부분(PART0 - PART3)에 저장된 위크 어드레스를 센싱부로 읽어와서 래치하는 동작을 나타낼 수 있다. 다수의 센싱부(320_0 - 320_3)는 센싱한 위크 어드레스를 각각 출력(WADD0 - WADD3)할 수 있다.
전송부(330)는 제1 내지 제4선택신호(SEL<0:3>)에 응답하여 센싱부들(320_0 - 320_3)에서 각각 출력된 위크 어드레스들(WADD0 - WADD3)을 시간차를 두어 순차적으로 선택하여 출력(WADD)할 수 있다.
전송부(330)는 제1선택신호(SEL<0>)가 활성화되면 센싱부(320_0)에서 출력된 위크 어드레스(WADD0)를 선택하여 출력(WADD)하고, 제2선택신호(SEL<1>)가 활성화되면 센싱부(320_1)에서 출력된 위크 어드레스(WADD1)를 선택하여 출력(WADD)하고, 제3선택신호(SEL<2>)가 활성화되면 센싱부(320_2)에서 출력된 위크 어드레스(WADD2)를 선택하여 출력(WADD)하고, 제4선택신호(SEL<3>)가 활성화되면 센싱부(320_3)에서 출력된 위크 어드레스(WADD3)를 선택하여 출력(WADD)할 수 있다.
위에서 설명한 바와 같이, 비휘발성 메모리부(220)는 둘 이상의 위크 어드레스를 전송하는 경우에도 위크 어드레스들을 동시에 센싱하여, 순차적으로 출력하기 때문에 전송해야하는 위크 어드레스가 여러 개인 경우에도 빠르게 전송이 가능하다. 또한 출력시에는 센싱된 위크 어드레스들을 직렬로 정렬하여 순차로 출력함으로써 위크 어드레스를 전송하는데 필요한 전송 라인의 개수를 줄일 수 있다.
리프레시 카운터(230)는 리프레시 신호(REF)가 활성화될 때마다 카운팅을 수행하여 카운팅 어드레스(CADD)를 생성할 수 있다. 예를 들어, 리프레시 카운터(230)는 리프레시 신호(REF)가 활성화될 때마다 카운팅 어드레스(CADD)의 값을 1씩 증가시킬 수 있다. 카운팅 어드레스(CADD)의 값을 1씩 증가시킨다는 것은 금번에 K번째 워드라인이 선택되었다면 다음번에는 K+1번째 워드라인이 선택되도록 카운팅 어드레스(CADD)를 변화시킨다는 것을 나타낼 수 있다. 다만 리프레시 카운터(230)는 위크 리프레시 신호(WREF)가 활성화된 경우 리프레시 신호(REF)가 활성화되어도 카운팅을 수행하지 않고, 카운팅 어드레스(CADD)의 값이 유지되도록 할 수 있다.
위크 어드레스 제어부(240)는 비휘발성 메모리부(220)에서 전송된 위크 어드레스들(WADD)을 래치하되, 위크 리프레시 동작시 래치된 위크 어드레스들(WADD)을 순차로 출력(LWADD)할 수 있다. 위크 어드레스 래치부(240)는 각각 하나의 위크 어드레스를 래치할 수 있는 다수의 래치부(LAT0 - LAT3)를 포함할 수 있다. 제1 내지 제4래치 신호(LAT<0:3>)는 각각 하나의 래치부에 대응하고, 각각의 래치부들(LAT0 - LAT3)은 대응하는 래치신호(LAT<0:3>)가 활성화되면 전송된 위크 어드레스(WADD)를 래치할 수 있다.
참고로 다수의 래치신호(LAT<0:3>)는 다수의 선택신호(SEL<0:3>)를 각각 소정의 지연시간만큼 지연시킨 신호일 수 있다. 여기서 소정의 지연시간은 비휘발성 메모리부(220)에서 출력된 위크 어드레스(WADD)가 위크 어드레스 제어부(240)까지 도달하는데 걸린 시간을 고려하여 설계될 수 있다.
위크 어드레스 제어부(240)는 위크 리프레시 신호(WREF)가 활성화된 상태에서 리프레시 신호(REF)가 활성화될 때마다 1개씩 다수의 래치(LAT0 - LAT3)를 차례로 선택하고, 선택된 래치에 래치된 위크 어드레스를 출력(LWADD)할 수 있다. 예를 들어, 위크 어드레스 제어부(240)는 위크 리프레시 신호(WREF)가 활성화된 상태에서 리프레시 신호(REF)가 4번 활성화된 경우 리프레시 신호(REF)가 첫번째 내지 네번째로 활성화되었을 때 각각 래치(LAT0) 내지 래치(LAT3)에 래치된 위크 어드레스를 출력(LWADD)할 수 있다. 또한 위크 어드레스 제어부(240)는 위크 리프레시 신호(WREF)가 활성화되면 요청신호(ASK)를 활성화할 수 있다.
리프레시 제어부(250)는 리프레시 커맨드(REFC)가 인가되면 리프레시 신호(REF)를 1회 이상 설정된 횟수만큼 활성화하되, 리프레시 신호(REF)가 활성화된 횟수를 카운팅하여 리프레시 신호(REF)가 소정의 횟수만큼 활성화되면 소정의 구간 동안 위크 리프레시 신호(WREF)를 활성화할 수 있다.
예를 들어, 위크 리프레시 동작 구간에서 1개의 위크 어드레스에 대응하는 워드라인을 리프레시하는 경우 리프레시 제어부(250)는 리프레시 신호(REF)가 8회 활성화되면 위크 리프레시 신호(WREF)를 활성화하고, 그 후 리프레시 신호(REF)가 1회 활성화되면 위크 리프레시 신호(WREF)를 비활성화할 수 있다.
또는 위크 리프레시 동작 구간에서 4개의 위크 어드레스에 대응하는 워드라인들을 리프레시하는 경우 리프레시 제어부(250)는 리프레시 신호(REF)가 8회 활성화되면 위크 리프레시 신호(WREF)를 활성화하고, 그 후 리프레시 신호(REF)가 4회 활성화되면 위크 리프레시 신호(WREF)를 비활성화할 수 있다.
도 4a 및 도 4b는 도 2의 메모리 장치의 동작을 설명하기 위한 도면이다.
도 4a는 비휘발성 메모리부(220)에 저장된 위크 어드레스들이 시간차이를 두고 순차로 출력되어, 위크 어드레스 제어부(240)에 차례로 래치되는 동작을 설명하기 위한 도면이다.
위크 리프레시 신호(WREF)가 활성화되면 요청신호(ASK)가 활성화될 수 있다. 요청신호(ASK)가 활성화되면 비휘발성 메모리부(220) 내부에서 센싱 신호(SENSE)가 활성화되어 4개의 위크 어드레스들이 동시에 센싱될 수 있다. 그 후 선택신호들(SEL<0:3>)이 차례로 활성화되어 센싱된 위크 어드레스들(WADD0 - WADD3)이 차례로 비휘발성 메모리부(220)에서 출력되고, 래치신호(LAT<0:3>)들이 차례로 활성화되어 전송된 위크 어드레스들(WADD0 - WADD3)이 차례로 위크 어드레스 제어부(240)에 래치될 수 있다.
도 4b는 위크 리프레시 동작시 위크 어드레스 제어부(240)에 래치된 위크 어드레스들이 순차로 출력되어 코어 영역(210)으로 전송되는 동작을 설명하기 위한 도면이다.
위크 리프레시 신호(WREF)가 활성화된 상태에서 리프레시 커맨드(REFC)가 4회 연속으로 인가된다고 가정하면, 리프레시 신호(REF)가 4회 연속으로 활성화될 수 있다. 리프레시 신호(REF)가 첫번째 활성화되었을 때 래치(LAT0)에 래치된 위크 어드레스(WADD0)가 출력(LWADD)되고, 두번째 활성화되었을 때 래치(LAT1)에 래치된 위크 어드레스(WADD1)가 출력(LWADD)되고, 세번째 활성화되었을 때 래치(LAT2)에 래치된 위크 어드레스(WADD2)가 출력(LWADD)되고, 네번째 활성화되었을 때 래치(LAT3)에 래치된 위크 어드레스(WADD3)가 출력(LWADD)될 수 있다.
도 2의 메모리 장치는 비휘발성 메모리부(220)에 저장된 위크 어드레스를 이용해 위크 리프레시를 수행하여 위크 셀들이 정상적으로 동작하도록 관리하되, 여러개의 위크 어드레스를 동시에 센싱하여 실시간으로 전송함으로써 리프레시 커맨드가 좁은 간격으로 2회 이상 연속으로 인가되는 경우에도 위크 리프레시 동작을 수행할 수 있다.
도 5는 본 발명의 일 실시예에 다른 메모리 장치의 구성도이다.
도 5를 참조하면 메모리 장치는 코어 영역(510), 비휘발성 메모리부(520), 리프레시 카운터(530), 래치 회로(540), 리프레시 제어부(550) 및 리던던시 제어부(560)를 포함할 수 있다.
코어 영역(510)은 셀 어레이(511) 및 셀 어레이(511)를 제어하기 위한 다수의 제어회로(도 5에 미도시 됨)를 포함할 수 있다. 셀 어레이(511)는 다수의 워드라인(WL0 - WLx, x는 자연수), 다수의 비트라인(BL0 - BLy, y는 자연수), 하나 이상의 리던던시 워드라인(RWL0 - RWLz, z는 자연수) 및 다수의 메모리 셀(MC)을 포함할 수 있다.
코어 영역(510)은 리던던시 신호(RED)가 비활성화된 경우 어드레스(IADD, CADD, LWADD)에 대응하는 워드라인이 액세스되도록 제어하고, 리던던시 신호(RED)가 활성화된 경우 어드레스(IADD, CADD, LWADD)에 대응하는 워드라인을 대체한 리던던시 워드라인이 액세스되도록 제어할 수 있다.
코어 영역(510)은 리던던시 신호(RED)가 비활성화된 경우 액티브 신호(ACT)에 응답하여 입력 어드레스(IADD)에 대응하는 워드라인이 액티브되도록 제어하고 프라차지 신호(PRE)에 응답하여 액티브된 워드라인이 프리차지되도록 제어할 수 있다. 코어 영역(510)은 리던던시 신호(RED)가 활성화된 경우 액티브 신호(ACT)에 응답하여 입력 어드레스(IADD)에 대응하는 워드라인을 대체한 리던던시 워드라인이 액티브되도록 제어하고, 프리차지 신호(PRE)에 응답하여 액티브된 리던던시 워드라인이 프리차지되도록 제어할 수 있다.
코어 영역(510)은 리던던시 신호(RED)가 비활성화된 경우 위크 리프레시 신호(WREF)가 비활성화된 상태에서 리프레시 신호(REF)가 활성화되면 카운팅 어드레스(CADD)에 대응하는 워드라인이 노멀 리프레시 되도록 제어하고, 리던던시 신호(RED)가 활성화된 경우 위크 리프레시 신호(WREF)가 비활성화된 상태에서 리프레시 신호(REF)가 활성화되면 카운팅 어드레스(CADD)에 대응하는 워드라인을 대체한 리던던시 워드라인이 노멀 리프레시 되도록 제어할 수 있다.
코어 영역(510)은 리던던시 신호(RED)가 비활성화된 경우 위크 리프레시 신호(WREF)가 활성화된 상태에서 리프레시 신호(REF)가 활성화되면 래치 회로(540)에서 출력된 어드레스(LWADD)에 대응하는 워드라인이 위크 리프레시 되도록 제어하고, 리던던시 신호(RED)가 활성화된 경우 위크 리프레시 신호(WREF)가 활성화된 상태에서 리프레시 신호(REF)가 활성화되면 래치 회로(540)에서 출력된 어드레스(LWADD)에 대응하는 워드라인을 대체한 리던던시 워드라인이 위크 리프레시 되도록 제어할 수 있다.
비휘발성 메모리부(520)는 하나 이상의 리페어 어드레스 및 하나 이상의 위크 어드레스를 저장할 수 있다. 비휘발성 메모리부(520)는 부트업 동작시(부트업 신호(BOOTUP)가 활성화됨) 프로그램된 리페어 어드레스들 및 위크 어드레스들을 출력할 수 있다. 비휘발성 메모리부(520)에서 출력된 어드레스들은 하나 이상의 어드레스 전달 라인(501)을 통해 래치 회로(540)로 전송될 수 있다.
리프레시 카운터(530)의 구성 및 동작은 도 2의 리프레시 카운터(230)의 구성 및 동작과 동일할 수 있다.
래치 회로(540)는 비휘발성 메모리부(520)에서 전송된 어드레스들을 래치할 수 있다. 래치 회로(540)는 다수의 제1래치부(L1_0 - L1_m, m은 자연수) 및 다수의 제2래치부(L2_0 - L2_n, n은 자연수)를 포함할 수 있다. 다수의 제1래치부(L1_0 - L1_m)는 리페어 어드레스들을 래치하기 위한 래치부이고, 다수의 제2래치부(L2_0 - L2_n)는 위크 어드레스들을 래치하기 위한 래치부일 수 있다.
래치 회로(540)는 다수의 제1래치부(L1_0 - L1_m, m은 자연수)에 래치된 어드레스들(LADD_0 - LADD_m)을 리던던시 제어부(560)로 출력할 수 있다. 또한 래치 회로(540)는 제2래치부(L2_0 - L2_n)에 저장된 어드레스를 위크 리프레시 신호(WREF)가 활성화된 상태에서 리프레시 신호(REF)가 활성화될 때마다 한개씩 순차로 출력(LWADD)할 수 있다.
도 6은 부트업 동작과 래치부(540)의 어드레스 출력 동작을 설명하기 위한 도면이다.
도 6에서는 비휘발성 메모리부(520)에 포함된 다수의 비휘발성 메모리 셀들을 어드레스 1개를 저장할 수 있는 단위로 나누어 표시하였다(NMSET1_0 - NMSET1_m, NMSET2_0 - NMSET2_n).
부트업 동작시 NMSET1_0 - NMSET1_m, NMSET2_0 - NMSET2_n에 래치된 어드레스가 차례로 출력되어 각각 L1_0 - L1_m, L2_0 - L2_n에 래치될 수 있다(부트업 동작). 부트업 동작이 완료되면 L1_0 - L1_m에 래치된 어드레스들은 모두 출력(LADD_0 - LADD_m)되고(출력1), L2_0 - L2_n에 래치된 어드레스들은 위크 리프레시 신호(WREF)가 활성화된 상태에서 리프레시 신호(REF)가 활성화될 때마다 하나씩 차례대로 출력(출력2)될 수 있다. 즉, 위크 리프레시 신호(WREF)가 활성화된 상태에서 리프레시 신호(REF)가 첫번째로 활성화된 경우 L2_0에 래치된 어드레스가 LWADD로 출력되고, 두번째로 활성화된 경우 L2_1에 래치된 어드레스가 LWADD로 출력되고, …, n+1번째로 활성화된 경우 L2_n에 래치된 어드레스가 LWADD로 출력될 수 있다.
리프레시 제어부(550)는 리프레시 커맨드(REFC)가 인가되면 리프레시 신호(REF)를 1회 이상 활성화하되, 소정의 조건에서 위크 리프레시 신호(WREF)를 활성화할 수 있다. 리프레시 제어부(550)는 리프레시 신호(REF)가 활성화된 횟수에 의해 결정되는 구간에서 위크 리프레시 신호(WREF)를 활성화할 수 있다. 위크 리프레시 신호(WREF)가 활성화되는 조건은 도 8a 내지 도 8d의 설명에서 후술한다.
리던던시 제어부(560)는 래치 회로(540)에서 출력된 어드레스들(LADD_0 - LADD_m)과 어드레스 선택부(502)에서 선택된 어드레스(SADD)를 비교하여 리던던시 신호(RED)를 생성할 수 있다. 리던던시 제어부(560)는 어드레스들(LADD_0 - LADD_m) 중 선택된 어드레스(SADD)와 동일한 어드레스가 있으면 리던던시 신호(RED)를 활성화하고, 그렇지 않은 경우 리던던시 신호(RED)를 비활성화할 수 있다.
참고로 선택부(502)는 입력 어드레스(IADD)를 선택하되, 위크 리프레시 신호(WREF)가 비활성화되고 리프레시 신호(REF)가 활성화된 경우 카운팅 어드레스(CADD)를 선택하고, 위크 리프레시 신호(WREF)가 활성화되고 리프레시 신호(REF)가 활성화된 경우 래치부(540)에서 출력된 어드레스(LWADD)를 선택할 수 있다.
도 7은 리프레시 제어부(550)의 구성도이다.
도 7을 참조하면, 리프레시 제어부(550)는 신호 생성부(710), 카운터(720) 및 위크 리프레시 신호 생성부(730)를 포함할 수 있다.
신호 생성부(710)는 리프레시 커맨드(REFC)가 인가되면 활성화되는 리프레시 신호(REF) 및 리프레시 신호(REF)를 지연시켜 리프레시 카운팅 신호(REF_CNT)를 생성할 수 있다. 신호 생성부(710)는 위크 리프레시 신호(WREF)가 활성화된 경우 리프레시 카운팅 신호(REF_CNT)를 비활성화할 수 있다.
카운터(720)는 리프레시 카운팅 신호(REF_CNT)가 활성화되면 카운팅을 수행하여 리프레시 카운팅 정보(RCNT)를 생성할 수 있다.
위크 리프레시 신호 생성부(730)는 리프레시 카운팅 정보(RCNT)가 소정의 값을 가지는 경우 리프레시 카운팅 신호(REF_CNT)에 응답하여 위크 리프레시 신호(WREF)를 활성화하고, 위크 리프레시 신호(WREF)가 활성화된 상태에서 리프레시 신호(REF)가 소정의 횟수만큼 활성화되면 위크 리프레시 신호(WREF)를 비활성화할 수 있다.
도 8a 내지 도 8d는 도 5의 메모리 장치의 리프레시 동작 및 리프레시 제어부(550)의 동작을 설명하기 위한 도면이다. 이하에서 'NR'은 노멀 리프레시 동작을 'WR'은 위크 리프레시 동작을 나타낼 수 있다. 리프레시 커맨드(REFC)는 인가된 횟수에 따라 R1, R2, …으로 표시하였다.
도 8a는 리프레시 커맨드(REFC)가 인가되었을 때 리프레시 신호(REF)가 1회 활성화되고, 리프레시 신호(REF)가 5번째 활성화되었을 때 위크 리프레시 동작이 수행되는 경우를 나타낸 도면이다. 이하에서는 리프레시 카운팅 정보(RCNT)가 000 - 100로 반복적으로 카운팅되며, 위크 리프레시 신호(WREF)는 리프레시 카운팅 정보(RCNT)가 100이되면 활성화되고, 활성화된 상태에서 리프레시 신호(REF)가 1회 활성화되면 비활성화된다고 하자.
도 8a를 참조하면, 리프레시 커맨드가 첫번째 내지 네번째로 인가된 경우(R1 - R4) 각각 리프레시 신호(REF)가 첫번째 내지 네번째로 활성화될 수 있다. 이때 위크 리프레시 신호(WREF)는 활성화되지 않은 상태이므로 노멀 리프레시 동작(NR)이 수행될 수 있다. 리프레시 신호(REF)가 4회 활성화되어 리프레시 카운팅 정보(RCNT)의 값이 100이 되면, 위크 리프레시 신호(WREF)가 활성화될 수 있다. 위크 리프레시 신호(WREF)가 활성화된 상태에서 리프레시 신호(REF)가 활성화되면 위크 리프레시 동작(WR)이 수행되고, 위크 리프레시 신호(WREF)가 비활성화될 수 있다. 위크 리프레시 신호(WREF)가 활성화된 상태에서는 리프레시 카운팅 신호(REF_CNT)가 활성화되지 않으므로 리프레시 카운팅 정보(RCNT)의 값이 100으로 유지될 수 있다. 위크 리프레시 신호(WREF)가 비활성화된 후 리프레시 신호(REF)가 활성화되면 비로소 리프레시 카운팅 정보(RCNT)의 값이 변경되며 이후에는 위 동작이 반복될 수 있다.
참고로 도 8a에 따르면 메모리 장치는 소정의 리프레시 커맨드에 응답하여 1회 이상의 위크 리프레시 동작만 수행할 수 있다.
도 8b는 리프레시 커맨드(REFC)가 인가되었을 때 리프레시 신호(REF)가 2회 활성화되고, 리프레시 신호(REF)가 9번째 활성화되었을 때 위크 리프레시 동작이 수행되는 경우를 나타낸 도면이다. 이하에서는 카운팅 정보가 0000 - 1001로 반복적으로 카운팅되며, 위크 리프레시 신호(WREF)는 리프레시 카운팅 정보(RCNT)가 1000이면 활성화되고, 활성화된 상태에서 리프레시 신호(REF)가 1회 활성화되면 비활성화된다고 하자.
도 8b를 참조하면, 리프레시 카운팅 정보(RCNT)가 0000 - 0111인 경우 위크 리프레시 신호(WREF)가 활성화되지 않은 상태이므로 리프레시 신호(REF)가 활성화되면 노멀 리프레시 동작(NR)이 수행될 수 있다. 위크 리프레시 신호(WREF)는 리프레시 카운팅 정보(RCNT)가 1000이 되면 활성화되며, 위크 리프레시 신호(WREF)가 활성화될 수 있다. 위크 리프레시 신호(WREF)가 활성화된 상태에서 리프레시 신호(REF)가 활성화되면 위크 리프레시 동작(WR)이 수행되고, 위크 리프레시 신호(WREF)가 비활성화될 수 있다. 위크 리프레시 신호(WREF)가 활성화된 상태에서는 리프레시 카운팅 신호(REF_CNT)가 활성화되지 않으므로 리프레시 카운팅 정보(RCNT)의 값이 100으로 유지될 수 있다. 위크 리프레시 신호(WREF)가 비활성화된 후 리프레시 신호(REF)가 활성화되면 비로소 리프레시 카운팅 정보(RCNT)의 값이 변경되어 리프레시 신호(REF)가 활성화되면 다시 노멀 리프레시 동작(NR)이 수행될 수 있다. 이후에는 위 동작이 반복될 수 있다.
참고로 도 8b에 따르면 메모리 장치는 소정의 리프레시 커맨드에 응답하여 1회 이상의 위크 리프레시 동작과 1회 이상의 노멀 리프레시 동작을 수행할 수 있다.
도 8c는 리프레시 커맨드(REFC)가 인가되었을 때 리프레시 신호(REF)가 2회 활성화되고, 리프레시 신호(REF)가 5번째 및 10번째 활성화되었을 때 위크 리프레시 동작이 수행되는 경우를 나타낸 도면이다. 이하에서는 카운팅 정보가 0000 - 1000로 반복적으로 카운팅되며, 위크 리프레시 신호(WREF)는 리프레시 카운팅 정보(RCNT)가 0100 또는 1000이면 활성화되고, 활성화된 상태에서 리프레시 신호(REF)가 1회 활성화되면 비활성화된다고 하자.
도 8c를 참조하면, 리프레시 카운팅 정보(RCNT)가 0000 - 0011, 0101 - 0111인 경우 위크 리프레시 신호(WREF)가 활성화되지 않은 상태이므로 리프레시 신호(REF)가 활성화되면 노멀 리프레시 동작(NR)이 수행될 수 있다. 위크 리프레시 신호(WREF)는 리프레시 카운팅 정보(RCNT)가 0100(또는 1000)이 되면 활성화될 수 있다. 위크 리프레시 신호(WREF)가 활성화된 상태에서 리프레시 신호(REF)가 활성화되면 위크 리프레시 동작(WR)이 수행되고, 위크 리프레시 신호(WREF)가 비활성화될 수 있다. 위크 리프레시 신호(WREF)가 활성화된 상태에서는 리프레시 카운팅 신호(REF_CNT)가 활성화되지 않으므로 리프레시 카운팅 정보(RCNT)의 값이 0100(또는 1000)으로 유지될 수 있다. 위크 리프레시 신호(WREF)가 비활성화된 후 리프레시 신호(REF)가 활성화되면 비로소 리프레시 카운팅 정보(RCNT)의 값이 변경되어 리프레시 신호(REF)가 활성화되면 다시 노멀 리프레시 동작(NR)이 수행될 수 있다. 이후에는 위 동작이 반복될 수 있다.
참고로 도 8c에 따르면 메모리 장치는 소정의 리프레시 커맨드에 응답하여 1회 이상의 위크 리프레시 동작과 1회 이상의 노멀 리프레시 동작을 수행하되, 위크 리프레시 동작과 노멀 리프레시 동작이 수행되는 순서는 달라질 수 있다. 도 8c에서 리프레시 커맨드가 3번째로 인가된 경우 위크 리프레시 동작이 수행된 후 노멀 리프레시 동작이 수행되고, 리프레시 커맨드가 5번째로 인가된 경우 노멀 리프레시 동작이 수행된 후 위크 리프레시 동작이 수행될 수 있다.
도 8d는 리프레시 커맨드(REFC)가 인가되었을 때 리프레시 신호(REF)가 2회 활성화되고, 리프레시 신호(REF)가 3번째 내지 6번째 활성화되었을 때 위크 리프레시 동작이 수행되는 경우를 나타낸 도면이다. 이하에서는 위크 리프레시 신호(WREF)가 리프레시 카운팅 정보(RCNT)가 0100이면 활성화되고, 활성화된 상태에서 리프레시 신호(REF)가 8회 활성화되면 비활성화된다고 하자.
도 8d를 참조하면, 리프레시 카운팅 정보(RCNT)가 0000 - 0011, 0110 - 인 경우 위크 리프레시 신호(WREF)가 활성화되지 않은 상태이므로 리프레시 신호(REF)가 활성화되면 노멀 리프레시 동작(NR)이 수행될 수 있다. 위크 리프레시 신호(WREF)는 리프레시 카운팅 정보(RCNT)가 0100이 되면 활성화될 수 있다. 위크 리프레시 신호(WREF)가 활성화된 상태에서 리프레시 신호(REF)가 활성화되면 위크 리프레시 동작(WR)이 수행될 수 있다. 위크 리프레시 신호(WREF)가 활성화된 상태에서 리프레시 신호(REF)가 8회 활성화되어, 위크 리프레시 동작이 8회 연속으로 수행되고 나면 위크 리프레시 신호(WREF)가 비활성화될 수 있다. 위크 리프레시 신호(WREF)가 활성화된 상태에서는 리프레시 카운팅 신호(REF_CNT)가 활성화되지 않으므로 리프레시 카운팅 정보(RCNT)의 값이 0100으로 유지될 수 있다. 위크 리프레시 신호(WREF)가 비활성화된 후 리프레시 신호(REF)가 활성화되면 비로소 리프레시 카운팅 정보(RCNT)의 값이 변경되어 리프레시 신호(REF)가 활성화되면 다시 노멀 리프레시 동작(NR)이 수행될 수 있다.
참고로 도 8d에 따르면 메모리 장치는 소정의 연속된 2회 이상의 리프레시 커맨드에 응답하여 위크 리프레시 동작을 2회 이상 연속으로 수행할 수 있다.
참고로 리프레시 커맨드가 1회 인가되었을 때 수행되는 리프레시 횟수, 위크 리프레시가 수행되는 시점 등은 도 8a 내지 도 8d에서 설명된 내용에 한정되지 않으며 설계에 따라 달라질 수 있다.
도 5의 메모리 장치는 비휘발성 메모리부(520)에 저장된 위크 어드레스를 이용해 위크 리프레시를 수행하여 위크 셀들이 정상적으로 동작하도록 관리하되, 다양한 조합의 리프레시 동작을 통해 위크 셀들을 효과적으로 관리할 수 있다.
도 9는 본 발명의 일실시예에 따른 메모리 장치의 구성도이다.
도 9를 참조하면, 메모리 장치는 코어 영역(910), 비휘발성 메모리부(920), 리프레시 카운터(930), 래치부(940), 리프레시 제어부(950), 제1선택부(901) 및 제2선택부(902)를 포함할 수 있다.
코어 영역(910)은 위크 리프레시 신호(WREF)가 비활성화된 상태에서 리프레시 신호(REF)가 활성화된 경우 제2선택부에서 출력된 어드레스(SADD2)에 대응하는 워드라인이 노멀 리프레시 되도록 제어하되, 위크 리프레시 신호(WREF)가 활성화된 상태에서 리프레시 신호(REF)가 활성화된 경우 래치부(940)에서 출력된 어드레스(LWADD)에 대응하는 워드라인이 위크 리프레시되도록 제어할 수 있다.
제1선택부(901)는 리프레시 동작시 카운팅 어드레스(CADD)를 선택하여 출력(SADD1)하고, 리프레시 동작 이외의 동작시 입력 어드레스(IADD)를 선택하여 출력(SADD1)할 수 있다. 제1선택부(901)는 리프레시 신호(REF)가 비활성화된 경우 입력 어드레스(IADD)를 선택하여 출력(SADD1)하고, 리프레시 신호(REF)가 활성화된 경우 카운팅 어드레스(CADD)를 선택하여 출력(SADD1)할 수 있다.
제2선택부(902)는 위크 리프레시 신호(WREF)가 비활성화된 경우 제1선택부(901)에서 출력된 어드레스(SADD1)를 선택하여 출력(SADD2)하고, 위크 리프레시 신호(WREF)가 활성화된 경우 비휘발성 메모리부(920)에서 출력된 어드레스(WADD)를 선택하여 출력(SADD2)할 수 있다.
비휘발성 메모리부(920)는 하나 이상의 위크 어드레스를 저장할 수 있다. 비휘발성 메모리부(920)는 위크 리프레시 동작시 프로그램된 하나 이상의 위크 어드레스를 출력(WADD)할 수 있다. 비휘발성 메모리부(920)는 위크 리프레시 신호(WREF)가 활성화되면 저장된 위크 어드레스를 출력(WADD)할 수 있다. 비휘발성 메모리부(920)에서 출력된 어드레스(WADD)는 제2선택부(902)에서 선택 및 출력되어 래치부(940)에 저장될 수 있다.
리프레시 카운터(930)의 구성 및 동작은 도 2의 리프레시 카운터(230)의 구성 및 동작과 동일하다.
래치부(940)는 위크 리프레시 신호(WREF)가 활성화된 경우 제2선택부(902)에서 출력된 어드레스(SADD2)를 래치하고, 래치된 어드레스를 출력(LWADD)할 수 있다.
리프레시 제어부(950)는 리프레시 커맨드(REFC)가 인가되면 리프레시 신호(REF)를 1회 이상 설정된 횟수만큼 활성화하되, 리프레시 신호(REF)가 활성화된 횟수를 카운팅하여 리프레시 신호(REF)가 소정의 횟수만큼 활성화되면 소정의 구간 동안 위크 리프레시 신호(WREF)를 활성화할 수 있다. 리프레시 제어부(950)는 도 7의 리프레시 제어부(550)와 동일하게 구성될 수 있다.
도 10은 리프레시 제어부(950)의 동작을 설명하기 위한 도면이다.
도 10을 참조하면, 카운터(920)는 2비트의 리프레시 카운팅 정보(RCNT)를 생성하며, 리프레시 카운팅 정보(RCNT)를 카운팅하되, 00, 01, 10, 11이 반복적으로 카운팅된다고 가정하자. 이하에서 위크 리프레시 신호(WREF)는 리프레시 카운팅 정보(RCNT)가 11이 되면 활성화되고, 활성화된 상태에서 리프레시 신호(REF)가 1회 활성화되면 비활성화될 수 있다.
리프레시 신호(REF)가 첫번째, 두번째, 세번째로 인가된 후 소정의 시간이 지나면 리프레시 카운팅 정보(RCNT)가 활성화되고, 리프레시 카운팅 정보(RCNT)가 각각 00에서 01로, 01에서 10으로, 10에서 11로 카운팅될 수 있다. 리프레시 카운팅 정보(RCNT)가 11이 되면 위크 리프레시 신호(WREF)가 활성화될 수 있다. 위크 리프레시 신호(WREF)가 활성화된 상태에서 리프레시 커맨드가 인가(R4)되면 리프레시 신호(REF)가 활성화되고, 리프레시 카운팅 신호(REF_CNT)는 활성화되지 않는다. 위크 리프레시 신호(WREF)가 활성화된 상태에서 리프레시 신호(REF)가 활성화되면 위크 리프레시 신호(WREF)는 비활성화된다.
다음으로 리프레시 신호(REF)가 활성화되면 리프레시 카운팅 신호(REF_CNT)가 활성화되어 리프레시 카운팅 정보(RCNT)가 00으로 카운팅되고, 위와 같은 과정이 반복될 수 있다.
도 11은 본 발명의 일실시예에 따른 메모리 장치의 구성도이다.
도 11을 참조하면, 메모리 장치는 코어 영역(1110), 비휘발성 메모리부(1120), 리프레시 카운터(1130), 래치부(1140), 리프레시 제어부(1150), 타겟 어드레스 생성부(1160), 제1선택부(1101) 및 제2선택부(1102)를 포함할 수 있다.
코어 영역(1110)은 위크 리프레시 신호(WREF) 및 타겟 리프레시 신호(TREF)가 비활성화된 상태에서 리프레시 신호(REF)가 활성화된 경우 제2선택부에서 출력된 어드레스(SADD2)에 대응하는 워드라인이 노멀 리프레시 되도록 제어할 수 있다. 또한 위크 리프레시 신호(WREF)가 활성화된 상태이고 타겟 리프레시 신호(TREF)가 비활성화된 상태에서 리프레시 신호(REF)가 활성화된 경우 래치부(1140)에서 출력된 어드레스(LWADD)에 대응하는 워드라인이 위크 리프레시되도록 제어할 수 있다. 마지막으로 위크 리프레시 신호(WREF)가 비활성화된 상태이고, 타겟 리프레시 신호(TREF)가 활성화된 상태에서 리프레시 신호(REF)가 활성화된 경우 타겟 어드레스 생성부(1160)에서 출력된 어드레스(TADD)에 대응하는 워드라인이 타겟 리프레시되도록 제어할 수 있다.
제1 및 제2선택부(1101, 1102)의 구성 및 동작은 도 9의 제1 및 제2선택부(901, 902)의 구성 및 동작과 같다. 비휘발성 메모리부(1120)의 구성 및 동작은 도 9의 비휘발성 메모리부(920)의 구성 및 동작과 같다. 래치부(1140)의 구성 및 동작은 도 9의 래치부(940)의 구성 및 동작과 같다.
리프레시 카운터(1130)는 리프레시 신호(REF)가 활성화될 때마다 카운팅을 수행하여 카운팅 어드레스(CADD)를 생성할 수 있다. 예를 들어, 리프레시 카운터(1130)는 리프레시 신호(REF)가 활성화될 때마다 카운팅 어드레스(CADD)의 값을 1씩 증가시킬 수 있다. 카운팅 어드레스(CADD)의 값을 1씩 증가시킨다는 것은 금번에 K번째 워드라인이 선택되었다면 다음번에는 K+1번째 워드라인이 선택되도록 카운팅 어드레스(CADD)를 변화시킨다는 것을 나타낼 수 있다. 다만 리프레시 카운터(1130)는 위크 리프레시 신호(WREF) 또는 타겟 리프레시 신호(TREF)가 활성화된 경우 리프레시 신호(REF)가 활성화되어도 카운팅을 수행하지 않고, 카운팅 어드레스(CADD)의 값이 유지되도록 할 수 있다.
리프레시 제어부(1150)는 리프레시 커맨드(REFC)가 인가되면 리프레시 신호(REF)를 1회 이상 설정된 횟수만큼 활성화하되, 리프레시 신호(REF)가 활성화된 횟수를 카운팅하여 리프레시 신호(REF)가 소정의 횟수만큼 활성화되면 소정의 구간 동안 위크 리프레시 신호(WREF)를 활성화하고, 리프레시 신호(REF)가 소정의 횟수만큼 활성화되면 소정의 구간 동안 타겟 리프레시 신호(TREF)를 활성화할 수 있다.
타겟 어드레스 생성부(1160)는 다수의 워드라인(WL0 - WLx) 중 액티브 횟수가 기준 횟수 이상이거나 액티브 빈도가 기준 빈도 이상인 로우 해머 워드라인의 어드레스를 저장하고, 타겟 리프레시 신호(TREF)가 활성화된 경우 저장된 로우 해머 워드라인의 어드레스에 소정의 값을 더하거나 빼서 타겟 어드레스(TADD)를 생성할 수 있다. 예를 들어, 타겟 어드레스(TADD)는 저장된 어드레스에서 1을 더하거나 뺀 값일 수 있다. 타겟 어드레스 생성부(1160)는 티브 횟수가 기준 횟수 이상이거나 액티브 빈도가 기준 빈도 이상인이 검출되면 활성화되는 검출신호(DET)가 활성화되면 제2선택부(1102)의 출력 어드레스(SADD2)를 저장할 수 있다.
도 12는 리프레시 제어부(1150)의 구성도이다.
도 12를 참조하면, 리프레시 제어부(1150)는 신호 생성부(1210), 카운터(1220), 위크 리프레시 신호 생성부(1230) 및 타겟 리프레시 신호 생성부(1240)를 포함할 수 있다.
신호 생성부(1210)의 구성 및 동작은 도 7의 신호 생성부(710)의 구성 및 동작과 동일하다. 카운터(1220)의 구성 및 동작은 도 7의 카운터(720)의 구성 및 동작과 동일하다. 위크 리프레시 신호 생성부(1230)의 구성 및 동작은 도 7의 위크 리프레시 신호 생성부(730)의 구성 및 동작과 동일하다.
타겟 리프레시 신호 생성부(1240)는 리프레시 카운팅 정보(RCNT)의 값이 소정의 값에 대응하는 경우 리프레시 카운팅 신호(REF_CNT)에 응답하여 타겟 리프레시 신호(TREF)를 활성화하고, 타겟 리프레시 신호(TREF)가 활성화된 상태에서 리프레시 신호(REF)가 소정의 횟수만큼 활성화되면 타겟 리프레시 신호(TREF)를 비활성화할 수 있다.
도 13은 리프레시 제어부(1150)의 동작을 설명하기 위한 도면이다.
도 13을 참조하면, 카운터(1220)는 3비트의 리프레시 카운팅 정보(RCNT)를 생성하며, 리프레시 카운팅 정보(RCNT)를 카운팅하되, 000, 001, 010, 011, 100, 101, 110, 111이 반복적으로 카운팅된다고 가정하자. 이하에서 위크 리프레시 신호(WREF)는 리프레시 카운팅 정보(RCNT)가 011이 되면 활성화되고, 활성화된 상태에서 리프레시 신호(REF)가 1회 활성화되면 비활성화될 수 있다. 또한 타겟 리프레시 신호(TREF)는 리프레시 카운팅 정보(RCNT)가 111이 되면 활성화되고, 활성화된 상태에서 리프레시 신호(REF)가 1회 활성화되면 비활성화될 수 있다.
리프레시 신호(REF)가 첫번째, 두번째, 세번째로 활성화 후 소정의 시간이 지나면 리프레시 카운팅 정보(RCNT)가 활성화되고, 리프레시 카운팅 정보(RCNT)가 각각 000에서 001로, 001에서 010으로, 010에서 011로 카운팅될 수 있다. 리프레시 카운팅 정보(RCNT)가 011이 되면 위크 리프레시 신호(WREF)가 활성화될 수 있다. 위크 리프레시 신호(WREF)가 활성화된 상태에서 리프레시 신호(REF)가 활성화되면 리프레시 카운팅 신호(REF_CNT)는 활성화되지 않는다. 위크 리프레시 신호(WREF)가 활성화된 상태에서 리프레시 신호(REF)가 활성화되면 위크 리프레시 신호(WREF)는 비활성화된다.
다음번 리프레시 신호(REF)가 활성화되면 리프레시 카운팅 신호(REF_CNT)가 활성화되어 리프레시 카운팅 정보(RCNT)가 100으로 카운팅될 수 있다. 이후 리프레시 신호(REF)가 여섯번째, 일곱번째, 여덟번째 활성화된 후 소정의 시간이 지나면 리프레시 카운팅 정보(CNT)가 활성화되고, 리프레시 카운팅 정보가 100에서 101로, 101에서 110으로, 110에서 111로 카운팅될 수 있다. 리프레시 카운팅 정보(RCNT)가 111이 되면 타겟 리프레시 신호(TREF)가 활성화될 수 있다. 타겟 리프레시 신호(TREF)가 활성화된 상태에서 리프레시 신호(REF)가 활성화되면 리프레시 카운팅 신호(REF_CNT)는 활성화되지 않는다. 타겟 리프레시 신호(TREF)가 활성화된 상태에서 리프레시 신호(REF)가 활성화되면 타겟 리프레시 신호(TREF)는 비활성화된다.
다음번 리프레시 신호(REF)가 활성화되면 리프레시 카운팅 신호(REF_CNT)가 활성화되어 리프레시 카운팅 정보(RCNT)가 000으로 카운팅되고, 위와 같은 과정이 반복될 수 있다.
도 9 및 도 12의 메모리 장치는 비휘발성 메모리부(920)에 저장된 위크 어드레스를 이용해 위크 리프레시를 수행하여 위크 셀들이 정상적으로 동작하도록 관리하되, 리프레시 제어부에서 리프레시 신호(REF)가 활성화된 횟수를 카운팅한 값에 따라 위크 리프레시(또는 위프 리프레시 및 타겟 리프레시)가 수행될 수 있도록 할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (17)

  1. 다수의 메모리 셀;
    카운팅 어드레스를 생성하는 리프레시 카운터;
    프로그램된 하나 이상의 위크 어드레스를 동시에 센싱하되, 상기 센싱된 위크 어드레스들을 시간차를 두어 순차적으로 전송하는 비휘발성 메모리부;
    상기 비휘발성 메모리부에서 전송된 위크 어드레스들을 래치하되, 위크 리프레시 동작시 래치된 위크 어드레스들을 순차로 출력하는 위크 어드레스 제어부; 및
    노멀 리프레시 동작시 상기 카운팅 어드레스에 대응하는 메모리 셀들이 리프레시되도록 제어하되, 상기 위크 리프레시 동작시 상기 위크 어드레스에 대응하는 메모리 셀들이 리프레시되도록 제어하는 리프레시 제어부
    를 포함하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 비휘발성 메모리부는
    셀 어레이;
    상기 셀 어레이에 저장된 상기 하나 이상의 위크 어드레스를 센싱하기 위한 다수의 센싱부; 및
    상기 다수의 센싱부에 의해 센싱된 위크 어드레스들을 시간차를 두어 순차적으로 전송하기 위한 전송부
    를 포함하는 메모리 장치.
  3. 제 1항에 있어서,
    상기 위크 어드레스 제어부는
    상기 위크 리프레시 동작을 수행하는 경우 요청신호를 활성화하고,
    상기 비휘발성 메모리부는
    상기 요청신호에 응답하여 상기 위크 어드레스들을 상기 위크 어드레스 제어부로 전송하는 메모리 장치.
  4. 제 1항에 있어서,
    상기 리프레시 제어부는
    리프레시 커맨드가 소정의 횟수만큼 인가되면 상기 위크 리프레시 동작이 수행되도록 제어하는 메모리 장치.
  5. 제 1항에 있어서,
    상기 위크 어드레스 제어부는
    연속으로 다수의 리프레시 커맨드가 인가되는 경우 상기 리프레시 커맨드가 1회 이상의 소정의 횟수만큼 인가되면 래치된 위크 어드레스들 중 하나의 위크 어드레스를 출력하는 메모리 장치.
  6. 다수의 메모리 셀;
    카운팅 어드레스를 생성하는 리프레시 카운터;
    하나 이상의 위크 어드레스를 저장하고, 저장된 위크 어드레스들을 전송하는 비휘발성 메모리부;
    상기 비휘발성 메모리부에서 전송된 상기 위크 어드레스들을 래치하는 래치 회로; 및
    리프레시 커맨드에 응답하여 리프레시 신호를 1회 이상 활성화하되, 상기 리프레시 신호가 활성화된 횟수에 의해 결정되는 구간에서 위크 리프레시 신호를 활성화하는 리프레시 제어부를 포함하고,
    상기 리프레시 신호가 활성화된 경우 상기 카운팅 어드레스에 대응하는 메모리 셀들을 리프레시하고, 상기 리프레시 신호 및 상기 위크 리프레시 신호가 활성화된 경우 상기 래치 회로에 래치된 위크 어드레스에 대응하는 메모리 셀들을 리프레시하는 메모리 장치.
  7. 제 6항에 있어서,
    상기 리프레시 제어부는
    소정의 리프레시 커맨드에 응답하여 상기 리프레시 신호가 1회 이상 활성화되는 구간 동안 상기 위크 리프레시 신호를 활성화하는 메모리 장치.
  8. 제 6항에 있어서,
    상기 리프레시 제어부는
    상기 리프레시 커맨드에 응답하여 상기 리프레시 신호를 2회 이상 리프레시 신호를 활성화하는 경우 소정의 리프레시 커맨드에 응답하여 상기 리프레시 신호가 2회 이상 활성화되는 구간 중 일부 구간 동안 상기 위크 리프레시 신호를 활성화하는 메모리 장치.
  9. 제 6항에 있어서,
    상기 리프레시 제어부는
    소정의 연속된 2회 이상의 리프레시 커맨드가 인가되는 구간 동안 상기 위크 리프레시 신호를 활성화하는 메모리 장치.
  10. 제 6항에 있어서,
    상기 비휘발성 메모리부는
    부트업 동작시 상기 위크 어드레스들을 전송하고,
    상기 래치 회로는
    상기 부트업 동작시 상기 비휘발성 메모리부에서 전송된 상기 위크 어드레스들을 래치하는 메모리 장치.
  11. 제 6항에 있어서,
    상기 비휘발성 메모리부는
    상기 위크 리프레시 신호에 응답하여 상기 위크 어드레스들을 전송하고,
    상기 래치 회로는
    상기 위크 리프레시 신호에 응답하여 상기 비휘발성 메모리부에서 전송된 상기 위크 어드레스들을 래치하고, 래치된 어드레스를 출력하는 메모리 장치.
  12. 제 11항에 있어서,
    상기 리프레시 신호가 활성화된 경우 상기 카운팅 어드레스를 선택하여 출력하고, 상기 리프레시 신호가 비활성화된 경우 입력 어드레스를 선택하여 출력하는 제1선택부; 및
    상기 위크 리프레시 신호가 비활성화된 경우 상기 제1선택부에서 출력된 어드레스를 선택하여 출력하고, 상기 위크 리프레시 신호가 활성화된 경우 상기 비휘발성 메모리부에서 출력된 어드레스를 선택하여 출력하는 제2선택부
    를 더 포함하는 메모리 장치.
  13. 제 6항에 있어서,
    상기 리프레시 제어부는
    상기 리프레시 커맨드가 인가되면 상기 리프레시 신호 및 상기 리프레시 신호를 지연시켜 리프레시 카운팅 신호를 생성하는 신호 생성부;
    상기 리프레시 카운팅 신호에 응답하여 카운팅을 수행하여 리프레시 카운팅 정보를 생성하는 카운터; 및
    상기 리프레시 카운팅 정보가 소정의 값을 가지는 경우 상기 리프레시 카운팅 신호에 응답하여 상기 위크 리프레시 신호를 활성화하고, 상기 위크 리프레시 신호가 활성화된 상태에서 상기 리프레시 신호가 소정의 횟수만큼 활성화되면 상기 위크 리프레시 신호를 비활성화하는 위크 리프레시 신호 생성부
    를 포함하는 메모리 장치.
  14. 제 6항에 있어서,
    상기 리프레시 카운터는
    상기 리프레시 신호가 활성화되면 카운팅을 수행하되, 상기 위크 리프레시 신호가 활성화된 상태에서 상기 리프레시 신호가 활성화되면 카운팅을 수행하지 않는 메모리 장치.
  15. 제 6항에 있어서,
    상기 다수의 메모리 셀들 중 하나 이상의 메모리 셀에 대응하는 다수의 워드라인; 및
    상기 다수의 워드라인 중 액티브 횟수가 기준 횟수 이상이거나 액티브 빈도가 기준 빈도 이상인 로우 해머 워드라인의 어드레스를 저장하고, 타겟 리프레시 신호가 활성화된 경우 상기 저장된 로우 해머 워드라인의 어드레스에 소정의 값을 더하거나 빼서 타겟 어드레스를 생성하는 타겟 어드레스 생성부
    를 더 포함하는 메모리 장치.
  16. 제 15항에 있어서,
    상기 리프레시 제어부는
    상기 리프레시 커맨드가 인가되면 상기 리프레시 신호 및 상기 리프레시 신호를 지연시켜 리프레시 카운팅 신호를 생성하는 신호 생성부;
    상기 리프레시 카운팅 신호에 응답하여 카운팅을 수행하여 리프레시 카운팅 정보를 생성하는 카운터;
    상기 리프레시 카운팅 정보가 소정의 제1값을 가지는 경우 상기 리프레시 카운팅 신호에 응답하여 상기 위크 리프레시 신호를 활성화하고, 상기 위크 리프레시 신호가 활성화된 상태에서 상기 리프레시 신호가 소정의 제1횟수만큼 활성화되면 상기 위크 리프레시 신호를 비활성화하는 위크 리프레시 신호 생성부; 및
    상기 리프레시 카운팅 정보가 소정의 제2값을 가지는 경우 상기 리프레시 카운팅 신호에 응답하여 상기 타겟 리프레시 신호를 활성화하고, 상기 타겟 리프레시 신호가 활성화된 상태에서 상기 리프레시 신호가 소정의 제2횟수만큼 활성화되면 상기 타겟 리프레시 신호를 비활성화하는 타겟 리프레시 신호 생성부
    를 포함하는 메모리 장치.
  17. 제 15항에 있어서,
    상기 리프레시 카운터는
    상기 리프레시 신호가 활성화되면 카운팅을 수행하되, 상기 위크 리프레시 신호 또는 상기 타겟 리프레시 신호가 활성화된 상태에서 상태에서 상기 리프레시 신호가 활성화되면 카운팅을 수행하지 않는 메모리 장치.
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Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
JP2015219938A (ja) * 2014-05-21 2015-12-07 マイクロン テクノロジー, インク. 半導体装置
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー, インク. 半導体装置
US9911484B2 (en) 2016-06-29 2018-03-06 Micron Technology, Inc. Oscillator controlled random sampling method and circuit
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
WO2019222960A1 (en) 2018-05-24 2019-11-28 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
CN113168861B (zh) 2018-12-03 2024-05-14 美光科技公司 执行行锤刷新操作的半导体装置
CN111354393B (zh) 2018-12-21 2023-10-20 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) * 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking
US12112787B2 (en) 2022-04-28 2024-10-08 Micron Technology, Inc. Apparatuses and methods for access based targeted refresh operations

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9129702B2 (en) * 2013-08-06 2015-09-08 Samsung Electronics Co., Ltd. Method of refreshing volatile memory device
US9165637B2 (en) * 2012-04-24 2015-10-20 Samsung Electronics Co., Ltd. Volatile memory device and a memory controller

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5644545A (en) * 1996-02-14 1997-07-01 United Memories, Inc. Bimodal refresh circuit and method for using same to reduce standby current and enhance yields of dynamic memory products
US8630141B2 (en) 2011-01-28 2014-01-14 Micron Technology, Inc. Circuits and methods for providing refresh addresses and alternate refresh addresses to be refreshed
US8934311B2 (en) * 2011-09-06 2015-01-13 Samsung Electronics Co., Ltd. Semiconductor memory device capable of screening a weak bit and repairing the same
KR20130117198A (ko) * 2012-04-18 2013-10-25 삼성전자주식회사 메모리 셀의 리프레쉬 방법 및 이를 이용한 반도체 메모리 장치
KR102103873B1 (ko) 2013-06-28 2020-04-24 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템
KR20160138690A (ko) 2015-05-26 2016-12-06 에스케이하이닉스 주식회사 메모리 장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9165637B2 (en) * 2012-04-24 2015-10-20 Samsung Electronics Co., Ltd. Volatile memory device and a memory controller
US9129702B2 (en) * 2013-08-06 2015-09-08 Samsung Electronics Co., Ltd. Method of refreshing volatile memory device

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