CN1862706A - 易失性半导体存储器 - Google Patents

Abstract

本发明涉及一种易失性半导体存储器，包括检测存储单元故障的自检控制器、储存了表示故障存储单元地址的故障地址的地址储存器和刷新调节电路，其中该刷新调节电路将由故障地址指定的存储单元的刷新周期设定得比正常存储单元的刷新周期更短。

Description

易失性半导体存储器

技术领域

本发明涉及易失性半导体存储器，并且更具体地，涉及具有为故障存储单元增强冗余度的易失性半导体存储器。

背景技术

近年来，诸如动态随机存取存储器(DRAM)的易失性半导体存储器被广泛用作集成在移动电话等中的存储器。随着近来设备中所处理数据量的增大，存储容量也由此增大了。大容量存储器包括大量存储单元，并且每个器件需要保持满足规范的性能。然而，由于存储单元中生产工艺的改变、半导体衬底的晶体缺陷或生产工艺中不可避免的灰尘等，因此难以在规范的范围内制造数目庞大的所有存储单元。

为了使存储器具有对存储单元中故障的冗余，通常准备多余的存储单元以替代故障存储单元。通过使用熔丝等可以将通过预装检查确定为有故障的存储单元替换为多余的存储单元。这使得正常存储器能够装载(shipment)。然而，即使通过使用该存储器，装载后的热应力(例如由焊接和使用引起的热)以及老化损坏等引起了存储单元性能的退化，这将使得存储单元发生故障。在这种情况下，使用多余的存储单元不能防止故障。

DRAM通过在电容器中积累电荷来存储数据。然而，由于漏电流而使积累的电荷随时间减少。因此，在一定时间间隔(单元保持时间)时，DRAM刷新以便对电容器再充电。如果存储单元在装载后退化了，由于增大的漏电流，因此尽管刷新了，DRAM也不能保持数据。

克服这种缺点的方法是将为故障存储单元增加冗余性的电路并入DRAM中，以使其在装载后具有对故障的冗余度。这种电路(存储单元冗余电路)的例子在日本未审专利申请公开号第11-238393中公开了。

图12示出了现有技术的DRAM 1000。在图12所示的DRAM 1000中，BIST电路1001在每次电源启动时对存储单元1007进行自检，然后将被确定为有故障的存储单元1007的地址存储，作为自检结果。图13示出了自检流程。在正常使用状态下，DRAM 1000对从逻辑电路1008输入的地址和所存储的故障地址进行比较。如果，作为比较结果，输入地址与故障地址匹配，则DRAM 1000产生多余的存储单元1006的地址并用多余的存储单元1006代替故障存储单元。

即使出现了故障存储单元，这种结构通过使用多余的存储单元1006，也可以使DRAM的性能满足规范。而且，由于自检在每次DRAM上电时进行，因此DRAM在装载之后也可以具有用于故障存储单元的冗余。

然而，现在已经发现，现有技术的存储单元冗余电路需要在正常使用状态下将逻辑电路提供的所有地址与所存储的故障地址进行比较，这使存取速度降低。而且，可以将多余的存储单元与其他正常存储器分开放置，并且长的写入也会引起存取速度的降低。此外，为了代替故障存储单元，需要准备多余的存储单元，引起芯片面积的增大。

发明内容

根据本发明的一个方面，提供一种易失性半导体存储器，其包括检测存储单元故障的自检控制器、以及存储了表示故障存储单元地址的故障地址的地址存储器和刷新调整电路，该刷新调整电路将由故障地址指定的存储单元的刷新周期设定得比正常存储单元的刷新周期更短。

本发明的易失性半导体存储器将用于故障存储单元的刷新周期设定得比用于正常存储单元的刷新周期更短，由此使工作的但其电荷保持特性退化的存储单元满足根据规范的电荷保持特性。这能够减少故障易失性半导体存储器的数量。而且，消除了使用多余的存储单元来替代故障存储单元的需要，从而能够减小芯片面积。此外，这使得存储器的存取不需将外部地址转换成多余的存储单元的地址，由此可以提高存取速度。

附图说明

通过下面结合附图的描述，本发明的上述和其他目的、优点和特征将更明显，其中：

图1示出了根据本发明第一实施例的DRAM的框图；

图2示出了根据本发明第一实施例的刷新控制器和自检控制器的框图；

图3示出了根据本发明第一实施例的存储单元的电路图；

图4示出了根据本发明第一实施例的存储单元电压保持特性的曲线图；

图5示出了根据本发明第一实施例的自检流程图；

图6示出了根据本发明第一实施例的刷新操作流程图；

图7示出了根据本发明第一实施例的DRAM子阵列的电路图；

图8示出了根据本发明第一实施例的刷新操作的时序图；

图9示出了根据本发明第一实施例当产生外部存取时的刷新操作流程图；

图10示出了根据本发明第二实施例的DRAM的框图；

图11示出了根据本发明第二实施例DRAM操作的时序图；

图12示出了现有技术DRAM的框图；以及

图13示出了现有技术的自检流程。

具体实施方式

现在将在此参考说明性实施例描述本发明。本领域技术人员将认识到，使用本发明的教导可以完成许多可选实施例，并且本发明不限于用于说明目的所示的各实施例。

第一实施例

图1示出了根据本发明第一实施例的易失性半导体装置(例如动态随机存取存储器：DRAM)100。图1所示的DRAM 100包括存取控制器101、刷新计数器102、刷新控制器103、自检控制器104、行DEC105、地址缓冲器106、列DEC 107、WA/DA/切换器108、存储单元阵列109、输入缓冲器110、输出缓冲器111和地址输入缓冲器112。

存取控制器101根据由DRAM 100的外部提供的输入信号控制内部各模块。存取控制器101接收来自DRAM 100外部的表示芯片选择的芯片选择信号CS、写信号WE、读信号OE、操作DRAM 100的时钟信号CLK、当DRAM 100上电时有效的上电信号PON和在装载(shipping)检查等期间使自检功能无效的产品模式(product mode)信号PM等。存取控制器101将测试启动信号TE输出到刷新计数器102和自检控制器104，所述测试启动信号TE表示了根据上电信号PON的自检模式。而且，存取控制器101从刷新计数器102接收表示自检完成的测试禁止信号TD。自检是用于检测存储单元故障的自我诊断检测。后面详细描述自检。

存取控制器101还向刷新控制器103输出指定自检模式、写模式或读模式的模式选择信号MS。根据自检模式、写模式和读模式的每种模式，存取控制器101向输入缓冲器110、输出缓冲器111和地址输入缓冲器112输出指定操作状态或停止状态的缓冲控制信号BC。此外，存取控制器101向WA/DA/切换器108输出切换控制信号SC，WA/DA/切换器108根据该模式在存储单元阵列109和输入缓冲器110或输出缓冲器111之间的连接进行切换。

刷新计数器102产生用于自检或刷新操作的地址。当进行自检时，刷新计数器102根据由存取控制器101提供的测试启动信号TE输出行地址和列地址。当进行刷新操作时，刷新计数器102根据其计数向刷新控制器103输出刷新地址(例如，要刷新的行地址)。刷新计数器102接收来自刷新控制器103的刷新启动信号。根据刷新启动信号，刷新计数器102输出刷新地址和故障地址中的一个或二者。故障地址在后面描述。

刷新控制器103是这样一种电路，其根据由自检所存储的故障存储单元行地址(故障地址)、从外部输入的外部地址和由刷新计数器102产生的刷新地址对DRAM 100的刷新操作进行控制。当执行自检时，自检控制器104保持要写入到存储单元的数据和从存储单元读取的数据的预期值，并对从存储单元读取的数据和预期值进行比较以确定它们是否匹配。刷新控制器103和自检控制器104在后面描述。

行DEC 105是这样一种电路，其在存储单元阵列109中对以行排列的存储单元的存取进行控制。在对存储单元的存取控制中，行DEC105通过由刷新计数器102提供的行地址来指定将要刷新的存储单元的行。而且，其也指定这样一种存储单元的行，在所述存储单元上的数据将通过经由地址输入缓冲器112从DRAM 100的外部提供的外部地址被写入或读取。

行DEC 105接收来自刷新控制器103的刷新地址开关信号。根据刷新地址开关信号，行DEC 105从存储器存取或刷新操作中具有优先级的一个的地址，顺序地激活各存储单元。

地址缓冲器106是接收外部地址并将其传送到列DEC 107的电路。在自检模式中，地址缓冲器106将由刷新计数器102提供的列地址传送到列DEC 107。在写模式或读模式中，地址缓冲器106将由外部DRAM 100提供的外部地址传送到列DEC 107。

列DEC 107是这样一种电路，其对存取存储单元阵列109中排成列的存储单元进行控制。列DEC 107根据来自地址缓冲器106的输入来指定要存取的存储单元的列。要存取的存储单元是通过指定存储单元阵列109的行和列的行DEC 105和列DEC 107来进行存取的。

WA/DA/切换器108包括作为缓冲电路的写放大器WA以用于写入数据、作为缓冲电路的数据放大器DA以读取数据、和在写放大器WA和数据放大器DA之间进行切换的切换器。在写模式中，切换器根据来自存取控制器101的切换控制信号SC来选择写放大器WA，并将数据写入存储单元阵列109。在读模式中，切换器根据切换控制信号SC选择数据放大器DA并从存储单元阵列109读取数据。存储单元阵列109例如是一组排列成点阵的存储单元。

输入缓冲器110将由外部提供的数据传送到WA/DA/切换器108的写放大器WA。输出缓冲器111将由WA/DA/切换器108的数据放大器DA输出的数据输出到外部。地址输入缓冲器112将外部地址传送到行DEC 105。

这里将进一步详细描述刷新控制器103和自检控制器104。图2示出了刷新控制器103和自检控制器104的结构。

刷新控制器103包括地址储存器201、地址比较器202、定时器203和刷新调整电路204。

当由自检控制器104输出的匹配/失配信号指示为失配时，地址储存器201储存由刷新计数器102输出的刷新地址。由此，此时储存的地址是表示故障存储单元地址的故障地址。

地址比较器202对由刷新计数器102提供的刷新地址、由地址储存器201提供的故障地址和由DRAM 100的外部提供的外部地址进行比较，并将比较结果传送到刷新调节电路204。

定时器203接收来自存取控制器101的模式选择信号MS。定时器203根据模式选择信号MS设定刷新周期。将由定时器203设定的刷新周期提供给刷新调节电路204，作为刷新周期设定信号S1。

刷新调节电路204接收模式选择信号MS、刷新周期设定信号S1和地址比较器202的输出S2。当模式选择信号MS表示写模式或读模式时，刷新调节电路204生成刷新地址切换信号和自刷新启动信号，其中所述刷新地址切换信号根据刷新周期设定信号S1和地址比较器202的输出S2来指定行DEC 105应当将优先级赋予存储器存取和刷新操作中的哪一个，而其中自刷新启动信号根据刷新周期设定信号S1来指定将要刷新的行地址。

自检控制器104包括期望值储存器205和比较器206。期望值储存器205将要写入的数据输出到存储单元阵列109，并且还输出期望值S3，该期望值S3是当写入到存储单元阵列109的数据一旦被读出时仍保持原样的位置。将写入数据通过输入缓冲器110输入到WA/DA/切换器108。

比较器206将通过WA/DA/切换器108和输出缓冲器111从存储单元阵列109读出的数据与期望值S3相比较，并将匹配/失配信号输出到刷新控制器103中。如果作为比较结果的读出数据与期望值S3相匹配，则比较器206输出匹配信号，如果它们不匹配，则比较器206输出失配信号。

下文将详细描述根据第一实施例的DRAM 100的操作。DRAM 100具有自检模式、写模式和读模式。根据从DRAM 100外部提供到存取控制器101的上电信号PON、写信号WE和读信号OE来切换各模式。

这里描述自检模式。首先详细描述自检。自检是对存储单元是否具有满足规范的数据保持特性进行测试。图3示出了一个存储单元的电路图。存储单元具有：由行地址确定其启动状态的字线、由列地址确定其启动状态的位线、储存数据的电容器C、控制电容器C中数据的输入/输出和存储的晶体管Tr、以及写入或读取数据的检测放大器SA。晶体管的栅极连接到字线，漏极连接到位线，且源极通过电容器C连接到规定电压BIAS。

例如，当数据写入存储单元时，选择字线以使晶体管Tr导通且检测放大器SA输出电源电压。由此将相应于电源电压的电荷积累在电容器C中并由此存储了“1”。之后，字线变成未选定的，从而使晶体管Tr呈现非导通状态并保持了在电容器C中积累的电荷。当从存储单元读取数据时，在选择字线的同时，将积累在电容器C中的电荷相应的电压提供到检测放大器SA，由此将该电压传输到连接在检测放大器SA下一级的数据放大器DA。

例如，当将“0”写入存储单元时，检测放大器SA输出地电压。在这种情况下，没有电荷积累在电容器C中，由此存储了“0”。

以这种方法，DRAM 100将数据写到存储单元。然而，存储单元具有结漏电流，其导致即使在晶体管Tr截至时，随着时间的过去，积累在电容器C中的电荷量会减小。

图4中以实线示出了正常存储单元的电压衰减曲线。图4示出了当将相应于“1”的电源电压写到存储单元时的放电状态。图4所示的单元保持时间CHT1是正常存储器在边界处达到的电压(阈值电压)所需的时间，在该边界处，在写入后，下一级中的电路可以正确地将该电压电平确定为“1”。因此，通常将刷新周期设定得比该单元保持时间CHT1更短。

然而，故障存储单元具有比正常存储单元更大的漏电流，并且，如果使用正常存储单元的刷新周期，刷新时的单元电压会低于阈值电压。图4中以虚线示出了故障存储单元的电压衰减曲线。如图4所示，故障存储单元中的单元保持时间CHT2比单元保持时间CHT1短。因此，如果刷新周期比单元保持时间CHT2长且比单元保持时间CHT1短，则故障存储单元可能输出错误数据。因此，正常单元没有缺陷。正常单元的单元保持时间大于预定值(例如，产品规范)。而故障存储单元具有缺陷。故障单元的单元保持时间小于预定值(例如，产品规范)。

自检对上述故障存储单元进行检测并储存故障存储单元的地址。图5示出了自检的流程图。

如图5所示，根据在DRAM 100上电后输入的上电信号PON开始自检(步骤501)。然后，将“1”写到存储单元(步骤502)。在经过了相应于刷新周期的时间段之后，该测试重新读取数据(步骤503)。然后，该测试比较写入数据和读取数据(步骤504)。如果步骤504中的比较结果表示数据不匹配，则该测试将从其读取数据的存储单元的地址储存为故障地址(步骤505)。另一方面，如果步骤504中的比较结果表示数据匹配，则该测试进行到下一步骤，而不储存地址。在完成步骤504和505的处理之后，该测试判断是否已经读取了所有存储单元中的写入数据(步骤506)。如果还没有读取所有存储单元中的写入数据，则该测试重复步骤502和506的处理。当完成了对所有存储单元中数据的读取时，该测试就终止处理(步骤507)。之后，开始DRAM 100的正常操作。以后将详细描述正常操作。

随上述流程执行自检。这里将描述自检中的电路操作。

当DRAM 100上电时，上电信号PON输入到存取控制器101。根据PON信号，存取控制器101将测试启动信号TE提供到刷新计数器102和自检控制器104。

接收测试启动信号TE，刷新计数器102生成要写入数据的存储单元的行地址和列地址。对存储单元阵列109中的所有存储单元的地址进行地址生成。

同样接收测试启动信号TE，自检控制器104生成写入数据(测试数据)并通过输入缓冲器110将其提供到WA/DA/切换器108。对于所有存储单元来说，写测试数据为“1”。写测试数据和期望值S1是相同信号。

将数据写到存储单元，并在经过了相应于刷新周期的时间段之后，读出所写数据。将从存储单元阵列109读取的数据通过WA/DA/切换器108和输出缓冲器111提供到自检控制器104，在该自检控制器104处将所读取的数据与比较器206中的期望值S1进行比较。如果所读取的数据与期望值S1相匹配，则自检控制器104将匹配信号传送到刷新控制器103。另一方面，如果所读数据与期望值S1不匹配，则自检控制器104将失配信号传送到刷新控制器103。

如果刷新控制器103接收了来自自检控制器104的失配信号，则将失配存储单元的地址作为故障地址储存到地址储存器201中。另一方面，如果刷新控制器103接收了来自自检控制器104的匹配信号，则不储存存储单元的地址。

当刷新计数器102对所有存储单元生成了用于读和写的地址时，自检完成。一旦完成地址生成，刷新计数器102就将测试禁止信号TD传送到存取控制器101。由此结束自检。

通过降低在存储单元电容器C中积累的电荷来缩短测试时间是可行的。例如，可以将启动字线的电压设得低于正常操作中的电压，或者可以将BIAS电压设得高于正常操作中的电压。

可以根据单元保持时间的温度特性来设定上述相应于刷新周期的时间段。具体地，单元保持时间在低温下长，而在高温下短。不论DRAM100用于怎样的环境温度，相对于存储单元的产品模型而言，根据温度特性设定刷新周期可以实现具有一定程度裕度的测量。这可以更精确地测量存储单元的性能。

如果在产品装载检测期间进行自检，在某些情况下不能消除产品的故障。为了避免这种情况，应当通过产品模式信号PM使自检功能失效。

一旦完成上述自检，则DRAM进入正常操作，以进行外部数据的读和写。这里详述DRAM 100的正常操作。正常操作包括将数据储存到存储单元中的写模式、读取所存数据的读模式和在正常操作期间持续进行的刷新操作。

首先描述写模式。在写模式中，芯片选择信号CS有效且写信号也有效。在这种情况下，通过外部地址端从外部输入了指定存储单元的外部地址。而且，通过I/O数据端输入相应于外部地址的写入数据。根据外部地址，行DEC 105和列DEC 107指定了存储单元阵列109的一个存储单元。将所写入的数据通过输入缓冲器110和WA/DA/切换器108的写放大器SA提供到所指定的存储单元。由此将所写入的数据储存在由外部地址指定的存储单元中。

这里描述读模式。在读模式中，芯片选择信号CS有效且读信号也有效。在这种情况下，通过外部地址端输入指定存储单元的外部地址。根据该外部地址，行DEC 105和列DEC 107指定存储单元阵列109的一个存储单元。从I/O数据端通过WA/DA切换器108的数据放大器DA和输出缓冲器111输出在指定存储单元中所存储的数据。由此将数据从存储单元读出。

这里描述刷新操作。刷新操作在DRAM 100的正常操作期间重复地进行。图6示出了刷新操作的流程图。参考图6描述刷新操作。一旦完成自检，就开始正常操作(步骤601)。当开始正常操作时，刷新计数器102生成刷新地址(步骤602)。

将刷新地址输入到刷新控制器103。刷新控制器103将存储在地址储存器201中的故障地址的低位地址与刷新地址的低位地址相比较(步骤603)。如果故障地址的低位地址和刷新地址的低位地址相匹配，则刷新调节电路204对相应于故障地址和刷新地址的各存储单元的行输出自刷新启动信号。根据该自刷新启动信号，刷新计数器102将刷新地址和故障地址传送到行DEC 105。由此对存储单元的指定的两行进行刷新(步骤604)。

另一方面，如果故障地址的低位地址和刷新地址的低位地址不匹配，则刷新调节电路204仅对相应于刷新地址的各存储单元的行输出自刷新启动信号。根据该自刷新启动信号，刷新计数器102将刷新地址传送到行DEC 105。由此对存储单元的指定行进行刷新(步骤605)。

刷新计数器102重复生成刷新地址。由此，DRAM 100重复进行刷新操作(步骤606)。具体地，以由定时器203设定的刷新周期对存储单元的各个行重复地进行刷新操作。此外，在本实施例中通过刷新调节电路204，以比正常刷新周期短的周期对故障存储单元进行刷新操作。

在本实施例中，刷新操作在有些情况下同时对刷新地址和故障地址进行刷新。在这种情况下，需要选择多条字线。这里详细描述字线的同时选择。存储单元阵列109包括多个子阵列，所述子阵列是存储单元的较小单元。图7示出了子阵列的式样图。图7所示的子阵列具有由行DEC指定的行地址的低2位的字线和由列DEC指定的多条位线。具体地，在子阵列中，将存储单元的行地址的低2位连接到一个检测放大器SA，由此降低检测放大器的负载。在刷新操作中，检测放大器SA进行存储单元电压的检测和再充电。

图8示出了同时选择字线和使用以上子阵列的刷新操作的时序图。这里描述当行地址“100”为故障地址时，依次对行地址“000”至“111”进行刷新操作的情况。如图7所示，对具有子阵列的DRAM给出描述，在子阵列中行地址的低2位是一个控制单元。在时间T1，对“000”进行正常的刷新操作。由于“100”和“000”的低2位相同(即，“00”)，因此对“100”也进行刷新操作。之后，依次从“001”至“011”进行刷新操作。然后，在时间T2，对“100”进行正常的刷新操作。之后，依次从“101”至“111”进行刷新操作。在时间T3，再次刷新“000”和“100”。然后，重复从T1到T3的操作。

另一方面，将对存储单元的写和读命令从外部随机地输入到DRAM 100。因此，需要一种功能，使调节器防止刷新操作与外部存取冲突。下文中描述了包括这种功能的刷新操作。

图9示出了其中正发生外部存取的刷新操作流程图。这里参考图9描述刷新操作。一旦完成自检就开始正常操作(步骤901)。在开始正常操作之后，刷新计数器102生成刷新地址(步骤902)。

将刷新地址输入到刷新控制器103。刷新控制器103将储存在地址储存器201中的故障地址的低位地址与刷新地址的低位地址相比较(步骤903)。如果故障地址的低位地址与刷新地址的低位地址相匹配，则将外部地址与故障地址和刷新地址相比较(步骤904)。如果外部地址与故障地址和刷新地址中的任一个相匹配，则刷新控制器103将存储器存取与刷新操作相比较，按照定时器的值，优先进行更早完成对存储单元访问的操作(步骤905)。

步骤905结束后，该流程对连接到由刷新地址和故障地址所指定的字线的存储单元进行刷新(步骤906)。

另一方面，在步骤904中如果外部地址与刷新地址不匹配，则流程前进到步骤906，而不进行步骤905的处理。在对刷新地址完成刷新后，进行下一个刷新操作(步骤910)。

在步骤903中，如果故障地址的低位地址与刷新地址的低位地址不匹配，则流程判断刷新地址是否与外部地址相匹配(步骤907)。如果在步骤907中的地址相匹配，则进行与步骤905相同的处理(步骤908)。在完成步骤908之后，对连接到由刷新地址指定的字线的存储单元进行刷新(步骤909)。

如果在步骤907中地址不匹配，则流程前进到步骤909。在对刷新地址完成刷新之后，进行下一个刷新操作(步骤910)。通过重复进行从步骤902到步骤910的处理执行刷新操作。

通过在刷新控制器103的控制下，储存了故障存储单元的地址并缩短了对所存地址的刷新周期，第一实施例的DRAM使具有退化的电荷保持特性的存储单元明显满足了产品规范。由此，具备具有退化的电荷保持特性的存储单元的DRAM 100能够满足产品规范，从而提高了DRAM 100的成品率。

而且，在本实施例中，在装载后其电荷保持特性退化的存储单元也可以具有冗余，由此可以降低装载后出现故障的DRAM 100的数量，从而提高了产品可靠性。

此外，由于存储单元具有冗余度，因此第一实施例的DRAM 100不需要多余的存储单元。因此，即使具有小的芯片尺寸，DRAM 100也可以具有冗余度。由于第一实施例的DRAM 100不需要多余的存储单元，因此在存储器存取中不需要与输入的外部地址相比较和转换操作。而且，由于只需要对故障存储单元设定较短的刷新周期，因此对于具有冗余度的故障存储单元的数量没有限制。因此，例如，即使所有存储单元都退化了，也可以使所有存储单元具有冗余度。

在上述刷新操作中，对一旦输入了外部地址时的存取控制就是现有技术的DRAM 1000中通常执行的操作。然而，对该实施例来说，当比较外部地址和要刷新地址时，特别考虑到故障地址。并不总是要进行故障地址和外部地址之间的比较，并且比较操作本身在很短时间内就结束了。因此，第一实施例的DRAM 100实现了存取速度上的提高，由此实现了具有冗余度和高存取速度的DRAM 100。

第二实施例

根据本发明第二实施例的DRAM 300包括储存系统数据的第一区域(例如，代码区)和储存处理数据的第二区域(例如，工作区)，其中所述处理数据将要被诸如CPU的外部装置处理。例如，储存在代码区的系统数据是构造系统基本操作的数据，且由此系统数据的大小小于处理数据的大小。因此，代码区的存储区域小于工作区的存储区域。

当系统停止时，具有DRAM的系统通常将储存在DRAM代码区中的系统数据写在非易失性存储器上。然后，当系统启动时，系统将所写的系统数据加载回DRAM，或将诸如基本输入输出系统(BIOS)的系统数据加载到DRAM中。

当在系统启动而加载系统数据时，在DRAM 300启动之后的自检阶段期间的同时，第二实施例的DRAM 300进行自检并加载系统数据。图10示出了根据第二实施例的DRAM 300的框图。

如图10所示，根据第二实施例的DRAM 300包括测试电路301和存储器302。DRAM 300基本与第一实施例中的DRAM相同。例如，测试电路301将除了第一实施例中的存储单元阵列109之外的模块集成到一个模块中，并在上电时执行存储器302的自检。存储器302与第一实施例中的存储单元阵列109等效。而且，将作为非易失性存储器的只读存储器(ROM)310设置在DRAM 300的外部。在本实施例中，DRAM 300和ROM 310安装在不同芯片中，并且将两个芯片密封在一个封装中，形成多芯片封装(MCP)或封装中的系统(SIP)。

存储器302包括代码区302a和工作区302b。代码区302a将系统数据储存在ROM310中。工作区302b储存用于例如CPU处理的处理数据。例如，代码区302a和工作区302b形成在不同的子阵列中。由此，如第一实施例所示，只要各行地址的低2位相同，即使行地址不同，也可以对连接到由相同低2位在不同子阵列中指定的字线的存储单元进行存取操作和刷新操作。因此，例如，工作区302b可以在对代码区302a进行外部存取时的期间内进行刷新操作。

下文参考图11的时序图描述根据第二实施例的DRAM 300的操作。第二实施例的DRAM 300在每次上电时对工作区302b进行自检，而在几次上电中对代码区302a进行一次自检。在下文中，作为示例描述在不对代码区302a进行自检的情况下的上电操作。

在时间T10，将电源电压VDD提供到DRAM 300，内部芯片启动信号(内部CE)随着电源电压VDD而上升。并且在时间T10，写信号WE下降，使得存储器302进入可写状态，并且，测试启动信号TE下降，使得工作区302b进入自检模式。代码区302a由此开始读取ROM中的数据，且工作区302b开始自检。例如，内部芯片启动信号可以是由测试电路301中的存取控制器111输出的信号，并将芯片的操作状态和待机状态之一指定到除测试电路301中的存取控制器111之外的电路。例如，当内部芯片启动信号为低电平时，该信号将该芯片设置到待机状态，使该芯片进入低功耗模式。

此时，BY/RY信号为低电平，因此，DRAM 300处于不进行其他处理的繁忙状态，直到当前处理结束。例如，BY/RY信号可以是由测试电路301中的存取控制器101输出的信号，并且当该信号为低电平时将其传送到其他芯片，以便告知外部此时DRAM处于繁忙状态。可以将BY/RY信号仅用在DRAM 300内部。可以根据规范通过在自PON(时间T10)起的规定时间段内设定禁止存取来消除BY/RY信号，所述规定时间段例如是从PON到内部芯片启动信号的下降沿的时间段。

然后，在时间T11，当从ROM 310到代码区302a的数据加载结束时，写启动信号上升且DRAM 300进入外部写入禁止状态。此时，工作区302b处于自检。自检在时间T10开始并在时间T11之后的时间T12时结束。在从T10到T12的时间段内，进行相对于图5在第一实施例中描述的自检。例如，测试进行写操作，以便将“1”写到工作区的所有存储单元(步骤502)。在相应于刷新周期的时间段，保持操作保持存储单元的状态，且然后读取所写数据(步骤503)。测试进一步进行比较操作，以比较写入数据和读取数据(步骤504)，如果比较结果表示写入数据与读取数据不匹配，则进行存储器操作以对该存储单元的地址进行储存(步骤505)。最后进行写入“0”的复位操作，以初始化已经完成自检的存储单元。

当在自检中开始复位操作时，BY/RY信号上升并在时间T12达到高电平。在时间T12，测试启动信号从低电平变为高电平。响应于测试启动信号的改变，内部芯片启动信号在时间T13从高电平变为低电平。DRAM 300由此进入待机状态，以低功耗等待外部地址。

如前所述，第二实施例的DRAM 300使用形成在存储器302上的多个子阵列的一部分作为代码区302a且其余部分作为工作区302b。例如，存储器302将行地址的低2位地址分配给用于指定如第一实施例所述的每个子阵列字线的地址。因此，第二实施例的DRAM 300通过使用具有相同低2位的不同行地址能够对不同的子阵列进行存取操作和刷新操作。因此，第二实施例的DRAM 300可以在上电后对工作区302b进行自检的同时将系统数据加载到代码区302a。与完成自检后加载系统数据的情况相比，第二实施例的DRAM 300由此可以在更短的时间内进行自检和系统数据的加载，由此缩短了启动处理的时间。

虽然在以上实施例中不对代码区302a进行自检，但也有如下可以对代码区302a进行自检的情况。在这种情况下，首先进行对代码区302a的自检，且然后同时进行将系统数据加载到代码区302a和在工作区302b上执行自检的操作。由于工作区302b尺寸小且用于自检的时间短，因此依此顺序进行处理抑制了启动时间的增加。

至于上电后进行自检的频率，可以在每次电源打开时对代码区302a和工作区302b进行自检，并且频率可以改变。

本发明不限于上述实施例，而是可以以各种方式改变。例如，只要故障地址的刷新周期比用于正常存储单元的刷新周期短，那么故障地址刷新周期的设定就可以与地址无关。故障地址的刷新周期可以根据故障存储单元而改变，例如是正常刷新周期的1/2、1/4或1/8。

在刷新操作期间出现外部存取时对刷新操作的调整不限于上述各实施例，只要控制操作以使得将要被刷新的存储单元与将要被存取的存储单元不冲突就可以。

而且，可以在给定时间进行自检，而不是响应上电。此外，对于地址储存器，通过使用非易失性存储单元，可以不在每次上电而是在给定周期进行自检。

明显地，本发明不限于上述实施例，在不脱离本发明保护范围和精神的情况下可以更改和改变。

Claims (19)

1.一种易失性半导体存储器，包括：

检测存储单元故障的自检控制器；

地址储存器，储存表示故障存储单元地址的故障地址；和

刷新调节电路，将由该故障地址所指定的存储单元的刷新周期设定得比正常存储单元的刷新周期短。

2.根据权利要求1的易失性半导体存储器，还包括：

生成刷新地址的刷新计数器。

3.根据权利要求2的易失性半导体存储器，其中所述刷新计数器生成行地址和列地址，以便在执行自检时指定将要写入或读取数据的存储单元，其中所述的自检包括：检测存储单元的故障并对指定了故障存储单元地址的故障地址进行存储；并且生成刷新地址，以便在进行用于保持数据的刷新操作时指定将要被刷新的存储单元的行。

4.根据权利要求2的易失性半导体存储器，其中该刷新调节电路输出刷新启动信号，用于在该刷新地址的低位地址和该故障地址的低位地址匹配时，对与由该刷新地址指定的字线相连的存储单元和与由该故障地址指定的字线相连的存储单元进行刷新。

5.根据权利要求3的易失性半导体存储器，其中该刷新调节电路输出刷新启动信号，在该刷新地址的低位地址与该故障地址的低位地址相匹配时，该刷新启动信号用于对与由该刷新地址指定的字线相连的存储单元和与由该故障地址指定的字线相连的存储单元进行刷新。

6.根据权利要求1的易失性半导体存储器，其中该刷新调节电路输出刷新启动信号，在该刷新地址的低位地址与该故障地址的低位地址相匹配时，该刷新启动信号用于对与由刷新地址指定的字线相连的存储单元和与由该故障地址指定的字线相连的存储单元进行刷新，其中所述的刷新地址是由刷新计数器生成的。

7.根据权利要求1的易失性半导体存储器，其中当输入了与将要刷新的刷新地址和该故障地址中的至少一个相匹配的外部地址时，该刷新调节电路根据外部地址从刷新操作和存储器存取操作中选择一个。

8.根据权利要求7的易失性半导体存储器，其中该刷新调节电路根据外部地址从刷新操作和存储器存取操作中选择一个，其作用是，根据外部地址将优先级赋予该刷新操作和该存储器存取操作中的一个，该外部地址是根据设定刷新周期的定时器的值更早地对存储单元进行访问的地址。

9.根据权利要求1的易失性半导体存储器，其中响应于易失性半导体存储器的上电执行自检，该自检包括检测存储单元的故障并储存表示故障存储单元地址的故障地址。

10.根据权利要求9的易失性半导体存储器，其中可以根据外部信号停止自检。

11.根据权利要求9的易失性半导体存储器，其中在从该易失性半导体存储器外部的非易失性存储器加载数据的同时执行自检。

12.根据权利要求9的易失性半导体存储器，其中该易失性半导体存储器包括：用于储存系统数据的第一区域和用于储存处理数据的第二区域，其中该处理数据用在存储区域内设置存储单元处的外部装置中，并同时对第二区域执行自检、以及从外部非易失性存储器将系统数据加载到该第一区域中。

13.一种为检测存储单元故障而进行自检的易失性半导体存储器，包括：

刷新计数器，生成行地址和列地址，以在执行自检时指定要写入或读取数据的存储单元，并且在进行用于保持数据的刷新操作时，生成刷新地址以指定将要刷新的存储单元的行；

自检控制器，检测存储单元故障；

地址储存器，用于储存表示故障存储单元地址的故障地址；和

刷新调节电路，用于将由故障地址指定的存储单元的刷新周期设定得比正常存储单元的刷新周期更短。

14.根据权利要求13的易失性半导体存储器，其中，当该刷新操作中该刷新地址与该故障地址相匹配时，该刷新计数器输出该刷新地址和该故障地址。

15.根据权利要求13的易失性半导体存储器，其中响应于该易失性半导体存储器的上电执行自检，该自检包括检测存储单元的故障和储存表示故障存储单元地址的故障地址。

16.根据权利要求15的易失性半导体存储器，其中可以根据外部信号停止该自检。

17.根据权利要求15的易失性半导体存储器，其中在从该易失性半导体存储器外部的非易失性存储器加载数据的同时执行该自检。

18.根据权利要求15的易失性半导体存储器，其中该易失性半导体存储器包括：用于储存系统数据的第一区域和用于储存处理数据的第二区域，其中该处理数据用在存储区域内设置存储单元处的外部装置中，并同时对第二区域进行自检、以及从外部非易失性存储器将该系统数据加载到该第一区域中。

19.一种易失性半导体存储器，包括：

具有多个单元的存储单元阵列；

自检控制器，对将要写入到各单元的选定单元中的第一数据和从各单元中的该选定单元实际读取的第二数据进行比较，并输出比较结果；和

刷新控制器，响应于该比较结果控制该选定单元的刷新周期。

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