CN1838308A - 用于改变字线有效工作周期的方法和装置 - Google Patents

Abstract

提供一种半导体存储器，其至少可以以测试模式运行。这种半导体存储器包括存储器阵列，该存储器阵列包括可以通过多个各自的字线和多个各自的位线访问的多个存储单元。行解码驱动器可用来在根据第一信号确定的第一时间点激活多个字线中的一个字线并在根据第二信号确定的第二时间点对该字线去激活。该半导体存储器还包括预充电电路，其可用来在第三时间点对位线预充电，一发生该第二时间点就发生该第三时间点。可变长度延迟电路可在延迟定时输出根据第一信号延迟的且在第一信号后发生的第二信号，该延迟定时具有可控的可变长度。

Description

用于改变字线有效工作周期的方法和装置

技术领域

本发明涉及半导体集成电路及其测试。

背景技术

半导体集成电路、这里也称为“芯片”的产品测试不仅需要不能被可靠地确认并处理的装置而且需要在边缘运行的装置，即其操作接近故障的装置。通常为了避免边缘装置以后发生故障(那时可能需要更昂贵的修理)，将边缘装置离线取走并由测试为好的装置替换。或者，假如芯片被适当标记并向将边缘芯片结合到其它设备中的下游用户确认该装置的边缘性，可以允许边缘装置保持一部分操作配置。换句话说，在某些受限的条件下，如在较少频率使用、较短的持续时间、每天较短的导通时间或在更好的受控温度下，一些芯片令人满意地运行，如果标记为边缘的且被限定于这样使用时，可能在这些条件之外出故障的装置也是可用的。

半导体存储器包括受运行特征中的变化(如由于装置处理中不可避免的非统一性)影响的特定装置。这对于动态随机存取存储器(“DRAM”)特别确切，因为DRAM的设计倾向于有助于电路密度和成本的最优化。这种变化可能导致DRAM的成百万(甚至上亿)的存储单元在产品测试时失败或在该时间处于边缘运行。不幸的是，对与芯片结合的下游设备，在边缘运行的存储单元将会比初始测试期间肯定失败的那些存储单元造成更大的损害。通常，在边缘运行的存储单元在DRAM的期望寿命期间在后期会损坏得更严重。然而，今天对于长期设备的可靠性和性能的期望与存储单元在设备的有效寿命期间在后期发生的失败正相反。即使仅有DRAM中的一个边缘存储单元在后期失败，也会以终端用户不期望的方式影响可靠性和性能。

因此，为了确保芯片的长期可靠性和可用性，必须在产品测试时间将在边缘运行的存储单元以及失败的存储单元从配置中移走。在边缘运行的存储单元以及失败的存储单元通常由芯片上可用的冗余存储单元代替。以这种方式，当一个完整的单元在一个连续的地址空间提供数据的存储和检索时，DRAM外部的装置保持对DRAM可寻址。

另一方面，有时大量的DRAM芯片的存储单元表现出相同程度的边缘性。如果边缘性的程度不是太极端，例如刷新间隔必须设定为64ms而不是128ms，当特定的芯片被标记且用于不被认为是“重大任务”的特定目的时，这种边缘性将被认为是可接受的。在这种情况下，大量的边缘存储单元进行冗余替换是不切实际或不可能的，然而，边缘性的程度对于使用芯片的特定目的被认为是可接受的。在第三种情况下，边缘性存储单元的数量以及它们的边缘性程度都太大使得修复或使用作为边缘运行芯片的芯片是不切实际的。在这种情况下，该芯片被定义为废弃。

当然，问题是如何识别和表征在边缘运行的存储单元，使得无论边缘存储单元是否被修复和被测试为好的冗余单元替换都可以作出通知决定，而不是作为边缘芯片被标记并出售，或者被扔掉。

已经估计到单-位失败是DRAM中最普遍的缺陷。DRAM的冗余替换设计通常允许最多为大约1％的单-位失败的存在。单-位失败通常导致制造工艺中的变化，这影响DRAM单元的存储电容元件的容量，或者导致流出DRAM单元的漏电流超出限制。尽管这种失败通常在标准操作情况下的产品测试过程中出现，但仍需要更严格的测试条件以便试验边缘的DRAM单元。

许多DRAM包括存储单元或仅包括一个电容器和一个晶体管的“DRAM单元”，该晶体管被用作用于控制DRAM单元的写和读的通道门装置或“通道门晶体管”。

在DRAM单元中将数据存储为存储在电容器上的电荷。使通道门晶体管导通以便将数据写入到DRAM单元中，并读取存储在DRAM单元中的数据。因为数据存储为电容器上的电荷，所以由于少量的电流以“漏电流”的形式无情地从电容器流掉，数据具有随着时间的流逝而减弱的倾向。由于该原因，DRAM单元需要定期地刷新以便再存储，即，对DRAM单元中所存储的电荷“再充电”到需要的电平以便保持信号余量。然而，不是所有的DRAM的DRAM单元都可以在相同的时间间隔存储给定量的电荷。一些具有相对大的漏电流的DRAM单元必须以比其它DRAM单元以更频繁的间隔被刷新。这种具有更大的漏电流的单元的证明和表征需要在产品测试时更好的进行。

运行这种DRAM单元测试的特定有希望的方式是通过执行“写-窗口”测试。“写-窗口”测试需要通过将用于读和写存储单元的电操作条件改变到强调的(stressed)存储单元的能力以便在连续的刷新间隔之间保持所存储的数据的点。

在“写-窗口”测试中，缩短将数据写入到存储单元所分配的时间间隔。这导致存储在存储单元的电容器元件上的电荷量少于通常运行期间电容器元件上的电荷量。如果在经过刷新间隔(或更长的预定时间周期)后读取存储单元，由保持所存储数据的存储单元呈现的可靠性或其缺失指示在由缩短的写间隔限定的强调的运行条件期间存储单元是合格还是失败。

在执行这种“写-窗口”测试时，为了得到具有需要的粒度(granularity)的结果需要使用缩短的写间隔范围的测试。因此，当使用可用的外部测试设备测试高级DRAM芯片时，不可能实现需要的粒度的等级。参考图1中示出的现有技术结构以及图2中提供的示意性现有技术的时序图更好的表示出试图使用这种测试的问题。

图1示出DRAM 100的内部结构，其包括具有设置在字线104和位线106交叉点的存储单元的DRAM阵列102。通过字线驱动器(WL DRV)电路108操作(“访问”)DRAM阵列102的字线，通过行解码器(ROW DEC)电路110选择该字线驱动器电路中的特定驱动器。当分别通过读出放大器和预充电电路(SA/PCHG)112进行锁存或驱动时，经由位线106从阵列102的被访问的字线上的存储单元读取数据或将数据写入这些存储单元。SA/PCHG 112还用作对字线存取之间的位线进预充电，例如复位到预定电压。这样，当访问字线时，从存储单元读取的信号或写入到存储单元的信号将以可预知的方式变换。SA/PCHG112通过第二读出放大器电路(SSA)116与DRAM 100的外部数据输入/输出接口114交换读出或写入数据。SSA 116用作与SA/PCHG112传输选定列或一组列上的通常有限的数据位集，该有限的数据位集由提供给列解码器(COL DEC)118的列地址(COL ADDR)确定。相似地，提供给行解码器110的行地址(ROWADDR)确定在给定的存储器访问周期中被访问的特定字线。列地址和行地址通常由可以包括列预解码电路和行预解码电路(结合在图1中称为地址控制元件120的元件中)的地址控制接口或地址总线提供。

控制器122产生包括列地址选通(CAS)信号和行地址选通(RAS)信号的操作DRAM所需的多个控制信号，该列地址选通(CAS)信号对列解码器118的操作进行定时，而行地址选通(RAS)信号用于对行解码器110的操作进行定时。通常，控制器122还控制DRAM 100的操作，为控制DRAM阵列102的哪些地址要被刷新而将许多“y”控制信号线提供给地址控制元件120来刷新DRAM阵列102的存储单元，并且对读、写以及刷新DRAM阵列102的地址的提供进行定时和控制。此外，控制器122还可以提供自动预充电定时信号(“APCHG”)，其根据DRAM读或写周期的开始进行定时(例如，当根据控制器产生对字线解码和驱动操作定时的RAS信号或WL_EN信号时定时)。这种自动预充电定时信号对位线预充电间隔的开始进行定时，以便与被访问的字线去激活的时间大致或精确地一致。例如，设计自动预充电定时信号以便在对该被访问的字线去激活的同时开始位线的预充电；即通过禁用WL_EN信号“去选择”。除了自动预充电定时信号，控制器122输出用于在外部预充电定时信号(PCHG)和由控制器122产生的自动预充电定时信号(APCHG)之间选择的选择(SEL)信号。使用自动预充电定时，在使用WL_EN信号激活特定的字线后，以固定的时间间隔开始位线预充电操作。相反，不这样限制从外部电路、如外部测试设备中到达的外部预充电信号(PCHG)。可以对外部预充电信号PCHG定时以便在不同的时间变换，所有这些都与外部测试设备的能力和从测试设备到芯片上的DRAM 100的信号通路的保真度有关。然而，如从下述变得明显的，具有下面的问题：在需要的时间使PCHG变换需要面对难以克服的困难。

现在将以在使用可用的外部测试设备进行写-窗口测试时遇到的困难作为例子描述图2。在一种执行写-窗口测试的方法中，以一个逻辑电平，即逻辑“低”或逻辑“0”将数据“强有力”地写入到存储单元中。随后，将具有相反逻辑电平，即逻辑电平“高”或逻辑“1”的数据写入到相同的存储单元。然后，允许经过用于刷新该存储单元的预定的间隔，此后读取存储单元。通过缩短用于写操作的字线的有效工作周期循环可以执行弱地写入“1”的动作。图2的曲线150示出图1所示的现有技术DRAM阵列100的字线上的电压电平。当字线上的电压电平为低时，字线没有被激活，使得连接到那个字线的存储单元的通道门晶体管截止并且在该时间没有访问存储单元。另一方面，当字线上的电压电平为高时，字线被激活使得连接到该字线的存储单元的通道门晶体管导通，然后访问那些存储单元。在该时间字线电压电平为高，存储在存储单元的电容器上的电荷开始流出电容器到达连接到每一个存储单元的位线。

在通常的操作过程中，在时间152，字线上的电压从低的非激活电平变换到高的激活电平。在激活字线后，然后可以读、写或刷新连接到那个字线的存储单元，结合将读出数据锁定和输出到SSA 116(以及数据I/O接口114(图1))的读取操作以及刷新连接到字线的所有存储单元的操作。在后面的时间154，字线再一次从高电压电平变换到低电压电平。在该时间，阻止该存储单元被访问，保持其电容器上存储的电荷直到下一次字线访问。紧接着是在该相同字线的下一次激活之前至少需要对DRAM 100的位线预充电最小时间间隔156。在这个“预充电间隔”156期间，将未被访问的位线上的电压复位为预定的电压。

此后，在时间158，控制DRAM以便将“0”写入到存储单元。优选地，“0”被“强有力地”写入到存储单元，例如通常以导致存储在电容器上的电压达到需要的逻辑电平的方式写入。如图2中示出的，在时间158，字线变换到激活的高电压电平并且“0”被写入由激活的字线访问的存储单元。一旦“0”被写入电压电平，在时间160，该字线再一次被降到低电压电平。为了“强有力的”写存储单元，可以在初始写操作之后以相同的逻辑“0”重复由时间154和156之间的时间间隔所表示的写操作一次或多次。

此后，在后面的时间162在操作过程中，存储单元被写为逻辑“1”，即高电平。然而，该时间，使用用于激活字线的缩短的时间间隔进行写操作，在时间163结束，使得仅将“1”弱地写入到该存储单元。然后，再一次使该访问的字线去激活。为了在全部强调的条件下测试该存储单元，在再一次被访问之前，保持字线为低至少为刷新间隔tR长的时间周期，大约128ms。未激活的时间周期允许电荷从存储单元的电容器经由可能存在的任何泄漏路径以漏电流溢出。此后，在时间164，再一次激活字线并从该字线读取存储单元的内容。

在该时间，当存储单元测试为好时，从存储单元读取的数据的值为1，而不考虑在最初将“1”写入存储单元的强调的条件，并且在再一次读取存储单元之前经过长的时间间隔。然而，如果存储单元是一个在正常情况下在边缘运行或失败的存储单元，则当读取时存储单元中的值将显示为“0”。以这种方式，通过写-窗口测试识别边缘的或失败的存储单元。

然而，如上面提到的，测试的一个目的是以足够的粒度确定存储器失败的强调的条件。可用的外部测试设备不能满足该目的。曲线170示出了输入到DRAM100(图1)的时间多路分离器124的波形，该时间多路分离器124用于控制激活DRAM 100的字线的时间，并且将预充电控制信号PCHG提供给SA/PCHG112以便在字线的激活之间对字线进行预充电。参考图2，WL_EN(字线使能)信号和PCHG(外部预充电时间信号)的上升沿之间的波形的周期t0定义用于保持字线激活的周期。

不幸的是，由于外部测试设备或与芯片的接口的质量，或者两者兼而有之，从外部测试设备输入到DRAM 100的信号波形170的质量很差。这排除了该设备在写-窗口测试中提供足够的粒度。波形170的脉冲172示出了这一点。到达多路分离器124(图1)的信号波形具有大约20ns的上升时间或“变换时间”和大约10ns的抖动tJ。变换时间tT和抖动tJ使WL_EN信号的信号边缘和持续时间不精确。然而对于写-窗口测试需要改变1ns的字线激活间隔tW增加到20到30ns的范围，根据图1示出的现有技术装置的大的抖动和长的变换时间排除执行这种测试。

因此，需要一种新的DRAM电路和方法，其能够以比根据现有技术提供的粒度更大的粒度提供写-窗口测试。

发明内容

因此，根据本发明的一个方面，提供一种改变半导体存储器字线的有效工作周期长度的方法。在该方法中，将可变自动预充电定时设定为第一值。据此，在第一时间点激活字线之后；在至少部分由第一值确定的第二时间点对字线自动预充电，其中由第一时间点和第二时间点之间的时间长度定义字线有效工作周期长度。

根据本发明的另一方面，提供一种在具有测试模式接口的半导体存储器内测试存储单元的方法。该方法包括：激活该半导体存储器的测试模式接口；以及此后，通过该测试模式接口输入信息以便将可变自动预充电定时设定为第一值。测量字线的激活间隔的开始与预充电间隔的开始之间的自动预充电定时。

然后将连接到存储单元的位线转换到第一逻辑电平。将外部预充电信号提供给该半导体存储器，并且激活字线以便根据第一逻辑电平写存储单元，其中该字线的有效工作周期的终点至少部分地由该外部预充电信号确定。

此后，提供信号以便选择自动预充电定时，将位线转换到第二逻辑电平。激活字线以便根据该第二逻辑电平写存储单元，字线激活间隔的长度由该第一值确定。然后，读取该存储单元的内容以确定该存储单元是否成功地保持该第二逻辑电平。

根据本发明的另一方面，提供一种至少以测试模式运行的半导体存储器。这种半导体存储器包括：存储器阵列，其包括可通过多个各自的字线以及多个各自的位线进行访问的多个存储单元。行解码器驱动器，可用来在根据第一信号确定的第一时间点激活多个字线中的一个字线以及在根据第二信号确定的第二时间点对该字线去激活；

该半导体存储器进一步包括预充电电路，其可用来在第三时间点对位线进行预充电，一发生该第二时间点就发生该第三时间点。可变长度延迟电路可用来在该第一信号之后在延迟定时输出该第二信号，该延迟定时相对于该第一信号延迟，且该延迟定时具有可控的可变长度。

附图说明

为了更完整地理解本发明及其优点，现在结合附图参考下面的描述，附图中：

图1是表示根据现有技术的动态随机存取存储器(“DRAM”)的内部构造的平面图；

图2是表示根据现有技术执行的DRAM的“写-窗口”测试的时序图；

图3是表示根据本发明一个实施例的动态随机存取存储器(“DRAM”)的内部构造的方框示意图；

图4是表示根据本发明一个实施例的可编程延迟装置的内部结构的方框示意图；

图5是表示用于执行根据本发明一个实施例的写-窗口测试的方法的流程图；

图6是表示根据本发明一个实施例的DRAM的“写-窗口”测试的时序图。

具体实施方式

因此，本文提供一种新的DRAM电路和方法，其能够通过改变在DRAM内进行自动预充电的定时来执行“写-窗口”测试。由于通过本文公开的DRAM电路的内部操作来对自动预充电周期的开始进行定时，与上文本发明背景技术中所述的装置相比，其可被更精确地控制且具有更大的粒度。

现在参考图3至图6描述本发明的实施例。图3表示根据本发明实施例的DRAM 200。如图3所示，当DRAM 200的测试模式操作由信号TM_EN启动时，芯片的测试模式接口230用于接收数据(TM_DATA)。测试模式接口230优选不是专用的接口，而是可用于接收并锁存在芯片的不同电路中使用的扫描数据，不管这些电路的功能是什么且不管它们位于芯片的什么位置。为了诊断问题的目的，通常在某些类型的集成电路、特别是逻辑芯片中提供测试模式接口，并且当需要其影响芯片的永久或半永久改变时修补和/或修改电路。例如，测试模式接口有时用于进行复位以及将项配置到芯片的操作配置中或使项脱离操作配置。由此，图3示出的测试模式接口230也可用于除本文描述的目的之外的其它目的。测试模式接口230的输出是一组输入到可编程延迟装置(“PDD”)232的扫描数据(SD_IN)以及对将扫描数据锁存到PDD进行定时的扫描数据时钟(SD_CLK)。当激活时，SD_CLK将扫描数据(SD_IN)锁存到PDD 232中，PDD 232则用于控制DRAM 200中自动预充电开始时的字线的激活与去激活之间的时间长度。包括ROW DEC、WL DRV、ARRAY、SA/PCHG 212、SSA、COL DEC以及DATAI/O装置的DRAM 200的其它元件具有与上面描述的现有技术DRAM 100中的对应元件相同的功能。

如图3进一步所示，输入到PDD 232的是从DRAM 200的控制器222输出的字线使能(WL_EN)信号。控制器222除了能够产生用于控制多路复用器225的自动预充电使能(AP_EN)信号外，其功能与上面关于图1-2中描述的相同。

图4是表示PDD 232的内部结构的方框示意图。PDD 232产生自动预充电定时信号(“APCHG”)，相对于由控制器222输入的字线使能(WL_EN)信号以选定的延迟间隔对该信号进行定时以变换。如图4所示，PDD 232包括扫描数据接口240，该扫描数据接口240包括串行输入(移位)寄存器，该寄存器能够与延迟控制器242并行地保持并输出控制信号。在该例证性实施例中，扫描数据接口240保持并输出编码的延迟数据，该延迟数据表示延迟的可变部分的长度。延迟控制器242依次将扫描数据接口240输出的编码的延迟数据解码为用于操作开关250到253的信号，该开关250至253可编程地控制WL_EN信号的激活沿和APCHG信号的激活之间的总延迟时间长度。为了容易表示，在图4中示出用于选择可选择的延迟元件260的四个开关250至253。然而，可选择的延迟元件260的数目仅仅是示意性的，且不必是四个或任何其它特定的数目。

示意性地，每一个可选择的延迟元件260通过一个含有形成在与DRAM 200相同的芯片上的偶数个反相器装置(例如六个反相器)的链来实现。这些反相器元件链用作产生APCHG信号的一系列这种元件中的颗粒可选择延迟元件260。以这种方式，通过使WL_EN信号通过一系列可选择延迟元件的所选择部分来实现精确控制的延迟。在一个实施例中，所有可选择延迟元件实现相同时间长度的延迟。在另一个实施例中，可选择的延迟元件实现对应于不同时间长度的延迟。例如，在一个实施例中，一些可选择延迟元件产生一个时间长度单位例如0.5ns的延迟，而其它延迟元件实现更长的延迟间隔，例如1ns、2ns、3ns、4ns或更长的延迟间隔。在特定的实施例中，延迟元件仅实现按指数的整数幂变化的延迟间隔。例如，延迟元件可以实现仅按二的整数幂变化的延迟间隔，例如实现一系列具有延迟间隔...2^-2(1/4)，2^-1(1/2)，2⁰(1)，2¹(2)，2²(4)，...的延迟。通过选择具有相同或不同延迟间隔的延迟元件，可以通过使信号通过一系列选择的延迟元件实现总的选择延迟。开关250至253是双作用操作开关，用于选择对于开关250至253中的特定的一个的输入信号是否被传递到第一输出并被传递到PDD232的输出，此后该信号由隔离元件266和锁存器268进一步隔离缓冲和信号调节。或者，输入被传递到一系列可选择延迟元件中的下一个可选择延迟元件260。

现在结合图5中示出的流程图并继续参考图3来描述根据本发明一个实施例的执行“写-窗口”测试的方法。在该实施例中，根据图3中示出的测试模式接口230和可编程延迟装置232控制DRAM 200的自动预充电操作的定时。对是通过外部预充电信号(PCHG)还是通过自动预充电对预充电周期进行定时来提供控制，例如通过由控制器222输出的信号AP_EN，虽然在一个实施例中，可以通过输入到芯片的外部信号直接影响这种控制。由于仅是一些操作必定以给定的顺序发生以便执行该方法，所以如在图5中执行的示出的操作顺序是示例性的。

由此，在方框310中，通过将TM_EN信号提供给测试模式接口230，进入到芯片的测试模式操作。然后，通过提供给测试模式接口230的TM_DATA设定自动预充电延迟(方框320)，该TM_DATA又被作为扫描数据输入信号SD_IN传递到PDD 232。根据扫描数据时钟SD_CLK对输入到PDD 232的扫描数据进行定时，且输入到PDD 232的扫描数据用于对选择的延迟定时进行编程以激活APCHG信号从而开始自动预充电周期。如方框330所示，为了允许执行DRAM的正常读、写和刷新操作，在设定自动预充电延迟间隔之后，退出测试模式操作。

其后，DRAM的控制器222用于执行一系列的写和读操作，它们一起构成写一窗口测试，以测试DRAM阵列的各个存储单元在给定的时间间隔保持所存储数据的能力。

参照图6提供的时序图可很好地理解流程中示出的操作。由此，在时间452，激活DRAM 200的字线，以与控制器222(图3)输出的WL-EN信号的上升沿472一致，然后可以读、写或刷新连接到该字线的存储单元。在后面的与外部预充电信号(“PCHG”)的激活沿474一致的时间454，WL_DRV电路223(图3)导致字线上的电压再一次从高电平变换到低电平，在该时间，不能访问存储单元，以及直到下一个字线访问之前，保持存储在其电容器上的电荷。该保持过程至少是再一次激活同一字线前对DRAM200的位线预充电所需的最小时间间隔tP。在这种“预充电间隔”期间，将未访问位线上的电压复位为预定的电压。

此后，在时间458，该时间与WL_EN的下一个激活沿478一致，控制DRAM以便将“0”写到存储单元。优选地，“0”被“强有力地”写入到存储单元中，即以通常导致存储在电容上的电压达到需要的逻辑电平的方式写入。如图6所示，激活字线并将“0”写入由激活的字线访问的存储单元。在时间460，一旦“0”已经写入，字线上的电压电平再一次降低到低电压电平。为了“强有力地”写入存储单元，在初始写操作之后，可采用相同的逻辑“0”重复由时间454和460之间的时间间隔所表示的写操作一次或多次。

此后，通过将AP_EN提供给DRAM来启用DRAM 200的自动预充电定时特征，然后，选择由PDD 232输出的APCHG定时信号用于控制DRAM的SA/PCHG电路254。因此，一旦激活AP_EN，下一个WL_EN定时信号的下一个上升沿480触发延迟的信号APCHG，该信号APCHG对将要去激活的字线以及在自动预充电定时要预充电的位线进行定时。如上述参考图5的方框310至330描述的，根据事先设定的编程的延迟间隔确定自动预充电定时。由此，在这一点，DRAM的字线激活和预充电操作的定时现在随时可执行各“1”“弱”写入被访问的存储单元，该被访问的存储单元被“强有力地”写入“0”。

因此，在方框360中，这通过设定DRAM200的数据I/O元件252以便将“1”写入到DRAM中，然后激活字线(方框370)并仅在缩短的时间间隔tW内保持字线激活来完成。时间间隔tW由自动预充电定时确定，该自动预充电定时根据上述方法(参考方框310至330)确定。然后，在方框380中，当产生APCHG信号的激活沿时，被访问的字线再一次被去激活。为了在全部强调的条件下测试存储单元，在再一次访问字线之前，保持为低至少刷新间隔tR(作为说明为128ms)的时间周期，非激活时间周期允许电荷通过任何可能存在的泄漏路径从存储单元的电容器漏出。

此后，在时间464，根据WL_EN信号的激活沿484，在该时间存储单元的内容，字线再一次被激活(方框390)。在该时间，当存储单元通过测试标准，从存储单元读取的数据值保持为“1”，而不考虑初始时将“1”写入存储单元的强调的条件，以及在再一次读取存储单元之前所经过的长时间间隔。然而，如果该存储单元是一个在边缘运行或者在正常情况下不能运行的存储单元，则从该存储单元读取的值可能为“0”。在读出特定存储单元的不能产生“1”的情况下，存储单元的失败位置的地址被记录，例如通过外部接口将当前地址输出到位于芯片外的设备上。此外，存储单元失败所处于的情况也被记录。

希望DRAM的所有存储单元都根据上面参考图3所描述的方法来测试。重要的是注意自动预充电定时延迟的改变可以在特定的时间执行，且在控制器222的控制下将“0”强有力地写入一个DRAM阵列的所有存储单元中。此后，在该优选方法中，然后通过AP_EN信号启动自动预充电定时，随后将弱的“1”写入该DRAM阵列的所有存储单元中。通过去激活AP_EN再一次关闭自动预充电定时，使得通过外部预充电信号PCHG对将来的字线激活间隔的终点和长度进行定时，且这些字线激活间隔具有t0的长度。

接下来，通过在经过指定的保持周期tR之后依次访问该阵列的每一个字线来扩展时间tR的间隔。现在，这种字线的激活间隔与DRAM名义上刷新的标准刷新间隔相同或不同。此后，在时间464，由WL_EN信号的激活沿484触发，DRAM的每一个存储单元按照上一次存储单元被写入的顺序读取，使得对于芯片的所有存储单元根据统一的保持周期进行测试。

使用一个自动预充电延迟定时执行的上述方法需要为不同长度的写-窗口执行以便表征DRAM。每次通过在测试模式接口230(图3)提供数据并声明TM_EN信号来设置不同的自动预充电定时。通过在不同的条件下执行这种写-窗口测试，可以收集足够的与DRAM的存储单元的质量有关的信息以便表征DRAM，如：a)，可修理的，其中特定的失效或边缘存储单元的位置可被标识用于修理；b)可用于非严格任务的目的，或许作为被修理的对象；或者c)不能修理且不能使用使得该DRAM被作为废料。

现在将描述本发明可以实现的另一个优点。如上所示，根据图5和图6执行的写-窗口测试几乎完全使用例如WL_EN信号、APCHG并使用由DRAM的控制器222产生的刷新定时信号实现。由此，相对于在本发明背景技术中描述的现有技术方法，本发明该实施例的方法更依赖于每一个DRAM内部产生的信号。因此，不必在将信号传送到存储器或从存储器传送信号时长时间连接外部接口。芯片甚至可以包括参考图3在上面示出并描述的多个DRAM装置200，每一个可以具有本身独立或半独立的控制器222。因此在测试芯片的存储单元时可以实现高度并行，因为即使芯片仅有一个外部接口，本文描述的方法与内部定时信号的关系允许DRAM的多个受控制部分或芯片的多个DRAM能被同时测试。

虽然参考特定实施例在本文描述了本发明，但是应当理解这些实施例仅仅是说明性地表示本发明的原理和应用。因此应当理解，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以对说明性的实施例进行修改并可以设计其它的装置。

Claims (20)

1.一种改变半导体存储器字线的有效工作周期长度的方法，包括：

-将可变自动预充电定时设定为第一值；

-在第一时间点激活所述字线；以及

-在至少部分由第一值确定的第二时间点对所述字线预充电，由第一时间点和第二时间点之间的时间长度定义所述字线有效工作周期长度。

2.根据权利要求1所述的方法，其中第二时间点完全由第一值确定。

3.根据权利要求1所述的方法，其中所述字线有效工作周期长度等于第一值。

4.根据权利要求1所述的方法，其中通过将信息输入到所述半导体存储器的测试模式接口来设定所述可变自动预充电定时。

5.根据权利要求4所述的方法，其中通过所述半导体存储器的测试模式操作输入所述信息。

6.一种测试具有测试模式接口的半导体存储器内的存储单元的方法，包括：

-激活所述半导体存储器的测试模式接口；

-通过所述测试模式接口输入信息，以便将在字线的激活间隔的开始与预充电间隔的开始之间测量的可变自动预充电定时设定为第一值；

-将连接到所述存储单元的位线转换到第一逻辑电平；

-将外部预充电信号提供给所述半导体存储器；

-激活所述字线以便根据第一逻辑电平写所述存储单元，其中所述字线的有效工作周期的终点至少部分由所述外部预充电信号确定；

-提供信号以便选择所述自动预充电定时；

-将所述位线转换到第二逻辑电平；

-激活所述字线以便根据第二逻辑电平写所述存储单元，其中所述字线激活间隔的长度由第一值确定；以及

-读取所述存储单元的内容，以便确定所述存储单元是否成功地保持第二逻辑电平。

7.根据权利要求6所述的方法，其中在根据第二逻辑电平写所述存储单元之后经过预定时间间隔后执行读取步骤。

8.根据权利要求7所述的方法，其中所述预定时间间隔包括在刷新所述存储单元之前用于保持所述存储单元中存储的内容的最小保持时间间隔。

9.根据权利要求8所述的方法，其中所述半导体存储器包括动态随机存取存储器并且所述存储单元包括电容性存储元件。

10.一种至少以测试模式运行的半导体存储器，包括：

-存储器阵列，包括可通过多个各自的字线以及多个各自的位线可访问的多个存储单元；

-行解码驱动器，可用来在根据第一信号确定的第一时间点激活所述多个字线中的一个字线以及在根据第二信号确定的第二时间点对所述字线去激活；

-预充电电路，可用来在第三时间点对所述多个位线中的一个进行预充电，一发生第二时间点就发生第三时间点；以及

-可变长度延迟电路，可用来在延迟定时输出根据第一信号延迟的且在第一信号后发生的第二信号，所述延迟定时具有可控的可变长度。

11.根据权利要求10所述的半导体存储器，其中时间的所述可控的可变长度通过延迟第一信号来确定。

12.根据权利要求11所述的半导体存储器，其中所述可变长度延迟电路包括一系列可选择延迟元件。

13.根据权利要求10所述的半导体存储器，还包括测试模式接口，可用于接收控制信号并根据所述控制信号提供控制信息，从而改变所述可变长度延迟电路的所述延迟定时的长度。

14.根据权利要求10所述的半导体存储器，其中由激活所述字线和对所述字线去激活之间的间隔定义的所述字线激活间隔的长度等于所述延迟定时。

15.根据权利要求14所述的半导体存储器，其中所述延迟定时是自动预充电定时。

16.根据权利要求10所述的半导体存储器，还包括控制器，所述控制器可用来将控制信息提供给所述可变长度延迟电路，从而可控地改变所述延迟定时的长度。

17.根据权利要求10所述的半导体存储器，还包括刷新控制器，可用来控制操作，以便在给定的所述字线去激活之后在刷新定时期间刷新所述字线可访问的存储单元。

18.根据权利要求17所述的半导体存储器，其中所述存储单元包括电容性存储元件并且所述刷新定时包括用于在刷新所述存储单元之前保持所述存储单元所存储的内容的最小保持时间间隔。

19.根据权利要求18所述的半导体存储器，还包括连接到所述位线的读出放大器(SA)电路，所述SA电路可用来在所述字线的第一激活间隔期间将所述位线上的第一逻辑电平信号驱动到所述存储单元，相对于第一和第二定时信号对第一激活间隔定时，所述SA电路还可用来在所述字线的第一激活间隔之后的第二激活间隔期间读取所述存储单元的内容。

20.根据权利要求19所述的半导体存储器，其中第二激活间隔具有比第一激活间隔更长的持续时间。

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