JP2006344345A - 揮発性半導体記憶装置 - Google Patents

揮発性半導体記憶装置 Download PDF

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Abstract

【課題】従来の揮発性半導体記憶装置は、不良メモリ素子を冗長メモリ素子で置き換えており、冗長メモリ素子を使用する場合は入力アドレスを冗長メモリ素子のアドレスに変換しなければならず、アクセス速度が低下する問題があった。また、冗長メモリ素子分のレイアウト面積が必要になり、チップ面積が増大する問題があった。
【解決手段】本発明にかかる揮発性半導体記憶装置は、メモリ素子の不良を検出するセルフテストコントロール回路１０４と、不良メモリ素子のアドレスを示す不良アドレスを記憶するアドレス記憶回路２０１とを有し、不良アドレスで指定されるメモリ素子のリフレッシュ周期を正常なメモリ素子のリフレッシュ周期よりも短く設定するリフレッシュ調整回路２０４を有するものである。
【選択図】図２

Description

本発明は揮発性半導体記憶装置に関し、特に不良メモリ素子に対する冗長性を高めたことを特徴とする揮発性半導体装置に関する。
近年、携帯電話等に組み込まれる記憶装置としてＤＲＡＭ（Ｄｙｍａｎｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の揮発性半導体装置が多く用いられている。また、機器で扱われるデータ量が増加しており、それに伴いメモリの記憶容量も増大している。このような、大容量メモリはメモリ素子を多く有しており、素子のすべてが仕様に準じた性能を有していなければならない。しかしながら、メモリ素子の製造上のバラツキあるいは製造上防ぐことのできない半導体基板の結晶欠陥やチリの影響のため、膨大な数のメモリ素子すべてを仕様の範囲内で製造するのは困難である。
そこで、メモリにメモリ素子の欠陥に対する冗長性を持たせるために、不良メモリ素子を置き換える冗長メモリ素子を準備しておくことが一般的に行われている。出荷前の検査によって不良となったメモリ素子は、ヒューズ等を用いて冗長メモリ素子と置き換えることが可能である。これによって、正常なメモリを出荷することが可能である。しかしながら、このメモリを用いても、出荷後の熱ストレス（半田付け、使用による熱の発生）、経年劣化などでメモリ素子の性能が劣化してメモリ素子が不良となる場合がある。このような場合には冗長メモリ素子では不良を回避できない。
ＤＲＡＭは、コンデンサに電荷を蓄積することでデータを記憶する。しかし、この蓄積した電荷は、リーク電流によって時間と共に減少する。そのため、ＤＲＡＭではリフレッシュ動作を行い、所定の時間（セルホールド時間）間隔でコンデンサに再充電を行っている。出荷後にメモリ素子が劣化すると、リーク電流が増加して、リフレッシュ動作を行ってもデータを保持できなくなる場合がある。
これに対して、ＤＲＡＭ自体に不良メモリ素子に対する冗長性を持たせるための回路を組み込み、出荷後の不良に対しても冗長性を持たせることが行われている。この回路（メモリ素子冗長回路）の一例が特許文献１に開示されている。
従来のＤＲＡＭ１０００を図１２に示す。図１２に示すＤＲＡＭ１０００は電源投入の度にＢＩＳＴ回路１００１がメモリ素子１００７のセルフテストを行う。そしてセルフテストの結果、不良となったメモリ素子１００７のアドレスを記憶する。このセルフテストのフローチャートを図１３に示す。通常の使用状態では、ロジック回路１００８から入力されるアドレスと記憶された不良アドレスを比較する。比較の結果、入力されたアドレスが記憶された不良アドレスと一致した場合は、冗長メモリ素子１００６のアドレスを生成して、その冗長メモリ素子１００６を不良メモリ素子の代わりに用いる。
これによって、不良メモリ素子があった場合であっても、冗長メモリ素子１００６を用いることでＤＲＡＭの性能を仕様に準じたものとすることができる。また、セルフテストをＤＲＡＭの電源投入の度に行うことで出荷後の不良メモリ素子に対しても冗長性を持たせることが可能である。
しかしながら、従来のメモリ素子冗長回路では、通常の使用の状態でロジック回路から入力されるアドレスすべてに対して、記憶された不良アドレスとの比較を行わなければならず、アクセス速度が低下する問題があった。また、冗長メモリ素子は他の正常なメモリ素子と離れた場所にある場合があり、その配線長によってもアクセス速度が低下する問題があった。さらに、不良メモリ素子を置き換えるために冗長メモリ素子を準備する必要があり、この冗長メモリ素子のためにチップ面積が増大する問題があった。
特開平１１−２３８３９３号
従来の揮発性半導体記憶装置は、不良メモリ素子を冗長メモリ素子で置き換えており、冗長メモリ素子を使用する場合は入力アドレスを冗長メモリ素子のアドレスに変換しなければならず、アクセス速度が低下する問題があった。また、冗長メモリ素子分のレイアウト面積が必要になり、チップ面積が増大する問題があった。
本発明にかかる揮発性半導体記憶装置は、メモリ素子の不良を検出するセルフテストコントロール回路と、不良メモリ素子のアドレスを示す不良アドレスを記憶するアドレス記憶回路とを有し、前記不良アドレスで指定されるメモリ素子のリフレッシュ周期を正常なメモリ素子のリフレッシュ周期よりも短く設定するリフレッシュ調整回路を有するものである。
本発明にかかる揮発性半導体記憶装置によれば、不良メモリ素子に対するリフレッシュ周期を正常なメモリ素子のリフレッシュ周期に対して短くすることで、動作するが電荷保持特性が劣化したメモリ素子であっても仕様に準じた電荷保持特性を満たすことができる。これにより、不良となる揮発性半導体記憶装置の個数を低減することができる。また、不良メモリ素子の冗長メモリ素子への切換が必要ないため、チップ面積を削減することができる。さらに、外部アドレスを冗長メモリ素子のアドレスに変換することなくメモリアクセスが行えるため、アクセス速度の向上が可能である。
本発明にかかる揮発性半導体記憶装置によれば、メモリ素子への高速アクセスが可能でありながら、チップ面積の小さな揮発性半導体記憶装置を実現できる。
実施の形態１
実施の形態１にかかる揮発性半導体装置（例えば、Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＤＲＡＭ）１００を図１に示す。図１に示すＤＲＡＭ１００は、アクセスコントローラ１０１、リフレッシュカウンタ１０２、リフレッシュ制御回路１０３、セルフテストコントロール回路１０４、ロウＤＥＣ１０５、アドレスバッファ１０６、コラムＤＥＣ１０７、ＷＡ／ＤＡ／スイッチ回路１０８、メモリセルアレイ１０９、入力バッファ１１０、出力バッファ１１１、アドレス入力バッファ１１２を有している。
アクセスコントローラ１０１は、ＤＲＡＭ１００の外部から入力される信号に基づいて内部の各ブロックの制御をする回路である。アクセスコントローラ１０１には、ＤＲＡＭ１００の外部からチップの選択を指定するチップセレクト（ＣＳ）信号、書き込み（ＷＥ）信号、読み出し（ＯＥ）信号、ＤＲＡＭ１００を動作させるクロック（ＣＬＫ）信号、ＤＲＡＭ１００に電源投入がされている場合にアクディブとなる電源投入（ＰＯＮ）信号、出荷検査等でセルフテスト機能を無効にするプロダクトモード（ＰＭ）信号が入力されている。アクセスコントローラ１０１は、ＰＯＮ信号に基づきセルフテストモードを指定するテストイネーブル（ＴＥ）信号をリフレッシュカウンタ１０２、セルフテストコントロール回路１０４に出力する。また、セルフテスト完了を指定するテストディスエーブル（ＴＤ）信号がリフレッシュカウンタ１０２から入力される。セルフテストは、メモリ素子の不良を検出するための自己診断テストである。セルフテストについて詳しくは後述する。
さらに、アクセスコントローラ１０１は、セルフテストモード、書き込みモード、読み出しモードを指定するモード指定信号（ＭＳ）信号をリフレッシュ制御回路１０３に出力する。また、セルフテストモード、書き込みモード、読み出しモードの各モードに応じて入力バッファ１１０、出力バッファ１１１、アドレス入力バッファ１１２に対して動作状態あるいは停止状態を指定するバッファ制御（ＢＣ）信号を出力する。これに加えて、アクセスコントローラ１０１は、各モードの場合にメモリセルアレイ１０９と入力バッファ１１０及び出力バッファ１１１との接続を切り替えるＷＡ／ＤＡ／スイッチ回路１０８に対してスイッチ制御（ＳＣ）信号を出力する。
リフレッシュカウンタ１０２は、セルフテスト及びリフレッシュ動作のためのアドレスを生成する回路である。セルフテストを行う場合、リフレッシュカウンタ１０２は、アクセスコントローラ１０１から入力されるＴＥ信号に基づいてロウアドレスとコラムアドレスを出力する。また、リフレッシュ動作を行う場合、リフレッシュカウンタ１０２は自己のカウンタに基づきリフレッシュアドレス（例えば、リフレッシュを行うロウアドレス）をリフレッシュ制御回路１０３に出力する。また、リフレッシュ制御回路１０３からはリフレッシュ活性信号が入力されている。リフレッシュカウンタ１０２は、リフレッシュ活性信号に基づいてリフレッシュアドレスと不良アドレスの一方または両方を出力する。不良アドレスについては後述する。
リフレッシュ制御回路１０３は、セルフテストによって記憶された不良メモリ素子のロウアドレス（不良アドレス）、外部から入力される外部アドレス、リフレッシュカウンタ１０２が生成するリフレッシュアドレスに基づき、ＤＲＡＭ１００のリフレッシュ動作を制御する回路である。セルフテストコントロール回路１０４は、セルフテストを行う場合、メモリ素子に書き込むデータとメモリ素子から読み出すデータの期待値とを有しており、メモリ素子から読み出したデータと期待値とを比較してそれらのデータが一致しているか否かを判定する回路である。リフレッシュ制御回路１０３及びセルフテストコントロール回路１０４について詳しくは後述する。
ロウＤＥＣ１０５は、メモリセルアレイ１０９の行方向に並ぶメモリ素子へのアクセスを制御する回路である。メモリ素子へのアクセス制御は、リフレッシュカウンタ１０２から入力されるロウアドレスによってリフレッシュするメモリ素子の行を指定する。また、ＤＲＡＭ１００の外部からアドレス入力バッファ１１２を介して入力される外部アドレスによって、データの書き込み又は読み込みを行うメモリ素子の行を指定する。
ロウＤＥＣ１０５には、リフレッシュ制御回路１０３からリフレッシュアドレス切換信号が入力されている。ロウＤＥＣ１０５は、リフレッシュアドレス切換信号に基づいて、メモリアクセスとリフレッシュ動作とのうち優先された動作に対するアドレスから順次メモリ素子群を活性化する。
アドレスバッファ１０６は、外部アドレスを受信してコラムＤＥＣ１０７に送信する回路である。セルフテストモードの場合はリフレッシュカウンタ１０２から入力されるコラムアドレスをコラムＤＥＣ１０７に送信する書き込みモード及び読み出しモードの場合は、ＤＲＡＭ１００の外部から入力される外部アドレスをコラムＤＥＣ１０７に送信する。
コラムＤＥＣ１０７は、メモリセルアレイ１０９の列方向に並ぶメモリ素子へのアクセスを制御する回路である。コラムＤＥＣ１０７は、アドレスバッファ１０６の入力に基づいて、アクセスするメモリ素子の列を指定する。コラムＤＥＣ１０７とロウＤＥＣ１０５とがメモリセルアレイ１０９の行と列とを指定することによってアクセスするメモリ素子が特定される。
ＷＡ／ＤＡ／スイッチ回路１０８は、データを書き込むバッファ回路であるライトアンプ（ＷＡ）、データを読み出すバッファ回路であるデータアンプ（ＤＡ）、ＷＡとＤＡとを切り替えるスイッチ回路とを有している。書き込みモードである場合、アクセスコントローラ１０１からのＳＣ信号に基づいて、スイッチ回路は、ＷＡを指定し、メモリセルアレイ１０９にデータを書き込む。また、読み出しモードである場合、ＳＣ信号に基づいて、スイッチ回路はＤＡを選択し、メモリセルアレイ１０９からデータを読み込む。メモリセルアレイ１０９は、例えば格子状にメモリ素子が配置されたメモリ素子群である。
入力バッファ１１０は、外部から入力されるデータをＷＡ／ＤＡ／スイッチ回路１０８のライトアンプに送信する回路である。出力バッファ１１１は、ＷＡ／ＤＡ／スイッチ回路１０８のデータアンプから出力されるデータを外部に出力する回路である。アドレス入力バッファ１１２は、外部アドレスをロウＤＥＣ１０５に送信する回路である。
リフレッシュ制御回路１０３及びセルフテストコントロール回路１０４について更に詳しく説明する。リフレッシュ制御回路１０３及びセルフテストコントロール回路１０４の構成を図２に示す。
リフレッシュ制御回路１０３は、アドレス記憶回路２０１、アドレス比較回路２０２、タイマー２０３、リフレッシュ調整回路２０４を有している。
アドレス記憶回路２０１は、セルフテストコントロール回路１０４が出力する一致／不一致信号が不一致を示す場合にリフレッシュカウンタ１０２が出力するリフレッシュアドレスを記憶する。つまり、ここで記憶されるアドレスは、不良メモリ素子のアドレスを指定する不良アドレスである。
アドレス比較回路２０２は、リフレッシュカウンタ１０２から入力されるリフレッシュアドレス、アドレス記憶回路２０１から入力される不良アドレス、ＤＲＡＭ１００の外部から入力される外部アドレスを比較し、その結果をリフレッシュ調整回路に送信する回路である。
タイマー２０３は、アクセスコントローラ１０１からのモード選択信号ＭＳが入力されている。タイマー２０３は、このモード選択信号によってリフレッシュ周期を設定する回路である。タイマー２０３で設定されたリフレッシュ周期は、リフレッシュ周期設定信号Ｓ１としてリフレッシュ調整回路２０４に出力される。
リフレッシュ調整回路２０４は、モード選択信号ＭＳ、リフレッシュ周期設定信号Ｓ１、アドレス比較回路２０２の出力Ｓ２が入力されている。リフレッシュ調整回路は、モード選択信号ＭＳが書き込みモード及び読み出しモードの場合に、リフレッシュ周期設定信号Ｓ１とアドレス比較回路の出力Ｓ２とに基づいて、ロウＤＥＣ１０５がメモリアクセスとリフレッシュ動作とのどちらの動作を優先させるかを指定するリフレッシュアドレス切換信号と、リフレッシュ周期設定信号Ｓ１に基づいてリフレッシュするロウアドレスを指定するセルフリフレッシュ活性信号とを生成する回路である。
セルフテストコントロール回路１０４は、期待値記憶回路２０５と比較器２０６を有している。期待値記憶回路２０５は、メモリセルアレイ１０９に書き込むデータを出力し、一度メモリセルアレイ１０９に書き込んだデータをそのまま読み出した場合の期待値Ｓ３を出力する。この書き込みデータは入力バッファ１１０を介してＷＡ／ＤＡ／スイッチ回路１０８に入力される。
比較器２０６は、メモリセルアレイ１０９からＷＡ／ＤＡ／スイッチ回路１０８と出力バッファ１１１とを介して読み出したデータと期待値Ｓ３を比較し、一致／不一致信号をリフレッシュ制御回路１０３に出力する回路である。比較した結果、読み出しデータと期待値Ｓ３との値が一致していれば一致信号を出力し、不一致であれば不一致信号を出力する。
実施の形態１にかかるＤＲＡＭ１００の動作について詳細に説明する。このＤＲＡＭ１００は、セルフテストモード、書き込みモード、読み出しモードを有している。モードの切換は、アクセスコントローラ１０１に外部から入力される電源投入（ＰＯＮ）信号、書き込み（ＷＥ）信号、読み出し（ＯＥ）信号に基づいて行われる。
セルフテストモードについて説明する。まず、セルフテストについて詳細に説明する。セルフテストはメモリ素子が仕様に準じた書き込みデータ保持特性を有しているかをテストするものである。メモリ素子１つの回路図を図３に示す。メモリ素子は、ロウアドレスによって活性状態が指定されるＷｏｒｄ線、コラムアドレスによって活性状態が指定されるＢｉｔ線、データを保持するコンデンサＣ、コンデンサＣへのデータの入出力と保持とを制御するトランジスタＴｒ、データの書き込みと読み出しとを行うセンスアンプＳＡを有している。トランジスタのゲートはＷｏｒｄ線に接続されて、ドレインはＢｉｔ線に接続され、ソースはコンデンサＣを介して所定の電圧ＢＩＡＳに接続されている。
メモリ素子にデータを書き込む場合、Ｗｏｒｄ線が選択されてトランジスタＴｒが導通状態となり、センスアンプＳＡが例えば電源電圧を出力する。これによって、コンデンサＣには電源電圧に相当する電荷が蓄積され、"１"が記憶される。その後、Ｗｏｒｄ線が非選択状態となると、トランジスタＴｒは非導通状態となり、コンデンサＣに蓄積された電荷が保持される。読み出しは、Ｗｏｒｄ線が選択状態となっている場合に、コンデンサＣに蓄積されている電荷に相当する電圧をセンスアンプＳＡに供給することで、センスアンプＳＡが次段に接続されるデータアンプＤＡに伝える。
また、メモリ素子に"０"を書き込む場合は、センスアンプＳＡは、例えば接地電位を出力する。この場合、コンデンサＣには電荷は蓄積されていない状態となり、"０"を記憶できる。
上記説明により、ＤＲＡＭ１００は、メモリ素子にデータを書き込む。しかしながら、メモリ素子には、ジャンクションリーク電流があり、このリーク電流によってトランジスタＴｒが非導通状態であっても、コンデンサＣに蓄積される電荷量が時間と共に減少していく。
正常なメモリ素子の電圧減衰曲線を図４に実線Ａで示す。この図４はメモリ素子に"１"に対応する電源電圧を書き込んだ場合の放電状態を示している。図４に示すセルホールド時間ＣＨＴ１は、書き込み時から後段の回路が"１"と正しく判定できる境界となる電圧（閾値電圧）まで達するのに、正常なメモリが要する時間である。そのため、一般的にリフレッシュ期間は、このＣＨＴ１よりも短く設定される。
ところが、不良メモリセルの場合、正常なメモリ素子よりもリーク電流が大きくなり、正常なメモリ素子のリフレッシュ周期では、リフレッシュ時のセル電圧が閾値電圧よりも低くなってしまう場合がある。不良メモリ素子の電圧減衰曲線を図４に一点鎖線Ｂで示す。図４に示すように、不良メモリ素子におけるセルホールド時間ＣＨＴ２はＣＨＴ１よりも短い。このことから、リフレッシュ周期がＣＨＴ２より大きくＣＨＴ１より小さいと不良メモリ素子は誤ったデータを出力してしまう恐れがある。
セルフテストでは、上記説明のような不良メモリ素子を検出し、不良メモリ素子のアドレスを記憶することが行われる。セルフテストのフローチャートを図５に示す。
図５に示すように、セルフテストは、ＤＲＡＭ１００の電源投入後に入力されるＰＯＮ信号に基づいて開始される（ステップ５０１）。次に、メモリ素子に"１"を書き込む（ステップ５０２）。続いて、リフレッシュ間隔に相当する時間が経過した後にデータの再読み込みを行う（ステップ５０３）。続いて、書き込みデータと読み込みデータとを比較する（ステップ５０４）。ステップ５０４で比較した結果、データが不一致であった場合、データを読み出したメモリ素子のアドレスを不良アドレスとして記憶する（ステップ５０５）。ステップ５０４で、データが一致した場合、そのアドレスは記憶せずに次のステップに進む。ステップ５０４、５０５の処理が完了すると、すべてメモリ素子の書き込みデータを読み込んだかを判断する（ステップ５０６）。すべてのメモリ素子の書き込みデータを読み込んでない場合は、ステップ５０４からステップ５０７を繰り返す。すべてのメモリ素子のデータの読み込みが完了した場合は処理を終了する（ステップ５０７）。続いて、ＤＲＡＭ１００の通常動作を開始する。通常動作について詳しくは後述する。
上記の説明のフローチャートによってセルフテストを実行する。このセルフテストの回路動作を説明する。
まず、ＤＲＡＭ１００の電源投入が行われるとＰＯＮ信号がアクセスコントローラ１０１に入力される。ＰＯＮ信号に基づいて、アクセスコントローラ１０１は、テストイネーブル信号をリフレッシュカウンタ１０２、リフレッシュ制御回路１０３セルフテストコントロール回路１０４に出力する。
リフレッシュカウンタ１０２は、テストイネーブル信号が入力されるとデータを書き込むメモリ素子のロウアドレスとコラムアドレスとを生成する。このアドレス生成は、メモリセルアレイ１０９のすべてのメモリ素子のアドレスについて行われる。
セルフテストコントロール回路１０４は、テストイネーブル信号が入力されると書き込みデータ（テストデータ）を生成し、入力バッファ１１０を介してＷＡ／ＤＡ／スイッチ回路１０８に出力する。この書き込みテストデータは、すべてのメモリ素子に対して"１"である。また、この書き込みテストデータと期待値Ｓ１とは同じ信号である。
メモリ素子にデータを書き込み、リフレッシュ周期に相当する時間が経過した後に書き込んだデータを読み込む。読み込みデータは、メモリセルアレイ１０９から、ＷＡ／ＤＡ／スイッチ回路１０８、出力バッファ１１１を介してセルフテストコントロール回路１０４に入力され、比較器２０６で期待値Ｓ１と比較される。読み込みデータと期待値Ｓ１とが一致していれば、セルフテストコントロール回路１０４は一致信号をリフレッシュ制御回路１０３に送信する、また読み込みデータと期待値とが不一致であった場合、不一致信号をリフレッシュ制御回路１０３に入力する。
リフレッシュ制御回路１０３は、セルフテストコントロール回路１０４から不一致信号が入力された場合、不一致となったメモリ素子のアドレスを不良アドレスとしてアドレス記憶回路２０１に記憶する。セルフテストコントロール回路から一致信号が入力された場合は、そのメモリ素子のアドレスは記憶しない。
セルフテストの終了はリフレッシュカウンタ１０２がすべてのメモリ素子に対する読み込み、書き込みについてアドレスを生成したことで分かる。リフレッシュカウンタ１０２はアドレス生成に基づいて、テストディスエーブル信号をアクセスコントローラ１０１に送信する。これによってセルフテストが完了する。
また、メモリ素子のコンデンサＣへの電荷の蓄積を少なくすることで、テスト時間を短くすることもできる。例えば、Ｗｏｒｄ線を活性化する電位を通常動作の場合に比べて低くする、ＢＩＡＳ電位を通常動作の場合に比べて高くすることなどが考えられる。
なお、上記の説明のリフレッシュ周期に相当する時間は、セルホールド時間の温度特性に基づいて、設定することも可能である。つまり、セルホールド時間は、低温である場合にホールド時間が長くなり、高温である場合にホールド時間が短くなる特性を有している。リフレッシュ周期をこの温度特性に合わせることで、ＤＲＡＭ１００が使用されている周囲温度に関わらず、メモリ素子の製品実力に対して一定の割合の余裕度をもって測定することが可能である。つまり、メモリ素子の性能をより精度良く測定することが可能である。
また、このセルフテストを製品の出荷検査工程で行った場合、製品の不良を排除できない場合が考えられるため、プロダクトモード信号ＰＭによってセルフテスト機能は無効とすることが可能である。
上記説明のセルフテストが完了すると、ＤＲＡＭ１００は、外部データの書き込みと読み出しを行う通常動作となる。ＤＲＡＭ１００の通常動作の詳細な説明をする。通常動作では、データをメモリ素子に記憶する書き込みモード、記憶したデータを読み出す読み出しモード、通常動作の場合に常時行われるリフレッシュ動作がある。
まず、書き込みモードについて説明する。書き込みモードでは、チップセレクト信号がアクディブであり、書き込み信号もアクディブである。この場合、外部からメモリ素子を指定する外部アドレスが外部アドレス端子から入力される。さらに、外部アドレスに対応した書き込みデータがＩ／Ｏデータ端子から入力される。外部アドレスに基づきロウＤＥＣ１０５とコラムＤＥＣ１０７がメモリセルアレイ１０９のメモリ素子を指定する。指定されたメモリ素子には、書き込みデータが入力バッファ１１０とＷＡ／ＤＡ／スイッチ回路１０８のライトアンプを介して与えられる。これによって、外部アドレスでしてされたメモリ素子に書き込みデータを記憶する。
次に、読み出しモードについて説明する。読み出しモードでは、チップセレクト信号がアクディブであり、読み出し信号もアクディブである。この場合、外部からメモリ素子を指定する外部アドレスが外部アドレス端子から入力される。ロウＤＥＣ１０５及びコラムＤＥＣ１０７はこの外部アドレスに基づき、メモリセルアレイ１０９のメモリ素子を指定する。指定されたメモリ素子に記憶されたデータはＷＡ／ＤＡ／スイッチ回路１０８のデータアンプと出力バッファ１１１を介してＩ／Ｏデータ端子から出力される。これによって、メモリ素子からデータを読み出す。
続いて、リフレッシュ動作について説明する。リフレッシュ動作は、ＤＲＡＭ１００の通常動作の間繰り返し行われる動作である。リフレッシュ動作のフローチャートを図６に示す。図６を参照してリフレッシュ動作について説明する。セルフテストが完了すると通常動作が開始される（ステップ６０１）。通常動作が開始されると、リフレッシュカウンタ１０２がリフレッシュアドレスを生成する（ステップ６０２）。
このリフレッシュアドレスはリフレッシュ制御回路１０３に入力される。リフレッシュ制御回路１０３では、アドレス記憶回路２０１に記憶されている不良アドレスの下位アドレスとリフレッシュアドレスの下位アドレスとを比較する（ステップ６０３）。不良アドレスの下位アドレスとリフレッシュアドレスの下位アドレスとが一致している場合、不良アドレスとリフレッシュアドレスとに対応するメモリ素子行の両方に対するセルフリフレッシュ活性信号をリフレッシュ調整回路が出力する。セルフリフレッシュ活性信号によってリフレッシュカウンタ１０２は、ロウＤＥＣ１０５にリフレッシュアドレスと不良アドレスを送信する。これによって、指定される２行のメモリ素子行がリフレッシュされる（ステップ６０４）。
また、不良アドレスの下位アドレスとリフレッシュアドレスの下位アドレスとが不一致である場合、リフレッシュアドレスに対応するメモリ素子行のみに対するセルフリフレッシュ活性信号をリフレッシュ調整回路が出力する。セルフリフレッシュ活性信号によってリフレッシュカウンタ１０２は、ロウＤＥＣ１０５にリフレッシュアドレスを送信する。これによって、指定されるメモリ素子行がリフレッシュされる（ステップ６０５）。
リフレッシュカウンタ１０２は、リフレッシュアドレスを繰り返し生成する。これによって、ＤＲＡＭ１００は、リフレッシュ動作を繰り返し行う（ステップ６０６）。つまり、リフレッシュ動作は、それぞれのメモリ素子行に対してタイマー２０３が設定するリフレッシュ周期で繰り返し行われる。本実施の形態では、加えて不良メモリ素子に対してはリフレッシュ調整回路の動作によって、通常のリフレッシュ周期よりも短い周期でリフレッシュ動作が行われる。
本実施の形態では、リフレッシュ動作においてリフレッシュアドレスと不良アドレスとは同時にリフレッシュされる場合がある。この場合、Ｗｏｒｄ線を複数選択しなければならない。Ｗｏｒｄ線の同時選択について詳細に説明する。メモリセルアレイ１０９は、さらに小さなメモリセルの単位であるサブアレイを複数有している。このサブアレイの模式図を図７に示す。図７に示すサブアレイはロウＤＥＣによって指定されるロウアドレスの下位２ビット分のＷｏｒｄ線とコラムＤＥＣによって指定される複数のＢｉｔ線を有している。また、Ｂｉｔ線にはそれぞれセンスアンプＳＡが接続されている。つまり、サブアレイは、１つのセンスアンＳＡプに接続されるメモリ素子をロウアドレスの下位２ビット分とすることで、センスアンプの負荷を低減させるものである。また、リフレッシュ動作では、このセンスアンプＳＡがメモリ素子の電圧の検出と電荷の再充電とを行う。
このようなサブアレイを用いたＷｏｒｄ線の同時選択とリフレッシュ動作のタイミングチャートを図８に示す。ここでは、ロウアドレスが"０００"〜"１１１"に対して順次リフレッシュ動作を行い、ロウアドレス"１００"が不良アドレスであった場合について説明する。また、図７に示すようにロウアドレスの下位２ビットを１つの制御単位としたサブアレイを有するＤＲＡＭについてのものである。タイミングＴ１で"０００"の通常のリフレッシュ動作が行われる。このとき、"１００"と"０００"の下位２ビットは同じ"００"であるため"１００"に対してもリフレッシュ動作が行われる。その後、"００１"から"０１１"まで順次リフレッシュ動作を行う。続いて、タイミングＴ２で"１００"に対する通常のリフレッシュ動作が行われる。その後、"１０１"から"１１１"までの順次リフレッシュ動作が行われる。次に、タイミングＴ３で再び"０００"と"１００"とをリフレッシュする。これ以降はタイミングＴ１からＴ３までの動作を繰り返す。
一方、ＤＲＡＭ１００にはランダムなタイミングで外部からメモリ素子に対する書き込み、読み出し命令が与えられる。このことから、リフレッシュ動作と外部からのアクセスとが競合しないように調整する機能が必要となる。この機能を含めたリフレッシュ動作について説明する。
まず、外部アクセスがある場合のリフレッシュ動作のフローチャートを図９に示す。図９を参照してリフレッシュ動作を説明する。セルフテストが完了すると通常動作が開始される（ステップ９０１）。通常動作が開始されると、リフレッシュカウンタ１０２がリフレッシュアドレスを生成する（ステップ９０２）。
このリフレッシュアドレスはリフレッシュ制御回路１０３に入力される。リフレッシュ制御回路１０３では、アドレス記憶回路２０１に記憶されている不良アドレスの下位アドレスとリフレッシュアドレスの下位アドレスとを比較する（ステップ９０３）。不良アドレスの下位アドレスとリフレッシュアドレスの下位アドレスとが一致している場合、次のステップとして外部アドレスと不良アドレス、リフレッシュアドレスとを比較する（ステップ９０４）。外部アドレスが不良アドレスまたはリフレッシュアドレスのいずれか１つと一致した場合、メモリアクセスとリフレッシュ動作とを比較し、さらにタイマーの値を考慮して早くメモリ素子へのアクセスが完了するほうを優先して実行する（ステップ９０５）。
ステップ９０５が完了すると、リフレッシュアドレス及び不良アドレスで指定されるＷｏｒｄ線に接続されるメモリ素子のリフレッシュを行う（ステップ９０６）。
ステップ９０４で外部アドレスとリフレッシュアドレスとが不一致であった場合、ステップ９０５の処理は行われず、ステップ９０６に進む。リフレッシュアドレスのリフレッシュが完了すると次のリフレッシュ動作になる（ステップ９１０）。
また、ステップ９０３で不良アドレスの下位アドレスとリフレッシュアドレスの下位アドレスとが不一致であった場合、リフレッシュアドレスが外部アドレスと一致するか否かを判断するする（ステップ９０７）。ステップ９０７でアドレスが一致した場合、ステップ９０５の処理と同様の処理を９０８として行う。ステップ９０７が完了すると、次のステップとしてリフレッシュアドレスで指定されるＷｏｒｄ線に接続されるメモリ素子のリフレッシュを行う（ステップ９０９）。
また、ステップ９０７でアドレスが不一致となった場合は、そのままステップ９０９の処理を行う。リフレッシュアドレスのリフレッシュが完了すると次のリフレッシュ動作になる（ステップ９１０）。ステップ９０２からステップ９１０の動作を繰り返し行うことでリフレッシュを行う。
実施の形態１のＤＲＡＭ１００によれば、リフレッシュ制御回路１０３によって、不良メモリ素子のアドレスを記憶し、その記憶したアドレスに対するリフレッシュ周期を短くすることで、電荷保持特性の劣化したメモリ素子であっても、見かけ上製品仕様を満たすことが可能である。これによって、電荷保持特性の劣化したメモリ素子を有するＤＲＡＭ１００であっても、製品仕様を満たすものとすることができるため、ＤＲＡＭ１００の歩留まりの向上が可能である。
また、出荷後に電荷保持特性が劣化してしまったメモリ素子に対しても冗長性を持たせることができるため、出荷後に不良となってしまうＤＲＡＭ１００の数を削減することができるため製品の信頼性向上が可能である。
さらに、実施の形態１のＤＲＡＭ１００は、メモリ素子に冗長性を持たせるために、冗長メモリ素子が必要ない。従って、小さなチップサイズであってもＤＲＡＭ１００に冗長性を持たせることが可能である。実施の形態１のＤＲＡＭ１００は、冗長メモリ素子が必要ないことから、メモリアクセスにおいて、入力される外部アドレスを比較して、変換する必要がない。また、不良メモリ素子に対してはリフレッシュ周期を短く設定するのみであるため、冗長性を持たせることができる不良メモリ素子の数に制限がなく、例えばすべてのメモリ素子が劣化した場合であっても、すべてのメモリ素子に対して冗長性を持たせることが可能である。
また、上述したリフレッシュ動作において、外部アドレスが入力された場合のアクセス制御は、従来のＤＲＡＭ１０００においても一般的に行われている動作である。ただし、外部アドレスとリフレッシュ対象になっているアドレスの比較において、不良アドレスを考慮する点については本実施の形態特有のものである。不良アドレスと外部アドレスとの比較は常に行われるものではなく、比較動作だけであればごくわずかな時間で完了することが可能である。このことから、実施の形態１にかかるＤＲＡＭ１００によれば、アクセス速度を高速化することが可能であり、冗長性を有し、かつアクセス速度の速いＤＲＡＭ１００を実現することができる。
実施の形態２
実施の形態２にかかるＤＲＡＭ３００は、システムデータを記憶する第１の領域（例えば、コードエリア）とＣＰＵ等の外部装置によって処理される処理データを記憶する第２の領域（例えば、ワークエリア）とを有している。また、コードエリアに記憶されるシステムデータは、例えばシステムの基本的な動作を設定するデータであるため、システムデータの容量は処理データに比べて小さい。従って、ワークエリアのメモリ領域はワークエリアに比べて小さい。
ＤＲＡＭが搭載されるシステムでは、一般的にシステム停止時にＤＲＡＭのコードエリアに記憶されているシステムデータを不揮発性メモリに書き出し、書き出したシステムデータをシステム起動時に再度ＤＲＡＭに読み込む、あるいはＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ Ｏｕｔｐｕｔ Ｓｙｓｔｅｍ）等のシステムデータを起動時にＤＲＡＭに読み込むことが行われている。
起動時にシステムデータを読み込む場合、実施の形態２にかかるＤＲＡＭ３００は、ＤＲＡＭ３００の起動後のセルフテスト期間にセルフテストとシステムデータの読み込みを同時に行うものである。図１０に実施の形態２にかかるＤＲＡＭ３００のブロック図を示す。
図１０に示すように、実施の形態２にかかるＤＲＡＭ３００は、テスト回路３０１とメモリ３０２とを有している。ここで、ＤＲＡＭ３００は、実施の形態１と実質的に同様のものである。例えば、テスト回路３０１は、実施の形態１の説明においてメモリセルアレイ１０９以外のブロックを１つのブロックとしたものであって、電源投入時のメモリ３０２のセルフテストを行う。メモリ３０２は、実施の形態１のメモリセルアレイ１０９に相当する。また、ＤＲＡＭ３００の外部には不揮発性メモリであるＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）３１０が配置されている。本実施の形態では、ＤＲＡＭ３００とＲＯＭ３１０とは別チップで構成されており、２つのチップが１つのパッケージに封止されたＭＣＰ（Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ）あるいはＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）となっている。
メモリ３０２は、コードエリア３０２ａとワークエリア３０２ｂとを有している。コードエリア３０２ａは、ＲＯＭ３１０内のシステムデータを記憶する。ワークエリア３０２ｂは、例えばＣＰＵの処理に用いられる処理データを記憶する。また、コードエリア３０２ａとワークエリア３０２ｂとは、例えば異なるサブアレイに形成されている。従って、実施の形態１で説明したように、例えば異なるロウアドレスであっても、互いのロウアドレスの下位２ビットが同じであれば、異なるサブアレイにおいて同じ下位２ビットで指定されるＷｏｒｄ線に接続されるメモリ素子にそれぞれアクセス動作とリフレッシュ動作とを行うことが可能である。つまり、コードエリア３０２ａとワークエリア３０２ｂとは、コードエリア３０２ａに外部からアクセスしている期間に、ワークエリア３０２ｂはリフレッシュ動作を行うことが可能である。
実施の形態２にかかるＤＲＡＭ３００の動作を、図１１に示すタイミングチャートを参照して説明する。ここで、実施の形態２にかかるＤＲＡＭ３００は、ワークエリア３０２ｂのセルフテストを電源投入毎に実施し、コードエリア３０２ａのセルフテストは数回の電源投入につき１回実施するものとする。また、以下の説明では、動作の一例として、コードエリア３０２ａのセルフテストを実施しない場合の電源投入の動作について説明する。
まず、タイミングＴ１０で、電源電圧ＶＤＤがＤＲＡＭ３００に供給され、内部チップイネーブル信号（Ｉｎｔｅｒｎａｌ ＣＥ）が電源電圧ＶＤＤとともに立ち上がる。また、タイミングＴ１０では書き込み信号（ＷＥ）が立ち下がりメモリ３０２は書き込み許可状態となり、テストイネーブル信号（ＴＥ）が立ち下がりワークエリア３０２ｂがセルフテストモードとなる。これによって、コードエリア３０２ａは、ＲＯＭ内のデータの読み込みを開始し、ワークエリア３０２ｂはセルフテストを開始する。ここで、内部チップイネーブル信号は、例えばテスト回路３０１内のアクセスコントローラ１０１が出力する信号であって、テスト回路３０１内のアクセスコントローラ１０１以外の回路にチップの動作状態と待機状態とのいずれか一方の状態を指定する信号である。内部チップイネーブル信号は、例えばローレベルである場合、チップを待機状態とし、チップを低消費電力モードとする。
このとき、ＢＹ／ＲＹ信号はローレベルであるためＤＲＡＭ３００は現在の処理が終了するまでは他の処理を行わないビジー状態となる。このＢＹ／ＲＹ信号は、例えばテスト回路３０１内のアクセスコントローラ１０１が出力する信号であって、他のチップに送信され、信号がローレベルである場合にＤＲＡＭ３００がビジー状態であることを外部に通知する。なお、このＢＹ／ＲＹ信号は、ＤＲＡＭ３００の内部のみで使用してもよい。また、仕様によってはＰＯＮ（タイミングＴ１０）から所定期間（例えば、ＰＯＮから内部チップイネーブル信号が立ち下がるまでの期間）のアクセスを禁止すると規定することでこの信号自体をなくすことも可能である。
続いて、タイミングＴ１１でＲＯＭ３１０からコードエリア３０２ａへのデータの読み込みが終了すると、ライトイネーブル信号が立ち上がり、ＤＲＡＭ３００への外部からの書き込み不可状態となる。このとき、ワークエリア３０２ｂでは、セルフテストが行われている。セルフテストは、タイミングＴ１０で開始され、タイミングＴ１１よりも後の時間となるタイミングＴ１２で終了する。タイミングＴ１０からタイミングＴ１２の期間で、実施の形態１の図５に示すセルフテストが行われる。例えば、ワークエリアの全てのメモリ素子に"１"を書き込むライト動作（ステップ５０２）リフレッシュ期間に相当する時間の間メモリ素子の状態を保持し、その後書き込みデータを読み込むホールド動作（ステップ５０３）、書き込みデータと読み込みデータとを比較するコンペア動作（ステップ５０４）、コンペア動作の結果書き込みデータと読み込みデータとが異なる場合にそのメモリ素子のアドレスを記憶するメモリ動作（ステップ５０５）、セルフテストが完了したメモリ素子に"０"を書き込み初期化するリセット動作が行われる。
セルフテストにおいてリセット動作が開始されると、その後ＢＹ／ＲＹ信号が立ち上がり、ＢＹ／ＲＹ信号がタイミングＴ１２でハイレベルとなる。このタイミングＴ１２ではテストイネーブル信号がローレベルからハイレベルに変化する。このテストイネーブル信号の変化に応じて内部チップイネーブル信号が、タイミングＴ１３でハイレベルからローレベルへと変化する。これによって、ＤＲＡＭ３００は、外部からのアクセスを待機しながら、低消費電力を低減した待機状態となる。
上記説明より、実施の形態２にかかるＤＲＡＭ３００は、メモリ３０２上に形成された複数のサブアレイのうち一部をコードエリア３０２ａとし、残りの部分をワークエリア３０２ｂとしている。また、メモリ３０２は、実施の形態１で説明したように各サブアレイのＷｏｒｄ線を指定するアドレスに対して、例えばロウアドレスの下位２ビットのアドレスを割り当てている。つまり、実施の形態２にかかるＤＲＡＭ３００は、同じ下位２ビットの異なるロウドレスを用いて、異なるサブアレイに対してアクセス動作とリフレッシュ動作を行うことが可能である。従って、実施の形態２にかかるＤＲＡＭ３００は、電源投入後のワークエリア３０２ｂのセルフテストと同時にコードエリア３０２ａへのシステムデータの読み込みを行うことが可能である。これによって、実施の形態２にかかるＤＲＡＭ３００は、セルフテスト後にシステムデータを読み込む場合に比べて、短い時間でセルフテストとシステムデータの読み込みを行うことが可能になり、起動処理の時間を短縮することが可能である。
上記実施の形態では、コードエリア３０２ａに対するセルフテストは実行しなかったが、コードエリア３０２ａに対してセルフテストを実行する場合を考える。この場合、まずコードエリア３０２ａに対するセルフテストを実行し、その後コードエリア３０２ａへのシステムデータの読み込みとワークエリア３０２ｂに対するセルフテストの実行とを同時に行う。ワークエリア３０２ａは容量が少なく、セルフテストの時間も短いため、このような順序とすることは、起動時間の増大を抑制する効果がある。
また、電源投入時のセルフテストの実施頻度については、コードエリア３０２ａとワークエリア３０２ｂとに対して毎回実施しても良く、頻度は適宜変更することが可能である。
なお、本発明は、上記実施の形態に限られたものではなく適宜変更することが可能である。例えば、不良アドレスに対するリフレッシュ周期の設定はアドレスに関係なく、単に他の正常なメモリ素子に対するリフレッシュ周期よりも短ければよい。不良アドレスに対するリフレッシュ周期は、正常なリフレッシュ周期の１/２、１/４、１/８と不良メモリ素子にあわせて変更することも可能である。
また、リフレッシュ動作時に外部アクセスがあった場合のリフレッシュ動作の調整は、上記実施の形態に限られず、リフレッシュされるメモリ素子とアクセスされるメモリ素子が競合しない制御がなされていれば良い。
さらに、セルフテストは、電源投入に基づいて行わずに任意のタイミングで実施することも可能である。これに加えて、セルフテストは、アドレス記憶回路に不揮発性の記憶装置を用いることで、電源投入の度に行わずに、所定の周期で行うとすることも可能である。
実施の形態１にかかるＤＲＡＭ１００のブロック図である。 実施の形態１にかかるリフレッシュ制御回路とセルフテストコントロール回路のブロック図である。 実施の形態１にかかるメモリ素子１つの回路図である。 実施の形態１にかかるメモリ素子の電圧保持特性のグラフである。 実施の形態１にかかるセルフテストのフローチャートである。 実施の形態１にかかるリフレッシュ動作のフローチャートである。 実施の形態１にかかるＤＲＡＭ１００のサブアレイを示す回路図である。 実施の形態１にかかるリフレッシュ動作のタイミングチャートである。 実施の形態１にかかる外部からのアクセスがあった場合のリフレッシュ動作のフローチャートである。 実施の形態２にかかるＤＲＡＭ３００のブロック図である。 実施の形態２にかかるＤＲＡＭ３００の動作のタイミングチャートを示す図である。 従来のＤＲＡＭ１００のブロック図である。 従来のセルフテストのフローチャートである。
符号の説明
１０１ アクセスコントローラ
１０２ リフレッシュカウンタ
１０３ リフレッシュ制御回路
１０４ セルフテストコントロール回路
１０５ ロウＤＥＣ
１０６ アドレスバッファ
１０７ コラムＤＥＣ
１０８ スイッチ回路
１０９ メモリセルアレイ
１１０ 入力バッファ
１１１ 出力バッファ
１１２ アドレス入力バッファ
２０１ アドレス記憶回路
２０２ アドレス比較回路
２０３ タイマー
２０４ リフレッシュ調整回路
２０５ 期待値記憶回路
２０６ 比較器
３０１ テスト回路
３０２ メモリ
３０２ａ コードエリア
３０２ｂ ワークエリア
３１０ ＲＯＭ

Claims (16)

  1. メモリ素子の不良を検出するセルフテストコントロール回路と、
    不良となった前記メモリ素子のアドレスを示す不良アドレスを記憶するアドレス記憶回路とを有し、
    前記不良アドレスで指定されるメモリ素子のリフレッシュ周期を正常なメモリ素子のリフレッシュ周期よりも短く設定するリフレッシュ調整回路を有する揮発性半導体記憶装置。
  2. 前記メモリ素子は、リフレッシュカウンタが生成するリフレッシュアドレスに基づいて前記リフレッシュ周期でリフレッシュされることを特徴とする請求項１に記載の揮発性半導体装置。
  3. 前記リフレッシュ調整回路は、前記リフレッシュアドレスの下位アドレスと前記不良アドレスの下位アドレスとが一致している場合に、当該リフレッシュアドレスによって指定されるＷｏｒｄ線に接続されるメモリ素子と当該不良アドレスによって指定されるＷｏｒｄ線に接続されるメモリ素子とをリフレッシュするリフレッシュ活性信号を出力することを特徴とする請求項１又は２に記載の揮発性半導体記憶装置。
  4. 前記リフレッシュ調整回路は、リフレッシュ動作の対象となる前記リフレッシュアドレスと前記不良アドレスとの少なくとも一方と一致する外部アドレスが入力された場合は、前記リフレッシュ動作と前記外部アドレスに基づくメモリアクセス動作とのいずれか一方を選択する機能を有することを特徴とする請求項１乃至３のいずれか１項に記載の揮発性半導体記憶装置。
  5. 前記リフレッシュ動作又は外部アドレスに基づくメモリアクセス動作のいずれか一方を選択する機能は、リフレッシュ周期を設定するタイマーの値に基づいて、前記リフレッシュ動作及び前記外部アドレスに基づくメモリアクセス動作のうち早くメモリ素子に対してアクセスするいずれかの動作を優先させる機能であることを特徴とする請求項４に記載の揮発性半導体記憶装置。
  6. 前記リフレッシュカウンタは、前記メモリ素子の不良の検出と、不良となった前記メモリ素子のアドレスを示す不良アドレスの記憶とを行うセルフテストを実行する場合には、データの書き込み及び読み出しを行う前記メモリ素子を指定するロウアドレスとコラムアドレスとを生成し、データ保持のためのリフレッシュ動作を行う場合には、リフレッシュを行う前記メモリ素子の行を指定するリフレッシュアドレスを生成することを特徴とする請求項２に記載の揮発性半導体記憶装置。
  7. 前記揮発性半導体記憶装置は、前記メモリ素子の不良の検出と、不良となった前記メモリ素子のアドレスを示す不良アドレスの記憶とを行うセルフテストを前記揮発性半導体記憶装置への電源投入に基づいて実行することを特徴とする請求項１に記載の揮発性半導体記憶装置。
  8. 前記セルフテストは、外部からの信号に基づき当該セルフテストの停止が可能であることを特徴とする請求項７に記載の揮発性半導体記憶装置。
  9. 前記セルフテストは、前記揮発性半導体記憶装置の外部の不揮発性メモリからのデータの読み込みと同時に行われることを特徴とする請求項７に記載の揮発性半導体記憶装置。
  10. 前記揮発性半導体装置は、前記メモリ素子が配置されるメモリ領域において、システムデータを記憶する第１の領域と、外部装置で使用される処理データを記憶する第２の領域とを有し、前記第２の領域に対して前記セルフテストの実行と、外部の不揮発性メモリから前記第２の領域へのシステムデータの読み込みとを同時に行うことを特徴とする請求項７に記載の揮発性半導体記憶装置。
  11. メモリ素子の不良を検出するセルフテストを行う揮発性半導体記憶装置であって、
    前記セルフテストを行う場合にデータの書き込み及び読み出しを行うメモリ素子を指定するロウアドレスとコラムアドレスとを生成し、データ保持のためのリフレッシュ動作を行う場合には、リフレッシュを行うメモリ素子行を指定するリフレッシュアドレスを生成するリフレッシュカウンタと、
    メモリ素子の不良を検出するセルフテストコントロール回路と、
    不良メモリ素子のアドレスを示す不良アドレスを記憶するアドレス記憶回路とを有し、
    前記不良アドレスで指定されるメモリ素子のリフレッシュ周期を正常なメモリ素子のリフレッシュ周期よりも短く設定するリフレッシュ調整回路を有する揮発性半導体記憶装置。
  12. 前記リフレッシュカウンタは、さらに、前記リフレッシュ動作において前記リフレッシュアドレスと前記不良アドレスとが一致した場合には、当該リフレッシュアドレスと当該不良アドレスとを出力することを特徴とする請求項１１に記載の揮発性半導体記憶装置。
  13. 前記揮発性半導体記憶装置は、前記メモリ素子の不良の検出と、不良となった前記メモリ素子のアドレスを示す不良アドレスの記憶とを行うセルフテストを前記揮発性半導体記憶装置への電源投入に基づいて実行することを特徴とする請求項１１に記載の揮発性半導体記憶装置。
  14. 前記セルフテストは、外部からの信号に基づき当該セルフテストの停止が可能であることを特徴とする請求項１３に記載の揮発性半導体記憶装置。
  15. 前記セルフテストは、前記揮発性半導体記憶装置の外部の不揮発性メモリからのデータの読み込みと同時に行われることを特徴とする請求項１３に記載の揮発性半導体記憶装置。
  16. 前記揮発性半導体装置は、前記メモリ素子が配置されるメモリ領域において、システムデータを記憶する第１の領域と、外部装置で使用される処理データを記憶する第２の領域とを有し、前記第２の領域に対して前記セルフテストの実行と、外部の不揮発性メモリから前記第２の領域へのシステムデータの読み込みとを同時に行うことを特徴とする請求項１３に記載の揮発性半導体記憶装置。




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