CN1375829A - 采用了冗余方式的半导体存储器 - Google Patents

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Abstract

在SDRAM中包含的判定电路(12)根据来自冗余行译码器(24)和冗余列译码器(28)的信号(/RRE1、/RRE2、/CRE1、/CRE2),判定是否有地址信号未被编程的编程电路,经输出缓冲器(13)和信号输出端子(T1)将与判定结果对应的电平的信号(/REI)输出到外部。因而,即使在SDRAM已被封装后,通过检测在端子(T1)上呈现的信号(/RE)的电平,也可容易地知道是否能修复。

Description

采用了冗余方式的半导体存储器
(一)发明领域
本发明涉及半导体存储器，特别是涉及采用了以备用存储单元来置换不良的存储单元的冗余方式的半导体存储器。
(二)现有技术
迄今为止，在动态随机存取存储器(以下称为DRAM)那样的半导体存储器中，采用了以备用的行或列来置换不良的行或列的冗余方式。在半导体存储器中，设置了对与不良的行或列对应的地址信号进行编程用的多个熔断器，在晶片状态下使用激光使这些熔断器熔断。在输入了由多个熔断器进行了编程的地址信号的情况下，选择备用的行或列来代替不良的行或列。因而，按照冗余方式，可补救具有不良的行或列的半导体存储器，可谋求提高半导体存储器的成品率。
但是，有在对半导体存储器进行了封装后发现不良的行或列的情况，用现有的冗余方式不能补救这样的情况。因此，最近研究了通过使用用高电压进行熔断的电熔断器、即使在对半导体存储器进行了封装后也能用备用的行或列来置换不良的行或列的冗余方式。特别是在如服务器那样的必须维持高可靠性的系统中，要求在对半导体存储器进行了封装后也能补救该半导体存储器的冗余方式作为提高系统的可靠性的一环。
(三)发明概述
因此，本发明的主要的目的在于提供在进行了封装后也能容易地检测是否能用备用存储单元来置换不良的存储单元的半导体存储器。
在本发明的半导体存储器中，设置了：多个存储单元，分别预先对其分配了固有的地址信号；备用存储单元，用来与多个存储单元中的不良的存储单元进行置换；译码器，按照从外部供给的地址信号，选择多个存储单元中的某一存储单元；编程电路，包含用来对不良的存储单元的地址信号进行编程的至少1个第1熔断器，根据利用至少1个第2熔断器对从外部供给的地址信号进行了编程这一点，使译码器非激活，同时选择备用存储单元；写入/读出电路，用来进行已被选择的存储单元和备用存储单元的数据信号的写入/读出；以及第1判定电路，判定在编程电路中是否对地址信号进行了编程并输出与判定结果对应的电平的信号。因而，通过检测第1判定电路的输出信号的电平，即使在对半导体存储器进行了封装后也能容易地知道是否能用备用存储单元来置换不良的存储单元。
此外，较为理想的是，设置多组备用存储单元和上述编程电路，第1判定电路判定是否有未对地址信号进行编程的编程电路并输出与判定结果对应的电平的信号。此时，通过检测第1判定电路的输出信号的电平，可知道在多个编程电路中是否有未对地址信号进行编程的编程电路，可容易地知道是否能用备用存储单元来置换不良的存储单元。
此外，较为理想的是，还设置第2判定电路，该第2判定电路判定是否有对在半导体存储器进行了封装后发现的不良的存储单元的地址信号进行了编程的编程电路并输出与判定结果对应的电平的信号。此时，可防止在2个以上的编程电路中对相同的地址信号进行编程，可防止同时选择2个以上的备用存储单元。
此外，较为理想的是，在由第2判定电路判定为有对在半导体存储器进行了封装后发现的不良的存储单元的地址信号进行了编程的编程电路的情况下，第1判定电路与有否未对地址信号进行编程的编程电路无关地判定为没有未对地址信号进行编程的编程电路。此时，通过只检测第1判定电路的输出信号的电平，可知道在多个编程电路中是否有未对地址信号进行编程的编程电路，而且可防止同时选择2个以上的备用存储单元。
此外，较为理想的是，还包含第2熔断器和设置多个寄存器，第2熔断器分别与多个编程电路对应地被设置，在对应的编程电路中对地址信号进行了编程的情况下分别被熔断，多个寄存器在该第2熔断器被熔断了的情况下输出第1电平的信号，在该第2熔断器未被熔断的情况下输出第2电平的信号，第1判定电路根据多个寄存器的输出信号进行判定。此时，通过检测多个寄存器的输出信号的电平，可知道在多个编程电路中是否有未对地址信号进行编程的编程电路。
此外，较为理想的是，还设置数据输入输出端子和切换电路，数据输入输出端子用来在写入/读出电路与外部之间进行数据信号的授受，切换电路在读出模式时将由写入/读出电路读出的数据信号供给数据输入输出端子，在判定模式时将第1判定电路的输出信号供给数据输入输出端子。此时，可经数据输入输出端子将第1判定电路的输出信号取出到外部，没有必要另外设置将第1判定电路的输出信号取出到外部的端子。
此外，较为理想的是，还设置熔断电路，该熔断电路用来有选择地熔断至少1个第1熔断器，对不良的存储单元的地址信号进行编程。此时，即使在对半导体存储器进行了封装后也能容易地用备用存储单元来置换不良的存储单元。
此外，较为理想的是，还设置熔断电压发生电路，该熔断电压发生电路生成使第1熔断器熔断用的熔断电压并经熔断电路将其供给第1熔断器。此时，没有必要另外对半导体存储器提供使熔断器熔断用的熔断电压。
(四)附图的简单说明
图1是示出本发明的实施例1的SDRAM的整体结构的框图。
图2是示出图1中已示出的存储器阵列的结构的电路框图。
图3是示出图1中已示出的行选择电路和列选择电路的结构的框图。
图4是示出图3中已示出的冗余行译码器的结构的电路框图。
图5是示出图4中已示出的编程电路的结构的电路图。
图6是示出图4中已示出的寄存器的结构的电路图。
图7是示出图3中已示出的冗余列译码器的结构的电路框图。
图8是示出图1中已示出的判定电路的结构的电路图。
图9A～图9F是示出图1～图8中已示出的SDRAM的行修复启动判定模式时的工作的时序图。
图10是示出本发明的实施例2的SDRAM的判定电路的结构的电路图。
图11是示出本发明的实施例3的SDRAM的判定电路的主要部分的电路框图。
图12A～图12J是示出图11中已说明的SDRAM的行修复启动判定模式时的工作的时序图。
图13是示出本发明的实施例4的SDRAM的主要部分的电路图。
图14是示出本发明的实施例5的SDRAM的主要部分的框图。
图15是示出图14中已示出的熔断电压发生电路的结构的电路框图。
图16A～图16G是示出图14和图15中已示出的SDRAM的行修复模式时的工作的时序图。
发明的实施方式
[实施例1]
图1是示出本发明的实施例1的同步DRAM(以下，称为SDRAM)的整体结构的框图。在图1中，该SDRAM具备：时钟缓冲器1；控制信号缓冲器2；控制信号闩锁电路3；地址缓冲器4；地址闩锁电路5；指令译码器6；存储器阵列7；行选择电路8；列选择电路9；输入缓冲器10；输出缓冲器11；判定电路12；以及输出缓冲器13。
时钟缓冲器1根据信号CKE成为激活电平的高电平而被激活，使外部时钟信号CLK传递到控制信号闩锁电路3、地址闩锁电路5等。控制信号缓冲器2和控制信号闩锁电路3与来自时钟缓冲器1的外部时钟信号CLK同步地使外部控制信号/CS、/RAS、/CAS、/WE、DQM传递到指令译码器6。地址缓冲器4和地址闩锁电路5与来自时钟缓冲器1的外部时钟信号CLK同步地使外部地址信号A0～Am(其中，m是0以上的整数)传递到行选择电路8和列选择电路9。指令译码器6按照来自控制信号闩锁电路3的外部控制信号/CS、/RAS、/CAS、/WE、DQM生成各种内部控制信号，来控制SDRAM整体。
存储器阵列7如图2中所示，包含存储器块7a和读出放大器+输入输出控制电路7b。存储器块7a包含：配置成多行多列(在图2中，为了简单起见，假定为3行3列)的多个存储单元MC；分别与规定数(在图2中为2)的行对应地设置的规定数的字线WL；与剩下的各行对应地设置的备用字线SWL；以及分别与多个列对应地设置的多个位线对BL、/BL。规定数的行中的不良的行的字线WL被1条备用字线SWL置换。存储单元MC是包含存取用的晶体管和信息存储用的电容器的众所周知的存储单元。
读出放大器+输入输出控制电路7b包含：数据输入输出线对IO、/IO(IOP)；分别与规定数(在图2中为2)的列对应地设置的规定数的列选择线CSL；与剩下的各列对应地设置的备用列选择线SCSL；与各列对应地设置的列选择门14；读出放大器15；以及均衡器16。规定数的列中的不良的列的列选择线CSL被1条备用列选择线SCSL置换。
列选择门14包含连接在对应的列的位线对BL、/BL与数据输入输出线对IO、/IO之间的一对N沟道MOS晶体管。N沟道MOS晶体管的栅经对应的列的列选择线CSL或备用列选择线SCSL连接到列选择电路9。如果利用列选择电路9使列选择线CSL或备用列选择线SCSL的电平上升到选择电平的高电平，则N沟道MOS晶体管导通，连接位线对BL、/BL与数据输入输出线对IO、/IO。
读出放大器15根据读出放大器激活信号SE、/SE分别成为高电平和低电平这一情况，将位线对BL、/BL间的微小电位差放大为电源电压VCC。均衡器16根据位线均衡信号BLEQ成为激活电平的高电平这一情况，将位线对BL、/BL的电位均衡为位线电位VBL。在存储器阵列7中设置了多组这样的存储器块7a和读出放大器+输入输出控制电路7b。
行选择电路8按照作为外部控制信号/RAS下降到激活电平的低电平时的外部地址信号A0～Am的行地址信号，选择属于各存储器块7a的多条字线WL、SWL中的某一字线，使该字线的电平上升到选择电平的高电平。列选择电路9按照作为外部控制信号/CAS下降到激活电平的低电平时的外部地址信号A0～Am的列地址信号，选择与各存储器块7a对应的多条列选择线CSL、SCSL中的某一列选择线，使该列选择线的电平上升到选择电平的高电平。
数据输入输出线对IOP的另一端，如图1中所示，连接到输入缓冲器10和输出缓冲器11。输入缓冲器10在写入模式时将从外部供给的数据Dn(其中，n是0以上的整数)供给经数据输入输出线对IOP已被选择的存储单元MC。输出缓冲器11在读出模式时将来自已被选择的存储单元MC的读出数据Qn输出到外部。关于判定电路12和输出缓冲器13，将在后面详细地叙述。
其次，说明在图1和图2中已示出的SDRAM的工作。在写入模式时，利用列选择电路9使与列地址信号对应的列的列选择线CSL或SCSL的电平上升到选择电平的高电平，该列的列选择门14导通。
输入缓冲器10与来自时钟缓冲器1的外部时钟信号CLK同步地将从外部供给的写入数据Dn经数据输入输出线对IO、/IO供给已被选择的列的位线对BL、/BL。写入数据Dn作为位线对BL、/BL间的电位差来供给。其次，利用行选择电路8使与行地址信号对应的行的字线WL或SWL的电平上升到选择电平的高电平，该行的存储单元MC的晶体管导通。在已被选择的存储单元MC的电容器中蓄积与位线BL或/BL的电位对应的量的电荷。
在读出模式时，首先，使位线均衡信号BLEQ下降到低电平，均衡器16被非激活，停止位线对BL、/BL的均衡。其次，利用行选择电路8使与行地址信号对应的行的字线WL或SWL的电平上升到选择电平的高电平。与之相对应，位线对BL、/BL的电位根据与已被激活的存储单元MC的电容器的电荷量只变化一个微小的量。
其次，读出放大器激活信号SE、/SE分别成为低电平和高电平，读出放大器15被激活。在位线BL的电位只比位线/BL的电位高一个微小量的情况下，使位线BL的电位上升到高电平，同时使位线/BL的电位下降到低电平。相反，在位线/BL的电位只比位线BL的电位高一个微小量的情况下，使位线/BL的电位上升到高电平，同时使位线BL的电位下降到低电平。
其次，利用列选择电路9使与列地址信号对应的列的列选择线CSL或SCSL的电平上升到选择电平的高电平，该列的列选择门导通。将已被选择的列的位线对BL、/BL的数据经列选择门14和数据输入输出线对IO、/IO供给输出缓冲器11。输出缓冲器11与来自时钟缓冲器1的外部时钟信号CLK同步地将读出数据Qn输出到外部。
以下，详细地说明成为该SDRAM的特征的备用启动判定模式。图3是示出行选择电路8和列选择电路9的结构的框图。但是，为了图面和说明的简单起见，假定存储器阵列7只包含1组存储器块7a和读出放大器+输入输出控制电路7b，假定在存储器块7a中设置了2条备用字线SWL和2条备用列选择线SCSL。
在图3中，行选择电路8包含：行控制电路21；行预译码器22；行译码器23和冗余行译码器(RRD)24。行控制电路21按照来自指令译码器6的信号，控制行预译码器22、行译码器23和冗余行译码器24。行预译码器22对行地址信号进行预译码，生成预译码信号X0～Xm，将该预译码信号X0～Xm供给行译码器23和冗余行译码器24。行译码器23按照来自行预译码器22的预译码信号X0～Xm，选择多条字线WL中的某一字线WL，使该字线WL的电平成为选择电平的高电平。
冗余行译码器24在来自行预译码器22的预译码信号X0～Xm指定不良的行的情况下，使信号RH的电平成为激活电平的高电平，在使行译码器23为非激活的同时，使预先与该不良的行的字线WL进行了置换的备用字线SWL的电平成为选择电平的高电平。此外，冗余行译码器24对判定电路12供给表示备用字线SWL、SWL是否能与字线WL置换的信号/RRE1、/RRE2。
即，如图4中所示，冗余行译码器24包含：熔断电路30；编程电路31a、31b；寄存器32a、32b；驱动器33a、33b；以及或门34。熔断电路30被来自行控制电路21的信号控制，使编程电路31a、31b的每一个中包含的多个熔断器熔断，使编程电路31a、31b的每一个存储与不良的行对应的预译码信号X0～Xm。此外，熔断电路30被来自行控制电路21的信号控制，使寄存器32a、32b的每一个中包含的熔断器熔断，使其存储对应的备用字线SWL与字线WL已置换了的情况。
编程电路31a如图5中所示，包含：熔断器F0～Fm；N沟道MOS晶体管35.0～35.m；P沟道MOS晶体管36、37；以及倒相器38、39。熔断器F0～Fm的一个端子都与节点N1连接。N沟道MOS晶体管35.0～35.m分别连接在熔断器F0～Fm的另一端子与接地电位GND的线之间，这些晶体管的栅分别接受预译码信号X0～Xm。倒相器38、39串联地连接在节点N1与输出节点N2之间。在节点N2上呈现的信号成为该编程电路31a的输出信号RH1。P沟道MOS晶体管36连接在电源电位VCC的线与节点N1之间，其栅接受预充电信号/PR。P沟道MOS晶体管37连接在电源电位VCC的线与节点N1之间，其栅接受倒相器38的输出信号。
熔断器F0～Fm分别在与不良的行对应的预译码信号X0～Xm为高电平的情况下被熔断。在行选择工作时，首先使预充电信号/PR只在设定时间内成为低电平，将节点N1充电到高电平，信号RH1成为高电平。此外，倒相器38的输出信号成为低电平，P沟道MOS晶体管37导通，将节点N1保持为高电平。其次，输入预译码信号X0～Xm。在已被输入的预译码信号X0～Xm与已被编程的预译码信号X0～Xm不一致的情况下，经N沟道MOS晶体管35.0～35.m中的至少1个N沟道MOS晶体管，电流从节点N1流出到接地电位GND的线，节点N1成为低电平，信号RH1成为低电平。此外，在已被输入的预译码信号X0～Xm与已被编程的预译码信号X0～Xm一致的情况下，电流不从节点N1流出到接地电位GND的线，节点N1和信号RH1按原样为高电平、不变化。编程电路31b的结构与编程电路31a相同。
返回到图4，驱动器33a在输入了预译码信号X0～Xm后编程电路31a的输出信号RH1按原样为高电平、不变化的情况下，使对应的备用字线SWL从低电平开始上升到高电平。驱动器33b在输入了预译码信号X0～Xm后编程电路31b的输出信号RH2按原样为高电平、不变化的情况下，使对应的备用字线SWL从低电平开始上升到高电平。或门34接受信号RH1、RH2，输出信号RH。信号RH在预译码信号X0～Xm的输入后也按原样为高电平、不变化的情况下，使行译码器23非激活，各字线WL被固定为低电平。
寄存器32a如图6中所示，包含：串联地连接在电源电位VCC的线与接地电位GND的线之间的P沟道MOS晶体管40；N沟道MOS晶体管41；以及熔断器42。MOS晶体管40、41的栅分别接受接地电位GND和电源电位VCC。MOS晶体管40、41分别构成电阻元件。将P沟道MOS晶体管40的电流驱动力设定得比N沟道MOS晶体管41的电流驱动力小。在MOS晶体管40、41间的节点N3上呈现的信号成为寄存器32a的输出信号/RRE1。
熔断器42在熔断器F0～Fm的熔断时被熔断。在熔断器42未被熔断的情况下，由于与流入到节点N3的电流相比，流出的电流变大，故信号/RRE1成为低电平。在熔断器42被熔断的情况下，由于电流不从节点N3流出，故信号/RRE1成为高电平。寄存器32b的结构也与寄存器32a的结构相同。将寄存器32a、32b的输出信号/RRE1、/RRE2供给判定电路12。
返回到图3，列选择电路9包含：列控制电路25；列预译码器26；列译码器27和冗余列译码器(RCD)28。列控制电路25按照来自指令译码器6的信号，控制列预译码器26、列译码器27和冗余列译码器28。列预译码器26对列地址信号进行预译码，生成预译码信号Y0～Ym，将该预译码信号Y0～Ym供给列译码器27和冗余列译码器28。列译码器27按照来自列预译码器26的预译码信号Y0～Ym，选择多条列选择线CSL中的某一列选择线CSL，使该列选择线CSL的电平成为选择电平的高电平。
冗余列译码器28在来自列预译码器26的预译码信号Y0～Ym指定不良的列的情况下，使信号CH的电平成为激活电平的高电平，在使列译码器27为非激活的同时，使预先与该不良的列的列选择线CSL进行了置换的备用列选择线SCSL的电平成为选择电平的高电平。此外，冗余列译码器28对判定电路12供给表示备用列选择线SCSL、SCSL是否能与列选择线CSL置换的信号/CRE1、/CRE2。
即，如图7中所示，冗余列译码器28包含：熔断电路50；编程电路51a、51b；寄存器52a、52b；驱动器53a、53b；以及或门54。熔断电路50被来自列控制电路25的信号控制，使编程电路51a、51b的每一个中包含的多个熔断器熔断，使编程电路51a、51b的每一个存储与不良的列对应的预译码信号Y0～Ym。此外，熔断电路50被来自列控制电路25的信号控制，使寄存器52a、52b的每一个中包含的熔断器熔断，使其存储对应的备用列选择线SCSL与列选择线CSL已置换的情况。编程电路51a、51b的结构与图5中已示出的编程电路31a的结构相同。此外，寄存器52a、52b的结构与图6中已示出的寄存器32a的结构的结构相同。
驱动器53a在输入了预译码信号Y0～Ym后编程电路51a的输出信号CH1按原样为高电平、不变化的情况下，使对应的备用列选择线SCSL从低电平开始上升到高电平。驱动器53b在输入了预译码信号Y0～Ym后编程电路51b的输出信号CH2按原样为高电平、不变化的情况下，使对应的备用列选择线SCSL从低电平开始上升到高电平。或门54接受信号CH1、CH2，输出信号CH。信号CH在预译码信号Y0～Ym的输入后也按原样为高电平、不变化的情况下，使列译码器27非激活，各列选择线CSL被固定为低电平。对判定电路12供给寄存器52a、52b的输出信号/CRE1、/CRE2。
如图8中所示，判定电路12包含与门55～58和或门59、60。与门55接受寄存器32a、32b的输出信号/RRE1、/RRE2。与门56接受寄存器52a、52b的输出信号/CRE1、/CRE2。与门57接受与门55的输出信号φ55和来自指令译码器6的信号RJ。信号RJ是在判定是否有能与字线WL置换的备用字线SWL的行修复启动判定模式时成为高电平的信号。与门58接受与门56的输出信号φ56和来自指令译码器6的信号CJ。信号CJ是在判定是否有能与列选择线CSL置换的备用列选择线SCSL的列修复启动判定模式时成为高电平的信号。或门59接受与门57、58的输出信号φ57、φ58，输出信号/REI。或门60接受信号RJ、CJ，输出信号OC。
在行修复启动判定模式时，信号RJ、CJ分别为高电平和低电平。在2条备用字线SWL中的至少1条未使用的情况下，信号/RRE1、/RRE2中的至少1个信号为低电平，与门55的输出信号φ55为低电平。在2条备用字线SWL都被使用了的情况下，信号/RRE1、/RRE2都为高电平，与门55的输出信号φ55为高电平。由于信号RJ、CJ分别为低电平和高电平，故与门55的输出信号φ55通过与门57和或门59，成为信号/REI。此外，输出信号OC为高电平。
此外，在列修复启动判定模式时，信号RJ、CJ分别为低电平和高电平。在2条备用列选择线SCSL中的至少1条未使用的情况下，信号/CRE1、/CRE2中的至少1个信号为低电平，与门56的输出信号φ56为低电平。在2条备用列选择线SCSL都被使用了的情况下，信号/CRE1、/CRE2都为高电平，与门56的输出信号φ56为高电平。由于信号RJ、CJ分别为低电平和高电平，故与门56的输出信号φ56通过与门58和或门59，成为信号/REI。此外，输出信号OC为高电平。
此外，在通常工作时，信号RJ、CJ都为低电平，信号OC、/REI也都为低电平。将信号OC、/REI供给输出缓冲器13。返回到图3，输出缓冲器13在信号OC为高电平的情况下，将与信号/REI相同的电平的信号RE供给输出端子T1，在信号OC为低电平的情况下，使输出端子T1成为高阻抗状态。
图9A～图9F是示出图1～图8中已示出的SDRAM的行修复启动判定模式的时序图。如果利用外部控制信号/RAS、/CAS、…输入行修复启动判定指令ROWRE，则响应于外部时钟信号CLK的上升沿，将该指令ROWRE供给指令译码器6。如果利用指令译码器6使信号RJ上升到激活电平的高电平，则根据是否可修复，图8的与门57的输出信号φ57成为低电平或高电平，信号/REI成为低电平或高电平。此外，输出信号OC为高电平，利用输出缓冲器13对输出端子T1输出与信号/RE2相同的电平的信号RE。在信号/RE为高电平的情况下，将不良的行的字线WL与备用字线SWL置换是不可能的，在信号/RE为低电平的情况下，则是可能的。在信号/RE为低电平的情况下，输入指定不良的行的地址信号A0～Am和行修复执行指令，使熔断电路30执行熔断器的熔断，使编程电路31a或31b存储与不良的行对应的预译码信号X0～Xm。列修复启动判定模式也与行修复启动判定模式相同。
因而，按照该SDRAM，在封装完毕的制品的状态下，可判定是否可用备用字线SWL(和/或备用列选择线SCSL)来置换不良的行(和/或列)的字线WL(和/或列选择线CSL)，在判定为可能的情况下，可用备用字线SWL(和/或备用列选择线SCSL)来置换不良的行(和/或列)的字线WL(和/或列选择线CSL)。
[实施例2]
图10是示出本发明的实施例2的SDRAM的主要部分的电路图。参照图10，该SDRAM与实施例1的SDRAM的不同点在于用判定电路61来置换判定电路12和导入了信号RCJ。信号RCJ是与用备用字线SWL来置换或用备用列选择线SCSL来置换无关地在判定是否能用备用的存储单元MC来置换不良的存储单元MC的修复启动判定模式时成为高电平的信号。指令译码器6根据输入了修复启动判定模式这一情况，使信号RCJ成为激活电平的高电平。
判定电路61中，用或门62来置换图8中示出的判定电路12的或门60，并附加了或门63、64、与门65和切换开关66。或门62接受信号RJ、CJ、RCJ，输出信号OC。或门63接受信号RJ、RCJ，将其输出信号φ63代替信号RJ供给与门57。或门64接受信号CJ、RCJ，将其输出信号φ64代替信号CJ供给与门58。
或门59的输出信号输入到开关66的一个切换端子66a上。与门65接受与门57、58的输出信号，与门65的输出信号输入到开关66的另一个输入端子66b上。在信号RCJ为低电平情况下，开关66的一个切换端子66a与共用端子66c间导通。在信号RCJ为高电平情况下，开关66的另一个切换端子66b与共用端子66c间导通。在共用端子66c上呈现的信号成为判定电路61的输出信号/REI。
在修复启动判定模式时，信号RCJ为高电平，信号RJ、CJ都为低电平。由此，或门62、63、64的输出信号OC、φ63、64都为高电平，同时开关66的端子66b、66c间导通，与门55、56的输出信号φ55、φ56通过与门57、58，输入到或门59和与门65，与门65的输出信号通过开关66，成为信号/REI。因而，在信号/RRE1、/RRE2、/CRE1、/CRE2中的至少1个为低电平的情况下，信号/REI为低电平，2条备用字线SWL和2条备用列选择线SCSL中的至少1条还未被使用，可知能进行修复。此外，在信号/RRE1、/RRE2、/CRE1、/CRE2都为高电平的情况下，信号/REI为高电平，2条备用字线SWL和2条备用列选择线SCSL都已被使用，可知不能修复。
在行修复启动判定模式时或列修复启动判定模式时，信号RJ或CJ为高电平，同时信号CJ或RJ和信号RCJ为低电平，信号RJ、CJ通过或门63、64，输入到与门57、58，同时开关66的端子66a、66c间导通。因而，此时判定电路61的结构与图8的判定电路12的结构相同。
[实施例3]
图11是示出本发明的实施例3的SDRAM的主要部分的电路框图。参照图11，该SDRAM与实施例1的SDRAM的不同点在于在冗余行译码器24和冗余列译码器28与判定电路12之间设置了双重修复防止电路70。
双重修复防止电路70包含或门71～76和闩锁电路77～80。或门71接受冗余行译码器24的编程电路31a、31b的输出信号RH1、RH2。或门72接受寄存器32a的输出信号/RRE1和或门71的输出信号φ71。或门73接受寄存器32b的输出信号/RRE2和或门71的输出信号φ71。或门72、73的输出信号φ72、73代替信号/RRE1、/RRE2供给判定电路12。
或门74接受冗余列译码器28的编程电路51a、51b的输出信号CH1、CH2。或门75接受寄存器52a的输出信号/CRE1和或门74的输出信号φ74。或门76接受寄存器52b的输出信号/CRE2和或门74的输出信号φ74。或门75、76的输出信号φ75、76代替信号/CRE1、/CRE2供给判定电路12。闩锁电路77～80的每一个包含连接成环状的2个倒相器。闩锁电路77～80分别闩锁或门72、73、75、76的输出信号φ72、φ73、φ75、φ76的电平。
图12A～图12J是示出图11中已说明的SDRAM的行修复启动判定模式的时序图。如果利用外部控制信号/RAS、/CAS、…输入行修复启动判定指令ROWRE，则响应于外部时钟信号CLK的上升沿，将该指令ROWRE供给指令译码器6，利用指令译码器6使信号RJ上升到高电平。此外，在指令ROWRE的输入的同时，输入与用备用字线SWL应置换的不良的行的字线WL对应的外部地址信号A0～Am，响应于该外部地址信号A0～Am，生成预译码信号X0～Xm，对编程电路31a、31b供给该预译码信号X0～Xm。
在供给编程电路31a、31b的预译码信号X0～Xm指定用备用字线SWL已置换的不良的行的字线WL的情况下，编程电路31a、31b的输出信号RH1或RH2在预译码信号X0～Xm的输入后也按原样为高电平、不变化，或门71的输出信号φ71成为高电平。如果或门71的输出信号φ71成为高电平，则与寄存器32a、32b的输出信号/RRE1、/RRE2无关地、或门72、73的输出信号φ72、φ73都为高电平，图8中示出的判定电路12的与门55的输出信号φ55为高电平。由于信号RJ、CJ分别成为高电平和低电平，故与门55的输出信号φ55通过与门57和或门59成为信号/REI。此外，信号OC成为高电平，将与信号/REI相同的电平的信号/RE供给输出端子T1。因而，信号/RE与信号φ55相同，成为高电平，可知不能修复。
另一方面，在供给编程电路31a、31b的预译码信号X0～Xm指定还未被备用字线SWL置换的行的字线WL的情况下，编程电路31a、31b的输出信号RH1或RH2都为低电平，或门71的输出信号φ71成为低电平。此时，寄存器32a、32b的输出信号/RRE1、/RRE2通过或门72、73按原样输入到判定电路12。因而，此时与实施例1相同，与预译码信号X0～Xm无关地只由寄存器32a、32b的输出信号/RRE1、/RRE2来判定是否能修复。
在该实施例3中，在打算用备用字线SWL来置换的字线WL已被备用字线SWL置换了的情况下，信号/RE成为高电平，判定为不能修复。因而，防止1条字线WL被2条备用字线SWL置换、2条备用字线SWL同时成为选择电平的高电平的情况。
[实施例4]
图13是示出本发明的实施例4的SDRAM的主要部分的电路图。参照图13，该SDRAM与实施例1的SDRAM的不同点在于，数据输入输出端子T2兼作信号/RE用的输出端子和数据Q0用的输出缓冲器兼作信号/RE用的输出缓冲器。
该SDRAM的输出缓冲器包含：传输门81、82；定时倒相器83、84；闩锁电路85、86；P沟道MOS晶体管87；N沟道MOS晶体管88；以及倒相器89～93。MOS晶体管87、88分别连接在电源电位VCCQ的线和接地电位GND的线与数据输入输出端子T2之间。传输门81的一个端子接受信号/RE，其另一端子经定时倒相器83和倒相器91、92与P沟道MOS晶体管87的栅连接。传输门82的一个端子接受读出数据信号Q0，其另一端子与传输门81的另一端子连接，同时经倒相器90、定时倒相器84和倒相器93与N沟道MOS晶体管88的栅连接。
闩锁电路85、86的每一个包含连接成环状的2个倒相器。闩锁电路85、86分别闩锁定时倒相器83、84的输出信号的电平。信号OC直接输入到传输门81的N沟道MOS晶体管一侧的栅和传输门82的P沟道MOS晶体管一侧的栅，同时经倒相器89输入到传输门81的P沟道MOS晶体管一侧的栅和传输门82的N沟道MOS晶体管一侧的栅。
在修复启动判定模式时，信号OC成为激活电平的高电平，在传输门81导通的同时，传输门82成为非导通。由此，信号/REI经传输门81和倒相器83、91、92输入到P沟道MOS晶体管87的栅，同时信号/REI经传输门81和倒相器90、84、93输入到N沟道MOS晶体管88的栅。
在信号/REI为激活电平的低电平的情况下，在P沟道MOS晶体管87成为非导通的同时，N沟道MOS晶体管88导通，数据输入输出端子T2成为低电平。在信号/REI为非激活电平的高电平的情况下，在P沟道MOS晶体管87成为导通的同时，N沟道MOS晶体管88成为非导通，数据输入输出端子T2成为高电平。
通常工作时，信号OC成为非激活电平的低电平，在传输门82导通的同时，传输门81成为非导通。在数据信号Q0为低电平的情况下，在P沟道MOS晶体管87成为非导通的同时，N沟道MOS晶体管88导通，数据输入输出端子T2成为低电平。在数据信号Q0为高电平的情况下，在P沟道MOS晶体管87成为导通的同时，N沟道MOS晶体管88成为非导通，数据输入输出端子T2成为高电平。
在该实施例4中，由于数据Q0用的输出缓冲器和数据输入输出端子T2兼作信号/RE用的输出缓冲器和输出端子，故与实施例1相比，在电路面积变小的同时，端子数变少。
[实施例5]
图14是示出本发明的实施例5的SDRAM的主要部分的框图。参照图14，该SDRAM与实施例1的SDRAM的不同点在于，设置了发生使熔断器熔断用的熔断电压VH的熔断电压发生电路100。
熔断电压发生电路100响应于来自指令译码器6的信号RREP、CREP，生成熔断电压VH和信号/PORH，供给熔断电路30、50。指令译码器6根据由外部控制信号/RAS、/CAS、…输入行修复指令这一情况，信号RREP成为激活电平的高电平，根据由外部控制信号/RAS、/CAS、…输入列修复指令这一情况，信号CREP成为激活电平的高电平。熔断电路30、50在信号/PORH成为激活电平的低电平的期间内，对熔断器供给熔断电压VH，使该熔断器熔断。
如果详细地说，则熔断电压发生电路100如图15中所示，包含：或非门101；触发器102；环状振荡器103；倒相器106；充电泵电路107；POR电路120；以及脉冲发生电路121。或非门101接受信号RREP、CREP。触发器102包含2个与非门，根据或非门101的输出信号下降到低电平这一情况被置位，根据信号/POR成为低电平或信号/RES成为低电平这一情况被复位。环状振荡器103包含其一个输入节点接受触发器102的输出信号PE的与非门104和串联地连接在与非门104的输出节点与另一个输入节点之间的偶数级(在图中为4级)的倒相器105。如果触发器102被置位、信号PE成为高电平，则环状振荡器103被激活，从环状振荡器103经倒相器106对充电泵电路107供给时钟信号CLKD。
充电泵电路107包含：倒相器108、109；电容器110～112；以及N沟道MOS晶体管113～119。倒相器108、109、电容器112和N沟道MOS晶体管119串联地连接在倒相器106的输出节点与电源节点N5之间。N沟道MOS晶体管117、118分别连接在电源电位VCC的线与N沟道MOS晶体管119的栅和漏之间。电容器111连接在倒相器109的输出节点与N沟道MOS晶体管119的栅之间。电容器110连接在倒相器108的输出节点与N沟道MOS晶体管117、118的栅(节点N6)之间。N沟道MOS晶体管113构成二极管元件，连接在电源电位VCC的线与节点N6之间。N沟道MOS晶体管114～116的每一个构成二极管元件，N沟道MOS晶体管114～116串联地连接在节点N6与电源电位VCC的线之间。
在时钟信号CLKD为低电平的期间内，倒相器108的输出节点成为低电平，电容器110被充电到VCC-Vth(其中，Vth是N沟道MOS晶体管的阈值电压)。如果时钟信号CLKD从低电平上升到高电平，则倒相器108的输出节点从低电平上升到高电平，节点N6的电位上升。如果节点N6的电位超过VCC+3Vth，则由于N沟道MOS晶体管114～116导通，故节点N6的电位被保持为VCC+3Vth，N沟道MOS晶体管117、118被保持为导通状态。
在时钟信号CLKD为高电平的期间内，倒相器109的输出节点成为低电平，电容器111、112被充电到电源电位VCC。如果时钟信号CLKD从高电平下降到低电平，则倒相器109的输出节点从低电平上升到高电平，N沟道MOS晶体管119的栅和漏的电位成为2VCC，经N沟道MOS晶体管119对电源节点N5供给电容器112的电荷。电源节点N5的电位V1在时钟信号CLKD的每一个下降沿处上升，上升到2VCC-Vth。
POR电路120在熔断电压VH从0V到参照电位VR(VR＜2VCC-Vth)之间使信号/PORH为低电平，根据熔断电压VH超过参照电位VR这一情况，使信号/PORH为高电平。此外，POR电路120根据信号/RES成为低电平这一情况被复位，使信号/PORH为低电平。
脉冲发生电路121包含延迟电路122和与非门123。在将信号/PORH直接输入到与非门123的一个输入节点的同时，经延迟电路122输入到与非门123的另一个输入节点。与非门123的输出信号成为复位信号/RES。
在信号/PORH为低电平的期间内，与非门123的输出信号/RES成为高电平。如果信号/PORH从低电平上升到高电平，则在经过延迟电路122的延迟时间后，与非门123的输出信号/RES从高电平下降到低电平。如果信号/RES下降到低电平，则POR电路120被复位，信号/PORH下降到低电平，信号/RES上升到高电平。
图16A～图16G是示出图14和图15中已示出的熔断电压发生电路100的行修复模式时的工作的时序图。如果由外部控制信号/RAS、/CAS、…输入行修复指令RRep，则响应于外部时钟信号CLK的上升沿，将该指令RRep供给指令译码器6，信号RRep以脉冲方式上升到高电平。由此，触发器102被置位，信号PE上升到高电平，环状振荡器103被激活，生成时钟信号CLKD。
响应于时钟信号CLKD的各下降沿，从充电泵电路107对电源节点N5供给电荷，电源节点N5的电压VH缓慢地上升。如果电源节点N5的电压VH超过参照电压VR，则利用POR电路120使信号/PORH从低电平上升到高电平。如果信号/PORH成为高电平，则开始由熔断电路30、50进行的熔断器的熔断。
从信号/PORH的上升沿开始经过延迟电路122的延迟时间后，利用脉冲发生电路121使信号/RES从高电平下降到低电平。响应于信号/RES的下降沿，触发器102和POR电路120被复位，信号PE、/PORH下降到低电平。响应于信号PE的下降沿，环状振荡器103和充电泵电路107被非激活，响应于信号/PORH的下降沿，信号/RE返回到高电平。在列修复模式时进行与行修复模式时相同的工作，只是在信号CREP而不是信号RREP以脉冲方式上升到高电平这一点上不同。
在该实施例5中，由于在SDRAM内设置了熔断电压发生电路100，故即使在使熔断器熔断时也没有必要另外对SDRAM提供熔断电压VH。因而，由于用户没有必要准备电源电位VCC用的电源以外的电源，故可容易地进行修复。
再有，在该实施例5中，用信号/RES对POR电路120和触发器102进行了复位，但也可从熔断电路30、50的每一个发生表示熔断结束的信号、利用该信号使POR电路120和触发器102复位。
应认为这次公开的实施例在全部方面是例示性的，而不是限制性的。本发明的范围不由上述的说明来表示，而是由权利要求的范围来表示，其意图是包含与权利要求的范围均等的意义和范围内的全部的变更。

Claims (8)

1.一种采用了冗余方式的半导体存储器，其特征在于，具备：
多个存储单元(MC)，分别预先对其分配了固有的地址信号；
备用存储单元(MC)，用来与上述多个存储单元(MC)中的不良的存储单元(MC)进行置换；
译码器(8、9)，按照从外部供给的地址信号，选择上述多个存储单元(MC)中的某一存储单元(MC)；
编程电路(31a、31b、51a、51b)，包含用来对不良的存储单元(MC)的地址信号进行编程的至少1个第1熔断器(F0～Fm)，根据利用上述至少1个第1熔断器(F0～Fm)对从外部供给的地址信号进行了编程这一点，使上述译码器(8、9)非激活，同时选择上述备用存储单元(MC)；
写入/读出电路(7b、10、11)，用来进行由上述译码器(8、9)已被选择的存储单元(MC)和由上述编程电路(31a、31b、51a、51b)已被选择的备用存储单元(MC)的数据信号的写入/读出；以及
第1判定电路(12)，判定在上述编程电路(31a、31b、51a、51b)中是否对地址信号进行了编程并输出与判定结果对应的电平的信号。
2.如权利要求1中所述的半导体存储器，其特征在于：
设置了多组上述备用存储单元(MC)和上述编程电路(31a、31b、51a、51b)，
上述第1判定电路(12)判定是否有未对地址信号进行编程的编程电路(31a、31b、51a、51b)并输出与判定结果对应的电平的信号。
3.如权利要求2中所述的半导体存储器，其特征在于：
还具备第2判定电路(70)，该第2判定电路(70)判定是否有对在上述半导体存储器进行了封装后发现的不良的存储单元(MC)的地址信号进行了编程的编程电路(31a、31b、51a、51b)并输出与判定结果对应的电平的信号。
4.如权利要求3中所述的半导体存储器，其特征在于：
在由上述第2判定电路(70)判定为有对在上述半导体存储器进行了封装后发现的不良的存储单元(MC)的地址信号进行了编程的编程电路(31a、31b、51a、51b)的情况下，上述第1判定电路(12)与有否未对地址信号进行编程的编程电路(31a、31b、51a、51b)无关地判定为没有未对地址信号进行编程的编程电路(31a、31b、51a、51b)。
5.如权利要求2中所述的半导体存储器，其特征在于：
还包含第2熔断器(42)和多个寄存器(32a、32b、52a、52b)，上述第2熔断器(42)分别与上述多个编程电路(31a、31b、51a、51b)对应地被设置，在对应的编程电路(31a、31b、51a、51b)中对地址信号进行了编程的情况下分别被熔断，上述多个寄存器(32a、32b、52a、52b)在该第2熔断器(42)被熔断了的情况下输出第1电平的信号，在该第2熔断器(42)未被熔断的情况下输出第2电平的信号。
上述第1判定电路(12)根据上述多个寄存器(32a、32b、52a、52b)的输出信号进行判定。
6.如权利要求1中所述的半导体存储器，其特征在于：
还具备数据输入输出端子(T2)和切换电路(81、82、89)，上述数据输入输出端子(T2)用来在上述写入/读出电路(7a、10、11)与外部之间进行数据信号的授受，上述切换电路(81、82、89)在读出模式时将由上述写入/读出电路(7a、10、11)读出的数据信号供给上述数据输入输出端子(T2)，在判定模式时将上述第1判定电路的输出信号供给上述数据输入输出端子(T2)。
7.如权利要求1中所述的半导体存储器，其特征在于：
还具备熔断电路(30、50)，该熔断电路(30、50)用来有选择地熔断上述至少1个第1熔断器(F0～Fm)，对不良的存储单元(MC)的地址信号进行编程。
8.如权利要求7中所述的半导体存储器，其特征在于：
还具备熔断电压发生电路(100)，该熔断电压发生电路(100)生成使上述第1熔断器(F0～Fm)熔断用的熔断电压并经上述熔断电路(30、50)供给上述第1熔断器(F0～Fm)。
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