KR100583107B1 - 리페어 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리의 리페어 회로에 관한 것으로서, 스페어 셀에 불량이 발생한 경우에 해당 스페어 셀의 구동회로를 동작하지 않도록 하고, 퓨즈박스에 입력되어 있는 불량셀의 어드레스 정보를 사용 가능한 셀의 어드레스 정보로 변경하여 입력함으로써 불량셀을 구제할 수 있도록 하는 기술을 개시한다.
이를 위해, 본 발명은 입력되는 어드레스 정보와 퓨즈부에 프로그램되어 있는 불량셀의 어드레스 정보가 일치하면, 불량셀을 스페어 셀로 대체하도록 지시하는 제 1 제어신호를 출력하는 퓨즈박스부와, 퓨즈의 커팅에 따라 스페어 셀의 정상여부를 판단하여 상태를 달리하는 제 2 제어신호를 출력하고, 제 1 제어신호와 제 2 제어신호를 논리조합하여 불량셀의 대체 여부를 결정하는 제 3 제어신호를 출력하는 퓨즈정지부와, 제 3 제어신호에 따라 동작여부가 결정되어 불량셀을 스페어 셀로 대체하는 대체회로부를 구비하는 것을 특징으로 한다.

Description

리페어 회로{Repair circuit}
도 1은 종래의 반도체 메모리 장치의 리페어 회로도.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 리페어 회로도.
본 발명은 반도체 메모리 장치의 리페어 회로에 관한 것으로서, 퓨즈동작 정지부를 구비하여, 리페어된 셀이 불량이 생긴 경우 이미 리페어된 셀로 대체되는 것을 방지하는 리페어 회로에 관한 것이다.
일반적으로 메모리 장치에서 수많은 미세 셀 중 한 개라도 결함이 있으면 디램으로써 제 구실을 하지 못하므로 불량품으로 처리된다. 하지만 디램의 집적도가 증가함에 따라 확률적으로 소량의 셀에만 결함이 발생할 확률이 높아, 디램내에 스페어 셀을 두어, 불량셀을 스페어 셀로 대체시킴으로써 수율을 높여왔다.
종래에는 메모리 장치의 리페어 회로는 서브셀 어레이 블록별로 스페어 로오(row)와 스페어 칼럼(column)을 미리 구비하고 있으면서, 결함이 생겨 페일된 메모리셀이 발생하면 페일된 셀을 포함하는 로오 또는 칼럼을 스페어 로오 또는 스페어 칼럼으로 대체하게 된다.
이처럼 리페어 회로는 디램으로 불량셀의 어드레스가 입력되면 상기 불량셀을 스페어 셀로 대체시켜 디램이 정상동작을 수행하도록 한다.
도 1은 종래의 반도체 메모리 장치의 리페어 회로도이다.
종래의 리페어 회로는 크게 불량셀을 스페어 셀로 대체하기 위한 제어신호를 출력하는 퓨즈박스(10)와 퓨즈박스(10)로부터 출력된 제어신호에 의해 불량셀을 스페어 셀로 대체하는 대체회로(20)로 구성된다.
퓨즈박스(10)는 프리차지부(11)와, 과전류가 흐를 경우 컷팅(cutting)되고, 프리차지부(11)와 제 1단이 연결되는 퓨즈부(12)와, 퓨즈부(12)의 제 2단에 연결되는 어드레스 신호 입력부(13)와, 퓨즈부(12)의 제 1단에 연결되어, 퓨즈의 프로그래밍시 프로그래밍 상태의 출력값을 안정적으로 출력하기 위한 래치부(14)로 구성된다.
프리차지부(11)는 프리차지 신호 PCG에 의해 제어되는 PMOS 트랜지스터 PM1를 구비하고, 전원 전압을 이용하여 퓨즈부(12)의 제 1단을 프리차지 시킨다.
퓨즈부(12)는 복수개의 퓨즈 F1 내지 F5를 각각 병렬로 구비하고, 불량셀의 어드레스가 입력되면 해당 퓨즈가 컷팅되어 불량셀이 읽기/쓰기 동작에 사용되는 것을 방지한다.
어드레스 신호 입력부(13)는 입력되는 각각의 어드레스 AD1 내지 AD5 에 의해 제어되는 엔모스 트랜지스터 NM1 내지 NM5를 구비한다.
래치부(14)는 두 개의 인버터 I1, I2를 피드백 구조로 구비하여, 노드 A의 전위를 래치시켜 대체회로(20)로 전달한다.
위와 같이 구성된 종래의 리페어 회로의 동작을 설명하면 다음과 같다.
프리차지부(11)의 PMOS트랜지스터 PM1의 게이트로 로우 레벨의 프리 차지 신호 PCG가 입력되면 PMOS트랜지스터 PM1가 구동되어, 전원전압 VCC을 퓨즈부(12)의 제 1단에 인가하여, 제 1단을 프리차지시킨다.
그 후, 어드레스 신호입력부(13)에 복수개의 어드레스 신호 AD1 내지 AD5가 입력되고, 복수개의 어드레스 신호 AD1 내지 AD5가 정상셀의 어드레스 신호이면 노드 A의 전위는 로우레벨이 된다. 노드 A의 전위가 로우레벨이 되면 래치부(14)를 거친 노드 B의 전위는 하이레벨이 되어 대체회로(20)는 구동되지 않는다.
한편, 어드레스 신호입력부(13)에 입력되는 복수개의 어드레스 신호 AD1 내지 AD5가 불량셀의 어드레스인 경우, 노드 A의 전위가 하이레벨이된다. 노드 A가 하이레벨이면 노드 B의 전위가 로우레벨이 되어, 대체회로(20)가 구동되고 그에 따라 불량셀을 스페어 셀로 대체한다.
이와같이, 종래의 리페어 회로는 입력되는 어드레스와 퓨즈에 프로그램되어 있는 불량셀의 어드레스를 비교하여 그 어드레스가 일치할 경우에 불량셀을 스페어 셀로 대체하도록 한다.
그러나, 종래의 리페어 회로는 이미 대체되어 사용중인 스페어 셀에 불량이 발생한 경우 이를 인지하지 못하고, 불량셀을 불량이 발생한 스페어 셀로 또 다시 대체한다.
이처럼, 종래의 리페어 회로는 대체된 스페어 셀이 불량인 경우에도 계속해서 그 불량인 스페어 셀로 대체할 뿐, 새로운 스페어 셀로 대체하지 못하여 불량을 해결하는데 한계가 있었다.
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상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 반도체 메모리장치의 스페어 셀에 불량이 발생한 경우, 해당 퓨즈박스 사용을 중지 시키고 사용 가능한 다른 스페어 셀의 퓨즈 박스에 어드레스 정보를 입력하여 불량셀을 다른 스페어 셀로 대체함으로써, 반도체 메모리 장치가 정상동작 하도록 하는 데 있다.
상기 과제를 달성하기 위한 본 발명은 입력되는 어드레스 정보와 퓨즈부에 프로그램되어 있는 불량셀의 어드레스 정보가 일치하면, 불량셀을 스페어 셀로 대체하도록 지시하는 제 1 제어신호를 출력하는 퓨즈박스부; 퓨즈의 커팅에 따라 스페어 셀의 정상여부를 판단하여 상태를 달리하는 제 2 제어신호를 출력하고, 제 1 제어신호와 제 2 제어신호를 논리조합하여 불량셀의 대체 여부를 결정하는 제 3 제어신호를 출력하는 퓨즈정지부; 및 제 3 제어신호에 따라 동작여부가 결정되어 불량셀을 스페어 셀로 대체하는 대체회로부를 구비하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 리페어 회로도이다.
본 발명의 실시예에 따른 리페어 회로는 입력되는 어드레스 정보와 퓨즈에 프로그램되어 있는 불량셀의 어드레스정보가 일치하면 불량셀을 스페어 셀로 대체하도록 지시하는 제어신호를 출력하는 퓨즈박스(100)와, 퓨즈박스(100)의 출력단에 연결되어 스페어 셀의 정상유무에 따라 대체여부를 제어하는 제어신호를 출력하는 퓨즈정지부(300)와, 퓨즈정지부(300)에 의해 출력되는 신호에 의해 제어되어 불량셀을 스페어 셀로 대체하는 대체회로(200)로 구성된다.
퓨즈박스(100)는 프리차지부(101)와, 제 1단이 프리차지부(101)와 연결되고 과전류가 흐를 경우 컷팅(cutting)되는 퓨즈부와(102), 퓨즈부(102)의 제 2단과 연결되고 어드레스 신호를 수신하는 어드레스 신호 입력부(103)와, 퓨즈부(102)의 제 1단에 연결되어 퓨즈부(102)의 출력을 래치시켜 출력하는 래치부(104)로 이루어진다.
프리차지부(101)는 프리차지 신호 PCG에 의해 제어되는 PMOS 트랜지스터 PM2를 구비하고, 전원전압 VCC을 이용하여 퓨즈부(102)의 제 1단을 프리차지 시킨다.
퓨즈부(102)는 복수개의 퓨즈 F11 내지 F15를 병렬로 연결하여 구비하고, 웨이퍼 공정 후 테스트를 통해서 얻은 불량셀의 어드레스를 프로그램한다. 따라서, 어드레스 신호 입력부(103)로 어드레스가 입력되면 프로그램되어 있던 어드레스와 비교하여, 일치하면 퓨즈부(102)의 출력 즉 노드 C의 전위는 하이레벨이 된다.
어드레스 신호 입력부(103)는 복수개의 어드레스 AD11 내지 AD15에 의해 각각 제어되는 엔모스 트랜지스터 NM11 내지 NM15를 구비한다. 엔모스 트랜지스터 NM11 내지 NM15의 드레인은 퓨즈 F11 내지 F15에 각각 연결되고 소스는 접지된다.
래치부(104)는 두 개의 인버터 I3, I4를 피드백 구조로 구비하고, 퓨즈부(102)의 제 1단의 노드 C의 전위를 안정시켜 출력한다.
퓨즈정지부(300)는 노드 D의 전위를 반전시키는 인버터 I5와, 스페어 셀의 정상여부에 따라 컷팅되는 퓨즈 F16와, 퓨즈 F16의 출력을 일정하게 유지시켜주는 출력유지부(301), 출력유지부(301)의 출력과 인버터(I5)의 출력을 논리조합하여 출력하는 낸드게이트 NAND로 구성된다. 퓨즈 F16은 스페어 셀이 정상이면 전류패스를 형성시켜 노드 F의 전위가 하이레벨이 되는 반면, 스페어 셀이 불량이면 컷팅되어 노드 F의 전위가 로우레벨이 된다.
출력유지부(301)는 인버터 I6, I7, 엔모스 트랜지스터 NM16, 캐패시터 CA를 구비한다. 인버터 I6, I7는 노드 F와 낸드게이트 NAND 사이에 직렬로 연결되어, 노드 F와 노드 E의 전위를 동일하게 유지시킨다. 엔모스 트랜지스터 NM16는 그 드레인이 노드 F와 연결되고 소스는 접지되며, 인버터 I6의 출력에 의해 제어되어 노드 F의 전위를 일정하게 유지시킨다. 캐패시터 CA는 제 1단이 엔모스 트랜지스터 NM16의 드레인에 연결되고 제 2단은 접지된다.
스페어 셀이 정상이면, 퓨즈 F16는 전류패스를 형성하여 노드 F의 전위가 하이레벨이 된다. 그에 따라 노드 E의 전위도 하이레벨이 된다. 반면, 스페어 셀이 불량이면, 퓨즈 F16는 컷팅되어 노드 F의 전위가 로우레벨이 된다. 그에 따라 노드 E의 전위도 로우레벨이 된다.
낸드게이트 NAND는 이렇게 결정되는 노드 E의 전위와 인버터 I5의 출력을 논리연산하여, 대체회로의 구동을 제어하는 제어신호를 출력한다.
대체회로(200)는 노드 G의 로직상태가 로우레벨이면 동작하고, 하이레벨이면 동작하지 않는다. 즉, 대체회로(200)는 퓨즈정지부(300)의 출력에 의해 제어되어, 스페어 셀이 정상인 경우에는 불량셀을 정상인 스페어 셀로 대체하는 동작을 수행하고, 스페어 셀이 불량인 경우에는 대체 동작을 수행하지 않는다.
이하, 본 발명의 실시예에 따른 리페어 회로의 동작을 설명하기로 한다.
먼저, 퓨즈박스(100)의 동작을 설명하기로 한다.
프리차지부(101)의 PMOS트랜지스터 PM2의 게이트에 로우레벨의 프리차지신호 PCG가 입력되면, PMOS트랜지스터 PM2가 턴온되어 전원전압 VCC이 퓨즈부(102)로 인가됨으로써 노드 C를 프리차지된다.
어드레스 신호 입력부(103)로 복수개의 어드레스 신호 AD11 내지 AD15가 입력된다. 이때, 입력된 어드레스 신호 AD11 내지 AD15가 정상셀의 어드레스이면 NMOS트랜지스터 NM11 내지 NM15가 턴온되어 퓨즈부(102)의 각 퓨즈 F11 내지 F15들과 각각 전류 패스가 형성된다.
반면, 입력된 어드레스 신호 AD11 내지 AD15중 불량셀의 어드레스가 입력되면, 불량셀의 어드레스가 입력된 NMOS트랜지스터가 턴오프되고, 그에 해당하는 퓨즈가 컷팅된다. 따라서, 정상셀의 어드레스가 입력되면 노드 C의 전위는 로우레벨이되고, 불량셀의 어드레스가 입력되면 노드 C의 전위는 하이레벨이 된다.
래치부(104)는 노드 C의 전위를 안정시켜 출력함으로써, 노드 C의 전위가 로우레벨이면 노드 D의 전위가 하이레벨이 되고, 노드 C의 전위가 하이레벨이면 노드 D의 전위가 로우레벨이 된다.
이하, 퓨즈정지부(300)의 동작을 설명하기로 한다.
스페어 셀이 정상이면 퓨즈 F16가 전류패스를 형성하여 노드 F의 전위가 하이레벨이 되고, 스페어 셀이 불량이면 퓨즈 F16가 컷팅되어 노드 F의 전위가 로우레벨이 된다. 그에 따라, 노드 F의 전위가 하이레벨이면 노드 E의 전위도 하이레벨이 되고, 노드 F의 전위가 로우레벨이면 노드 E의 전위도 로우레벨이 된다.
낸드게이트 NAND는 상술한 퓨즈박스(100)의 출력인 노드 D의 전위와 퓨즈정지부(300)의 출력인 노드 E의 전위를 수신하여 논리연산을 수행하여 대체회로의 동작을 제어하는 제어신호를 출력한다.
[표 1] 낸드게이트 NAND의 동작 진리표
반전된 노드 D 메모리셀 정상여부 노드 E 스페어 셀 정상여부 노드 G 대체회로 동작여부
1 불량 1 정상 0 o
1 불량 0 불량 1 ×
0 정상 1 정상 1 ×
0 정상 0 불량 1 ×

표 1을 통해 낸드게이트 NAND의 동작을 구체적으로 설명하고자 한다.
표 1에 도시한 바와 같이, 스페어 셀이 불량이면 노드 E의 전위가 로우레벨이므로, 대체회로는 항상 동작하지 않는다. 반면, 스페어 셀이 정상이면 노드 E의 전위가 하이레벨이므로, 메모리셀의 정상여부에 따라 대체회로가 동작한다.
결론적으로, 퓨즈정지부(300)는 스페어 셀이 정상이면 퓨즈박스(100)의 출력을 대체회로(200)로 전송하여, 해당 메모리셀이 정상셀이면 대체동작을 수행하지않고 불량셀이면 해당 불량셀을 스페어 셀로 대체한다. 반면, 퓨즈정지부(300)는 스페어 셀이 불량이면, 퓨즈박스(100)의 출력과 상관없이 항상 대체회로(200)가 동작하지 않도록 제어한다.
이와같이, 스페어 셀에 불량이 발생한 경우 대체회로의 동작을 멈추게하고, 사용 가능한 퓨즈박스에 불량이 발생한 스페어 셀의 어드레스 정보를 입력한다.
그 후, 외부로부터 어드레스가 입력되면, 입력된 어드레스와 퓨즈박스에 입력되어 있는 불량이 발생한 스페어 셀의 어드레스와 비교한다. 그 결과 일치하면, 불량이 발생한 스페어 셀을 새로운 스페어 셀로 대체시켜 정상적인 동작을 할 수 있도록 한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리의 리페어 회로는 스페어 셀에 불량이 발생하더라도 불량셀을 다른 정상 스페어 셀로 대체하도록 함으로써, 반도체 메모리의 수율을 향상시키는 효과가 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리의 리페어 회로는 스페어 셀에 불량이 발생한 경우에 해당 스페어 셀의 구동회로를 동작하지 않도록 하고, 퓨즈박스에 입력되어 있는 불량셀의 어드레스 정보를 사용 가능한 셀의 어드레스 정보로 변경하여 입력함으로써 불량셀을 구제할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (9)

  1. 입력되는 어드레스 정보와 퓨즈부에 프로그램되어 있는 불량셀의 어드레스 정보가 일치하면, 상기 불량셀을 스페어 셀로 대체하도록 지시하는 제 1 제어신호를 출력하는 퓨즈박스부;
    퓨즈의 커팅에 따라 상기 스페어 셀의 정상여부를 판단하여 상태를 달리하는 제 2 제어신호를 출력하고, 상기 제 1 제어신호와 상기 제 2 제어신호를 논리조합하여 상기 불량셀의 대체 여부를 결정하는 제 3 제어신호를 출력하는 퓨즈정지부; 및
    상기 제 3 제어신호에 따라 동작여부가 결정되어 상기 불량셀을 상기 스페어 셀로 대체하는 대체회로부
    를 포함하는 것을 특징으로 하는 리페어 회로.
  2. 제 1항에 있어서, 상기 퓨즈정지부는,
    상기 스페어 셀이 정상인지 여부에 따라 상기 퓨즈를 컷팅시켜 상기 제 2 제어신호를 출력하는 퓨즈수단; 및
    상기 제 1 제어신호와 상기 제 2 제어신호를 논리조합하여, 상기 제 3 제어신호를 출력하는 논리연산수단을 구비하는 것을 특징으로 하는 리페어 회로.
  3. 제 2항에 있어서, 상기 퓨즈수단은, 출력을 소정의 레벨로 유지시키는 출력유지수단을 추가로 구비하는 것을 특징으로 하는 리페어 회로.
  4. 제 3항에 있어서, 상기 출력유지수단은,
    상기 퓨즈수단의 출력단에 연결되어 상기 퓨즈의 출력을 반전시키는 반전수단; 및
    상기 반전수단의 출력단에 연결되어, 상기 반전수단의 출력에 의해 제어되는 엔모스트랜지스터를 구비하는 것을 특징으로 하는 리페어 회로.
  5. 제 3항 및 4항 중 어느 한 항에 있어서, 상기 출력유지수단은,
    상기 퓨즈수단의 출력단과 접지 사이에 연결되는 캐패시터를 추가로 구비하는 것을 특징으로 하는 리페어 회로.
  6. 제 1항에 있어서, 상기 퓨즈 박스부는,
    외부로부터 상기 어드레스 정보가 입력되는 어드레스 입력부;
    상기 어드레스 입력부의 일측과 연결되는 복수개의 퓨즈를 병렬로 연결하여 구비하고, 상기 불량셀의 어드레스 정보가 입력되면 소정의 퓨즈가 컷팅되는 상기 퓨즈부;
    프리차지 신호에 의해 제어되어 상기 퓨즈부의 출력단을 프리차지시키는 프리차지부; 및
    상기 퓨즈부의 출력을 래치시켜 출력하는 래치부
    를 구비하는 것을 특징으로 하는 리페어 회로.
  7. 제 6항에 있어서, 상기 프리차지부는 소스가 전원전압과 연결되고, 드레인이 상기 퓨즈부와 연결되며 프리차지 신호에 의해 제어되는 피모스 트랜지스터를 구비하는 것을 특징으로 하는 리페어 회로.
  8. 제 6항에 있어서, 상기 어드레스 입력부는 소스가 접지되고 드레인이 상기 퓨즈에 각각 연결되는 복수개의 트랜지스터수단을 병렬로 구비하는 것을 특징으로 하는 리페어 회로.
  9. 제 1항에 있어서, 상기 대체회로부는 상기 제 3 제어신호가 하이레벨이면 동작하지 않고, 로우레벨이면 대체동작을 수행하는 것을 특징으로 하는 리페어 회로.
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